DE3334557A1

DE3334557A1 - Permanentspeicher

Info

Publication number: DE3334557A1
Application number: DE19833334557
Authority: DE
Inventors: Shinji Tokyo Nabetani; Nobuyuki Tokorozawa Saitama Sato; Ken Higashiyamato Tokyo Uchida; Kyotake Uchiumi
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1982-09-24
Filing date: 1983-09-23
Publication date: 1984-04-05
Also published as: IT8322984A1; US4630086A; IT1168295B; GB2129611B; GB2129611A; GB8322568D0; JPS5955071A; SG87387G; MY8700796A; HK1688A; FR2533740A1; IT8322984A0

Description

Die vorliegende Erfindung betrifft einen Permanentspeicher, wie er im Oberbegriff des Patentanspruchs 1 näher angegeben ist. Insbesondere betrifft sie einen Permanentspeicher, dessen Integrationsdichte hoch und dessen Betriebsspannung niedrig ist.

Im allgemeinen werden Permanentspeicher, die als EEPROMs (elektrisch löschbarer programmierbarer Nur-Lese-Speicher) oder als EAROMs (elektrisch änderbarer Nur-Lese-Speicher) verwendet werden, aus MISFETs (Metall-Isolator-Halbleiter-Feldeffekt-Transistor) aufgebaut, die, allgemein gesagt, in zwei Typen eingeteilt werden: den FLOTOX-Typ (Floating Tunnel Oxide), der zu der Art mit schwimmendem Gate gehört, und den MNOS (Metall-Nitrid-Oxid-Halbleiter) - Typ. Der erstere besitzt eine Steuergateelektrode für die Steuerung und eine schwimmende Gate-Elektrode zum Speichern von Ladungen. Die in dem schwimmenden Gate (FloatingGate) zu speichernden Ladungen werden dorthinein injiziert, indem sie durch einen dünnen Oxidfilm auf einem Drain-Gebiet hindurchtreten aufgrund des modifizierten Fowler-Nordheim-Tunnelns (MFN-Tunnelns) oder aufgrund direkten Tunnölns (nachfolgend einfach als "Tunneln" bezeichnet). Demgegenüber ist bei dem letzteren der Gate-Isolationsfilm aus einer Doppelschichtstruktur gebildet, die aus einem Siliziumdioxidfolm (SiO₇-FiIm) und einem darauf abgeschiedenen Siliziumnitridfilm (Si-N.-Film) besteht. Die Ladungen werden durch den SiO₂-FiIm getunnelt, um dadurch in jene Haftstellen innerhalb des Si_N.-Filmes injiziert und darin gespeichert zu werden, welche in der Nähe der Grenze der beiden Isolationsfilme gebildet sind.

Die jeweiligen Halbleitervorrichtungen bringen jedoch die

nachfolgenden Probleme mit sich, welche Hindernisse für eine vergrößerte Integrationsdichte und erniedrigte Betriebsspannungen der Speicher darstellen=

Der erstere Typ ist für das Aufrechterhalten von Daten vorteilhaft= Um das Festhalten der Ladungen sicherzustellen, muß jedoch ein in einem konventionellen EPROM (löschbarer und programmierbarer Nur-Lesespeicher) verwendeter dicker Zwischenschicht-Isolationsfilm von 100 nm (1000 %.) zwischen dem schwebenden Gate und dem Steuergate vorgesehen werden. Diese Dicke wird gefordert, damit ein Leckfluß der gespeicherten Ladungen des schwebenden Gates zu dem Steuergate verhindert wird. Es ist daher unmöglich, einfach nur eine Maßstabverkleinerung durchzuführen, um die Integrationsdichte zu verbessern. Bei dem ersteren Typ wird weiter beim Aufbau von Speicherzellen die Ausrichtung zwischen den zuvor gebildeten Drain-Gebieten und den floatenden Gates zu einem schwierigen Problem. Da man bezüglich der Ausrichtung eine Toleranz fordert, kann die Feinbearbeitung eines Musters, die eine vergrößerte Integrationsdichte mit sich bringt, sehr schwierig sein.

Bei, dem letzteren Typ (MNOS-Typ) bildet die Ausrichtung zwischen den Gate- und Drain-Gebieten kein Problem. Weiterhin ist bei dem letzteren Typ die Lebensdauer vorteilhaft. Jedoch kann zum Zweck der Verbesserung der Integrationsdichte auch nicht einfach eine Maßstabverkleinerung ausgeführt werden.

Wenn der den Gate-Isolationsfilm bildende Si-N.-Film dünner als ein bestimmter Wert von etwa 20 nm (200 K) infolge der Maßstabverkleinerung wird, tritt eine Erscheinung auf, bei der Ladungen zu der Gate-Elektrode emittiert werden. Damit wird das Aufrechterhalten der Ladungen ein schwieriges Problenio Aus diesem Grund ist die Reduzierung der Dicke des Si N.Filmes, d.h. die Maßstabverkleinerung, begrenzt, was wiederum einer Vergrößerung der Integrationsdichte und einer Erniedrigung der Betriebsspannung entgegensteht.

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Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, einen Permanentspeicher anzugeben, mit dem eine höhere Integrationsdichte und niedrigere Schreib- und Löschspannungen erreichbar sind, wobei das Erhalten von Ladungen günstig gehalten bleiben soll.

Diese Aufgabe wird mit einem im Oberbegriff des Patentanspruches 1 angegebenen Permanentspeicher gelöst, der erfindungsgemäß nach der im kennzeichnenden Teil dieses Patentanspruches angegebenen Weise ausgestaltet ist.

Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Gemäß der vorliegenden Erfindung weist ein Element zum Speichern von Ladungen als erste Elektrode ein floatendes Gate auf, das über einem Halbleiterkörper für die Speicherung von Ladungen gebildet ist, als zweite Elektrode ein Steuergate, das über der ersten Elektrode gebildet ist, einen zwischen dem Halbleiterkörper und der ersten Elektrode zwischengelegten Gate-Isolationsfilm und einen Zwischenschicht-Isolationsfilm, der zwischen die erste Elektrode und die zweite Elektrode zwischengelegt ist. Schließlich besteht der Gate-Isolationsfilm oder das Tunnelgebiet aus zwei, einer oberen und einer unteren, Schichten aus Isolationsfilmen, dtärön Dielektrizitätskonstanten voneinander abweichen. Die Ladungen für die Datenspeicherung werden in der Weise erhalten» daß das schwebende Gate geladen wird. Der Schwerpunkt der Ladungen liegt innerhalb der ersten Elektrode. Daher kann der die obere Schicht bildende Isolationsfilm dünner gemacht werden.

Bei einem bevorzugten Ausführungsbeispiel besteht die untere Schicht des Gate-Isolationsfilmes aus einem SiO₂-FiIm, während die obere Schicht des Gate-Isolationsfilmes ein Si₃N-FiIm ist. Die Dicke der oberen Gate-Isolatorfilmschicht be-

trägt wenigstens 4 nm (40 Ά) und höchstens 10 nm (100 A). Für das schwebende Gate wie auch für das Steuergate wird polykristallines Silizium als Material gewählt.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert,

Die Fig. IA

und 1B zeigen Diagramme für die Erläuterung des Ladungssch^expunktes in einem FET vom MNOS-Typ, wobei Fig. 1A ein Diagramm des charakteristischen Verlaufes ist, während Fig. 1B einen modellartigen Querschnitt durch einen FET vom NMOS-Typ zeigt.

Fig. 2 zeigt in einem Querschnitt die Struktur eines ersten FET gemäß der vorliegenden Erfindung, während Fig. 3 ein Diagramm zur Erläuterung der Beziehung zwischen der Gate-Spannung V_ und dem Drain-Source-Strom I^_ des in Fig. 2 dargestellten FET zeigt.

f
Fig. 4 zeigt in einem Querschnitt den Aufbau der wesentlichen Teile eines zweiten FET nach der vorliegenden Erfindung.

Fig. 5 zeigt in einem Querschnitt den Aufbau von wesentlichen Teilen eines dritten FET nach der vorliegenden Erfindung.

Fig. 6 zeigt eine Draufsicht auf ein Ausführungsbeispiel eines Permanentspeichers nach der vorliegenden Erfindung.

Fig. 7 zeigt einen entlang der Linien VII - VII gezogenen Querschnitt des Permanentspeichers der Fig. 6.

Fig. 8 zeigt in einem Diagramm die Speicherschaltung des Permanentspeichers nach Fig. 6.

In der Fig. 1A ist die Beziehung zwischen dem Ladungsschwerpunkt und der Menge von Ladungen Q, die in Haftstellen in-. nerhalb eines Si₃N₄-FiInIeS 5 bei einem FET mit einer MNOS-Struktur nach Fig. 1B injiziert sind; dieses Ergebnis wurde von den Erfindern aufgrund von Experimenten erzielt. Entsprechend der Fig. 1B besteht der unter der Gate-Elektrode liegende Gate-Isolationsfilm 3 aus einem Siliziumdioxidfilm (SiO₂-FiIm) 4 mit einer Dicke von 2,3 mn (23 S) und einem Siliziumnitridfilm (Si₃N₄-FiIm) 5 mit einer Dicke von 52 nm (520 A). Kurz gesagt, findet man den Ladungsschwerpunkt auf dem folgenden Weg: Es wird angenommen/ daß alle Injektionsladungen Q in einer Ebene existieren, die parallel zu der Grenze zwischen dem SiO₃-FiIm 4 und dem Si₃N₄-FiIm 5 ist und die von dieser Grenzfläche einen bestimmten Abstand d hat. Die Kapazität C eines MIS-Kondensators wird aus den Injektionsladungen Q und den in dem MIS-Kondensator des Gate-Elektrodenteils erzeugten Potential V bestimmt (C = Q/V). Der zuvor erwähnte Abstand d wird aus der Kapazität C, der Fläche S des Gate-Elektrodenteils.und der Dielektrizitätskonstante ε berechnet, die im wesentlichen durch die beiden Isolationsfilme bestimmt ist (d = ε-S/C). Dieser Abstand ist der Ladungsschwerpunkt.

Bei der Fig. 1A repräsentiert die Abszissenachse den Abstand d (in nm), der in Richtung auf das Gate 2 (aufwärts) von der Grenzfläche aus genommen ist, die zwischen dem die untere Schicht des Gate-Isolationsfilms bildenden SiO₃-FiIm 4 und dem die obere Schicht des Gate-Isolationsfilms bildenden Si₃N₄-FiImS 5 verläuft, während die Ordinatenachse den Wert der Injektionsladungsmenge Q angibt, die in die Spannung V umgeformt ist. Dieser Spannungswert kann als ein Wert betrachtet werden, bei dem die injizierte Ladungsmenge Q die Schwellspannung des FET mit einer MNOS-Struktur der Fig. 1B verändern kann. Die von den Erfindern durchgeführte Untersuchung hat das nachfolgende ergeben: Wie in der Fig. 1A dargestellt ist, sind die LadungsSchwerpunkte, die von den

eingefangenen Ladungen gebildet werden, in einem Gebiet von 4 nm (40 S) bis etwa 11 nm (110 S) von der Grenzfläche zwischen dem SiO^-FiIm 4 und dem Si_N.-Film 5 aus verteilt. Insbesondere liegt der Ladungsschwerpunkt oft in dem Teil des Si₃N₄-FiIItIeS, der etwa 10 nm (100 S) von der Grenzfläche entfernt ist, und es sind dort mehr injizierte Ladungen eingefangen. Die LadungsSchwerpunkte existieren kaum in einem Gebiet mit einer Entfernung von weniger als 4 nm (40 S) oder einem Gebiet mit einer Entfernung von mehr als 11 nm (HQ "S) von der Grenzfläche,

Fig. 2 zeigt ein erstes Ausführungsbexspiel des FET der vorliegenden Anmeldung, der auf der Grundlage des oben beschriebenen Experimentes aufgebaut ist derart, daß ein Ladungsschwerpunkt innerhalb eines neu angeordneten schwebenden (floatenden) Gates und nicht in dem Si₃N₄-FiIm vorhanden sein kann. Bei der Figur bezeichnet das Bezugszeichen 10 ein P-artiges Halbleitergebiet. Dieses Gebiet besteht aus einem P-artigen Silizium-Halbleitersubstrat als Halbleiterkörper, Das P-artige Substrat 10 ist mit einem FeldoxidfiJjft'11 mittels thermischer Oxidation seiner Oberfläche versehen, um die Gebiete zur Bildung der Elemente abzugrenzen. In jedem Gebiet sind N -artige Bereiche 12 und 13 für den Aufbau von Source-und Drain-Gebieten gebildet. Ein etwa 2nm (20 S) dicker SiO₃-FiIm 14 ist auf der Oberfläche des ein Element bildenden Gebietes mittels thermischer Oxidation des Substrates gebildet. Der SiO₃-FiIm 14 kann eine Dicke aufweisen , durch die Ladungen hindurch-cunneln können, beispielsweise eine Dicke von 1,5 nm - 5 nm (15 S - 50 S). Um die Ausbeute der Injektion zu erhöhen, ist ein dünnerer Film besser. Um mit hoher prozentualer Ausbeute einen Film von guter Qualität zu bilden, ist ein Wert von 2 nm (20 S) vorzuziehen. In dem unteren Teil des Gate-Elektrodenabschnittes ^!wird mittels eines CVD-Verfahrens (chemisches Abscheiden aus der Gasphase) oder einem ähnlichen Verfahren ein Si-N₄-FiIm

mit einer Dicke von 6 nm (60 S) gebildet. Der Si_-N₄-FiIm 15

kann so dick sein, daß der Ladungsschwerpunkt innerhalb des schwebenden Gates liegen kann. Obgleich ein Wert von 4 nm 11 nm (40 2 - 110 S) gewählt werden kann, ist ein Wert von etwa 5 nm - 10 nm (50 A - 100 A) zuverlässiger. Ein dünnerer Film ist für ein Verdünnen des Gate-Isolationsfilms vorzuziehen, Das schwebende Gate 16, das eine erste aus polykristallinem Silizium mit einer Dicke von 2 nm - 10 nm (20 8 - 100 A) bestehende erste Elektrode ist, ist auf dem Si₃N₄-FiIm 15 gebildet, um einen Aufbau zu bilden, der der sogenannten MNOS-Struktur ähnlich ist. Das schwebende Gate 16 soll vorzugsweise dünn sein. Bei einem dünnen schwebenden Gate können sich die Ladungen nur schwer innerhalb dieses Gates bewegen. In einem Fall, bei dem der Gate-Isolationsfilm keine Löcher ("Nadellöcher") hat, kann mit dieser Maßnahme der hindurchgehende Leckfluß von Ladungen reduziert werden, was zu einer verbesserten Aufrechterhaltung von Daten führt. Auf dem schwebenden Gate 16 ist als Zwischenschicht-Isolationsfilm ein SiO2~Film 17 mit einer vergleichsweise großen Dicke von 100 nm (1000 S) gebildet. Das eine zweite Elektrode bildende Steuergate 18 besteht aus polykristallinem Silizium und befindet sich auf dem SiO₂-FiIm 17. In der Figur ist mit dem Bezugszeichen 19 ein PSG-FiIm (Phosphorsilicatglasfilm) bezeichnet, und mit dem Bezugszeichen 20 eine Aluminiumleiterbahn, die elektrisch über Kontaktlöcher 21a und 21b an die N⁺-artigen Gebiete 12 und 13 angeschlossen ist. Die N -artigen Gebiete 12 und 13 sind mittels Ionenimplantation o.a. in Selbstaufrichtung bezüglich der Gate-Elektrode ausgebildet, nachdem die Teile bis zum Steuer-Gate 18 hinauf vervollständigt sind. Mit dem Bezugszeichen 22 ist ein letzter Passivationsfilm, d*h» ein mittels eines CVD-Verfahrens gebildeter SiO₂-FiIm, bezeichnet.

Der FET nach dem vorliegenden Ausführungsbeispxel ist so geartet, daß der Gate-Isolationsfilm oder das Tunnelgebiet 23, der ganz unter dem schwebenden Gate 16 angeordnet ist, und

eine Doppel-Struktur besitzt, die aus einem SiO₃-FiIm 14 als der unteren Schicht des Isolatorfilms und einem Si₃N₄-FiIm als der oberen Schicht des Isolatorfilms besteht, wobei deren Dielektrizitätskonstanten voneinander abweichen. Weiterhin beträgt die Dicke des Si₃N₄-FiImS der oberen Schicht 6 nm (60 S), was wenigerals der Abstand des LadungsSchwerpunktes ist. Die Injektionsladungsmenge wird in Beziehung zu dem Si₃N₄-FiIm 15 gesetzt, damit der Ladungsschwerpunkt innerhalb des schwebenden Gates liegen kann. Weiterhin ist die Dicke des gesamten Gate-Isolationsfilms 23 mit seiner Kombination aus einer oberen und einer unteren Schicht in diesem Beispiel etwa 8 nm (80 S) und ist damit sehr dünn.

Wenn bei dem in Fig. 2 dargestellten FET eine positive Spannung an das Steuer-Gate 18 angelegt wird und das P-artige -j5 Substrat 10 mit dem Massepotential GND verbunden wird, so turmein Elektronen von der P-artigen Substratseite durch den SiO„-Film 14, und das schwebende Gate wird geladen. Zu diesem

Zeitpunkt ist eines der beiden N -artigen Gebiete 12, 13 mit dem Massepotential GND verbunden, das andere dieser Gebiete wird in schwebendem (potentialfreiem) Zustand gehalten. Die Injektion der Elektronen basiert auf der gleichen Wirkung wie bei der voranstehenden MNOS-Struktur. Damit ist dieses Ausführungsbeispiel in Bezug auf das Langzeitverhalten vorteilhaft, weil der Gate-Isolationsfilm weniger einer Degradation unterliegt als bei einem konventionellen EEPROM mit schwebendem Gate. Da bei dem vorliegenden Ausführungsbeispiel der Si₃N₄-FiIm 15 eine Dicke von etwa 6 nm (60 A) besitzt, liegt das Zentrum der Haftstellen für die Ladungen (der dem Ladungsschwerpunkt entsprechende Teil, der am meisten Ladungen einfängt) innerhalb der Dicke des schwebenden Gates 16, so daß die Ladungen in dem schwebendem Gate 16 gespeichert werden. Das geladene Gebiet ist das gleiche wie bei einer Ausführungsform mit schwebendem Gate nach dem Stand der Technik. Dementsprechend ist der Leckfluß von Ladungen von dem Si₃N₄-FiIm zu

der Gate-Elektrode gering; das Aufrechterhalten (von Ladungen) ist wie bei einem konventionellen EEPROM des MNOS-Typs vorteilhaft. Selbst wenn die Dicke des Gate-Isolationsfilms 23 mit der Maßstabverkleinerung abnimmt, so tritt kein Problem bezüglich der Ladungserhaltung auf.

Das Einfangen von Ladungen kann in der gleichen Weise geschehen wie bei einer MNOS-Struktur. Aufgrund der Abnahme der Dicken des SiO -Filmes 14 und des Si₃N₄-FiInIeS 15 kann die an das Steuer-Gate 18 bei der Injektion angelegte Spannung erniedrigt werden, ohne die Injektionsausbeute zu verschlechtern. Gemäß den Experimenten der Erfinder kann bei dem vorliegenden Ausführungsbeispiel ein für das Speichern von Daten ausreichendes Tunneln von Ladungen bei einer Spannung von 10 Volt ermöglicht werden. Bei der Bildung der N -artigen Gebiete 12, 13 und des floatenden Gates 16 usw. stellt sich nicht das Problem der Ausrichtung zwischen den N -artigen Gebieten und des floatenden Gates. Dies erleichtert eine Verfeinerung des Musters, d.h. eine Vergrößerung der Integrationsdichte, zugleich mit der zuvor erwähnten Maßstabverkleinerung.

um Daten in das schwebende Gate 16 einzuschreiben, also mit anderen Worten Ladungen dorthinein zu injizieren, kann eine positive Spannung an das Steuer-Gate 18 angelegt werden* Wobei das P-artige Substrat 10 mit dem Massepotential GND verbunden wird. Umgekehrt kann zum Löschen von in das floatende Gate 16 eingeschriebenen Daten, also mit anderen Worten zum Heraustreiben von eingefangenen Ladungen, das Steuer-Gate 18 mit Massepotential GND verbunden werden, wobei an das P-artige Substrat 10 eine positive Spannung angelegt wird. Auf diese Weise können Ladungen in das P-artige Substrat 10 emittiert werden. Hierbei kann das Potential der N -artigen Gebiete 12 und 13 beliebig sein, beispielsweise kann es gleich dem des P-artigen Substrates 10 sein. Eingeschriebene Daten werden wie folgt ausgelesen. Die Strom-Spannungscharakteristika des in Fig. 2 dargestellten FET werden, wenn in dem schwebenden Gate 16 keine Ladungen eingefan-

gen sind, mit "1" bezeichnet, wenn Ladungen dort eingefangen sind, mit "0". Der in Fig. 2 dargestellte FET wird zuvor in den Verarmungs-Betriebszustand versetzt mit einer Schwellspannung von beispielsweise -3 V, woraufhin er in den Anreicherungs-Betriebssustand versetzt wird, wenn die Schwellspannung auf beispielsweise +3 V o.a. beim Einschreiben von Daten, nämlich beim Einfangen von Ladungen, erhöht wird. Bei der Fig. 3 stellt die Abszissenachse V"_G die Spannung dar, die an das Steuer-Gate angelegt wird, während die Ordinatenachse I_.„ den Strom darst©i4"tei, $er zwischen dem Source-Gebiet und dem Drain-Gebiet fließt, d.h. zwischen den N -artigen Gebieten 12 und 13. Bei Anwenden einer solchen Differenz der Schwellspannungen wird das Potential des Steuer-Gates 18 beispielsweise auf 0 V eingestellt, wodurch Daten ausgelesen werden können. Dadurch wird die Zahl der ablesbaren Zeiten vergrößert. Es ist möglich, die beiden Zustände zu kennen, in denen der FET, bei dem das Potential der Steuer-Gates auf 0 V gesetzt ist, leitend ist (Zustand von "1") und nicht leitend (Zustand von "0") ist. Der FET kann damit als ein Permanentspeicherelement ausgenutzt werden mit einer Information von einem Bit.

Fig. 4 zeigt ein zweites Ausführungsbexspiel eines FET gemäß der vorliegenden Erfindung und stellt insbesondere die Struktur des Gate-Teiles dar. Die anderen, nicht dargestellten Teile sind die gleichen wie in Fig. 2. Bei dem vorliegenden Ausführungsbeispiel ist ebenso wie bei dem vorangehenden Ausführungsbexspiel der Gate-Isolationsfilm 23 zwischen dem schwebenden Gate 16 und dem Halbleitersubstrat 10 angeordnet und besitzt eine Doppelstruktur aus einem SiO₂~Film 14, der die untere Schicht des Isolationsfilmes bildet, und einem Si₃N₄-FiIm 15,

der die obere Schicht des Isolationsfilmes bildet. Es ist eine besondere Ausbildung, daß der Zwischenschicht-Isolationsfilm 24, der zwischen dem floatenden Gate 1'S und dem Steuer-Gate angeordnet ist, mit einer Doppel-Struktur versehen ist. Der Zwischenschicht-Isolationsfilm 24 besteht aus einem die untere

Schicht bildenden Si₃N-FiIm 25 und einem die obere Schicht bildenden SiO₂-FiIm 26, der auf dem letzteren durch thermische Oxidation der Oberfläche gebildet ist. Die jeweiligen Filme sind 6 nm (60 S) bzw. 2 nm (20 S) dick. Diese Filme sollten vorzugsweise dünn sein. Der Si₃N₄-FiIm 25 kann einen Wert von 4 nm - 11 nm (40 S- 110 S) annehmen, der SiO₂-FiIm 26 einen Wert von 1,5 nm - 5 nm (15 S - 50 S). Aus den nachfolgend angegebenen Gründen sollten die Dicken der Filme 25 und 26 vorzugsweise gleich denen des Si₃N.-Filmes 15 und des SiO₂-Filmes 14 sein, welche den Gate-Isolationsfilm bilden.

Wenn der Zwischenschicht-Isolationsfilm derart aufgebaut ist, kann seine gesamte Dicke kleiner als die Dicke des nur aus einem SiO₃-FiIm 17 aufgebauten Zwischenschicht-Isolationsfilmes nach Fig. 2 gemacht werden. Weiterhin kann im Unterschied zu einem insgesamt dünnen Zwischenschicht-Isolationsfilm die Emission von Ladungen von dem schwebenden Gate 16 zu der Seite des Steuer-Gates 18 effektiv verhindert werden. Auf diese Weise wird das Aufrechterhalten von Daten noch weiter verbessert. Dies findet seinen Grund in der Tatsache, daß Ladungen, die aus dem schwebenden Gate 16 durch Leckfluß herausfließen, von dem leicht Fangstellen bildenden Si₃N₄-FiIm 25 eingefangen werden, und daß ein Leckfluß von Ladungen von diesem Si-N-FiIm zu dem Steuer-Gate 18 durch den SiO₉-FiIm 26 verhindert wird. Obgleich der SiO₂ ^-FiIm 26 mit z.B. 2 nm (20 ä) sehr dünn ist, weicht er zur Verhütung eines Ladungs-Leckflusses von dem Si₃N₄-FiIm 25 aus. Diese Struktur ist sehr wirksam in Bezug auf ein Dünnermachen des Gate-Teiles und ist insbesondere bei der Feinherstellung vorteilhaft.

Da bei diesem Aufbau die beiden Isolationsfilme 23 und 24, die unter dem bzw. auf dem schwebenden Gate 16 liegen, die gleiche Dicke aufweisen, beträgt die Stärke des elektrischen Feldes in dem schwebenden Gate 16 etwa 1/2 der an das Steuer-Gate 18 angelegten Spannung. Dadurch kann die Ausbeute für das

Tunneln von Ladungen vergrößert werden. Wenn also der FET als Speicherelement eingesetzt wird, kann die Schreibspannung erniedrigt werden. Wird beispielsweise eine Spannung von 5 V an das Steuer-Gate 18 angelegt, so tritt in dem schwebenden Gate eine Spannung von 2,5 V auf. In diesem Fall können für ein Anheben der Schwellspannung in die Größenordnung von einigen V ausreichend Ladungen injiziert werden, so daß der FET mit zufriedenstellendem Ergebnis als Speicherelement eingesetzt werden kann. Natürlich kann die Emission von Ladungen in ähnlicher To Weise mit niedrigen Spannungen erreicht werden. Die Art und Weise^ in der Spannungen an die jeweiligen Gebiete des FET beim Schreibvorgang und Löschvorgang angelegt werden, ist die gleiche wie bei dem Beispiel des ersten FET.

Fig. 5 zeigt ein drittes Ausführungsbeispiel eines FET nach der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel befindet sich zwischen dem Si₃N₄-FiIm 25 des Zwischenschicht-Isolationsfilmes 24 und dem schwebenden Gate 16 des FET nach Fig. 4 ein SiO₃-FiIm 27, der mit einer Dicke von 2 nm (20 S) durch thermische Oxidation des schwebenden Gates 16 gebildet ist. Alles andere ist das gleiche wie bei dem zweiten Ausführungsbeispiel des FET. Dementsprechend hat der Zwischenschicht-Isolationsfilm 24 eine Dreifach-Struktur, die aus einem SiO₂ ^-FiIm als obere Schicht 26, einem Si₃N₄-FiIm als mittlere Schicht 25 und einem SiO₃-FiIm als untere Schicht 27 besteht. Aufgrund des neuen SiO₂-Filmes 27 ist es möglich, einen Leckfluß von Ladungen von dem schwebenden Gate 16 zu dem Si₃N₄-FiIm 15 noch weiter zu unterdrücken.

Bei dem zweiten und dritten FET kann durch Optimieren der Dicken der Si₃N₄-FiInIe 15 und 25 ein Lesen und Löschen bei 5 V erreicht werden.

Bei den jeweiligen voran beschriebenen Ausführungsbeispielen können die Si₃N₄-FiInIe 15, 25 gut durch Al₂O₃-FiInIe oder

Hydroxynitridfilme ersetzt werden. Für das Steuer-Gate 18 und das schwebende Gate 1 6 können Filme aus Molybdän Mo, Wolfram W, Platin Pt o.a. anstelle von polykristallinen Siliziumfilmen verwendet werden. Insbesondere für das schwebende Gate 16 kann ein aus W, Pt o.a. bestehender Film eingesetzt werden. Für das Steuer-Gate 18 kann ein Al-Film gut benutzt werden.

Die Fig. 6 bis 8 zeigen ein Ausführungsbeispiel, bei dem ein Permanentspeicher als Speicherelement der FETs nach der vorliegenden Erfindung angegeben wird. Die Fig. 6 und 7 stellen Draufsichten und Querschnitte durch dieses Ausführungsbeispiel dar, die Fig. 8 zeigt ein Schaltbild der Speicherschaltung. Entsprechend den Fig. 6 und 7 ist ein P-artiges. Wannengebiet 31, das durch die strichpunktierte Linie angedeutet ist, als Halbleitergebiet für die Bildung der Speicherzellen in einem N-artigen Halbleitersubstrat 30 als Halbleiterkörper ausgebildet. Eine Anzahl von länglichen Gebieten 33 zur Bildung der Elemente, welche voneinander durch einen Feldoxidfilm 32 isoliert sind, sind auf der Hauptoberfläche des Siliziumsubstrates ausgebildet. In jedem Element-bildenden Gebiet 33 sind N -artige Gebiete 34, 35 und 36 in vorgegebenen Intervallen in Längsrichtung des Element-bildenden Gebietes 33 und mit Selbstausrichtung zu Wortleitungen W_g1, ...* W^» **. gebildet. Die angrenzenden N -artigen Gebiete 34 und 35 mit den dazwischen liegenden Wortleitungen W₁,.. , ... dienen als Source- oder Drain-Gebiete von MOSFETs Qg₁/ Qg₂ ···' ^die Schaltelemente sind. N -artige Nachbargebiete 35 und 36 mit darin eingeschlossenen Wortleitungen W_M1 ... dienen als Source- oder Drain-Gebiete von FETs Q_M1, Q_M2 ···/ die die Speicherelemente darstellen. Die MOSFETs Q_s1/ Q_s2 ··· haben als Schaltelemente den gewohnlichen MOSFET-Aufbau und bestehen aus einem Gate-Oxidfilm (SiO₂-FiIm ) 37 und einem darauf abgeschiedenen Gate 38 aus polykristallinem Silizium. Die Gate-Elektroden der MOSFETs Q_S1, Qg₂ ... bilden Wortleitungen W_g1, W₅₃ .... Die FETs Q_M1, Q_M2 ..., die die Speicherelemente sind, haben die Permanent-Speicherstruktur nach Fig. 4. Bei den Gate-Elektroden der FETs

Q_M1, Q_M2 ... bilden die Steuer-Gates die Wortleitungen W₁,

W_M2 .... Zwei Arten von FETs Q_g1 , Q_g2 und Q_M1/ Q_M2 ···

benutzen die zwischen ihnen befindlichen N -artigen Gebiete 35 als'gemeinsame Source- oder Drain-Gebiete. Jede Speicherzell© ist in der Weise aufgebaut, daß ein Paar von PETa Q_Q1 und Q_M2« Qgo ⁿⁿ^ ^M2 "'* ^ⁿ ^^er:*-^e geschaltet sind. Die benachbarten Schaltelemente und benachbarten Speicherelemente, die die verschiedenen Speicherzellen bilden, teilen sich die N artigen Gebiete 34 bzw. 36..Ein Aluminiumleiterbahn-Leiter 47 ist an diese N -artigen Gebiete 34 und 36 über Kontaktlöcher angeschlossen. Entsprechend der Fig. 6 verbindet der Al-Leiterbahn-Leiter 47 wechselweise die N -artigen Gebiete 34 zwischen den Schaltelementen um
sehen den Speicherelementen.

sehen den Schaltelementen und die N -artigen Gebiete 36 zwi-

Die voran beschriebenen Vorrichtungen sind entsprechend der Fig'. 8 miteinander verbunden. Datenleitungen D₁, D~ , die an die Drain-Elektroden der Speicherelemente Q_M1, Q„₂, angeschlossen sind, sind mit einer Schreibschaltung 50 verbunden. Datenleitungen D₁, D_, die mit den Source-Gebieten der Schaltelemente Q_g1, Q_g2 ... verbunden sind, sind an einen Y-Decoder 51 wie auch eine Leseschaltung 52 angeschlossen. Die Wortleitungen W₀J₁ , Wo« ... , die an die Gate-Elektroden der Schaltelemente angeschlossen sind, und die Wortleitungen W„-, W_M2

die an die Gates der Speicherelemente angeschlossen sind, sind jeweils an einen X-Decoder 53 angeschlossen. Weiterhin ist das P-artige Wannengebiet 31, das das Halbleitergebiet für die Bildung der Speicherzellen darstellt, mit einer Wannen-Spannungsschaltung 54 verbunden, um eine Speicherschaltung aufzubauen.

Beim Injizieren oder Emittieren von Ladungen wird eine so hohe Spannung von beispielsweise 20 V, wie sie beim Stand der Technik benutzt wird, nicht gefordert.

Beim Schreiben von Daten, d.h. beim Injizieren von Ladungen, wird die jeweils gewünschte,. z.B. D₁, von den Datenleitungen

D₁, Dp ... an O V mittels der Schreibschaltung 50 gelegt. Die anderen Datenleitungen D- ... werden mit 5 V verbunden. Eine beliebige, z.B. W_M1, der Wortleitungen W_M1, W„₂ ... wird mittels des X-Decoders mit einer Schreibspannung von 5 V verbunden. Die anderen Wortleitungen W„₂ ··· werden mit 0 V verbunden. Alle Wortleitungen W_g1, W_g2 ... werden auf 0 V gehalten. Die Datenleitungen D-, D_ ... werden auf einem beliebigen Wert, z.B. 0 V, mittels des Y-Decoders gehalten. Andererseits wird an die P-artige Wanne 31 unter dem Kanal des FET Q_M1 eine Spannung von OV über die Wannenspannungsschaltung 54 gelegt. Demzufolge werden Ladungen in das schwebende Gate des FET Q₁, wie zuvor beschrieben, injiziert.

Beim Löschen von Daten, d.h. beim Emittieren von Ladungen, werden alle Wortleitungen auf Massepotential von 0 V gelegt, während das Potential der P-artigen Wanne 31 auf eine Löschspannung von z.B. 5 V gelegt wird. Damit werden Ladungen von allen Speicherelementen emittiert.

Zu dieser Zeit werden Wortleitungen W_g1, W_g2, ... auf 0 V gehalten, und alle Datenleitungen werden auf einem beliebigen, gewünschten Potential gehalten. Wenn eine Wortleitung, z.B. W_M1 aus den Wortleitungen W_M1, W„₂ ··· auf 0 V gehalten wird und die anderen Wortleitungen W„₂ ... mit 5 V verbunden werden, "können nur die Daten der mit W_M1 verbundenen Speicherzellen gelöscht werden.

Beim Lesen von Daten werden Datenleitungen D", D₂ ... und Wortleitungen W-., W₂ — auf 0 V gehalten. Von den Wortleitungen Wg₁, W_₂ ... wird irgendeine, z.B. W_g1, auf 5 V gelegt. Da Ladungen in dem an den ausgewählten FET Q₅₁ angeschlossenen FET Q₁ eingefangen werden, ist die Schwellspannung des FET Q₁ höher als 0 V, so daß dieser FET nicht in den "EIN"-Zustand gelangt. Daher ändert sich das Potential der auf eine -bestimmte Spannung, z.B. 5 V, vorgeladenen Datenleitung D₁, die mit dem FET Q_s1 verbunden ist, nicht. Wenn keine Ladungen in dem FET Q₁

eingefangen werden, schaltet dieser FET Q₁ auf "EIN", so daß das Potential der Datenleitung D₁ näherungsweise 0 V wird. Dieses Potential der Datenleitung D₁ wird über den Y-Decoder 51 von der Leseschaltung 52 festgestellt.

Da die Schreibspannung und die Löschspannung bei dem Speicherelement-MOSFET 5 V sein kann, kann die Versorgungsspannung, 5 V der Speicherschaltung, so wie sie ist, eingesetzt werden, und eine Treiberschaltung usw. sind nicht erforderlich. Da weiter der Lesestrom groß ist, ist keine Verstärkerschaltung notwendig. Da weiterhin die ganze Anordnung flach ausgebildet ist und in der Integrationsdichte erhöht ist, kann eine Speicherschaltung von großer Kapazität aufgebaut werden.

Die oben beschriebene Speicherschaltung und Speichervorrichtung sind lediglich Ausführungsbeispiele der vorliegenden Erfindung. Es können natürlich auch andere Anwendungsarten vorgesehen werden, beispielsweise ein nicht-flüchtiger Schreib-Lesespeicher (NVRAM).

Bei dem Permanentspeicher der vorliegenden Erfindung wird der Gate-Isolationsfilm unter dem schwebenden Gate mit einer Doppelstruktur versehen durch Verwendung von Isolationsfilmen, die sich in ihrer Dielektrizitätskonstante unterscheiden, und die Dicke des die obere Schicht bildenden Isolationsfilmes wird gleich oder niedriger als eine vorgegebene Dicke gewählt, so daß der Ladungsschwerpunkt innerhalb des schwebenden Gate zu liegen kommt. Auf diese Weise kann man gleichzeitig eine Vergrößerung der -Integrationsdichte der Anordnung und eine Erniedrigung der Schreibspannung und der Löschspannung erreichen, wobei das Aufrechterhalten von Daten zufriedenstellend gehalten wird. Eine weitere Wirkung besteht darin, daß bei Anwachsen der Kapazität der Vorrichtung eine Vereinfachung der Speicherschaltungs-Anordnung realisiert werden kann.

ßi© Verteile der vorliegenden Erfindung zeigen sich auch bei a«d©ren Abarten dieser Erfindung bei Verwendung des erfindüiigsgemäßen Gate-Isolationsfilmes oder Tunnelgebietes als Tunn@lg@btGt. Es ist bei den Abarten vorteilhaft, das Tuns@Xf©feiet der Doppelschicht-Struktur einzusetzen, die aus ei-Keßi iiliziuradioxidfilm und einem darauf gebildeten Siliziumßitridfilm besteht. Das Tunnelgebiet der Erfindung wird beispielsweise anstelle des in "Electronics", 28. Februar 1980, ieitea 113 - 117, dargestellten Tunnel-Dioxidfilmes bei einem f@rinänentspeicherelement mit schwebendem Gate verwendet/ ©der auch in einer einer Ein-Transistor-Zelle ähnelnden 2elle Mt schwebendem Gate, wie sie in "Electronics", 31. Juli 1080, Seiten 89 - 92 dargestellt ist. Diese Fälle haben flieht ämn Verteil, daß keine Toleranzen für die Ausrichtung v©3?fesehen werden müssen. Die Erfindung findet auch Anwendung äu£ andere Permanentspeieherzellen mit floatendem Gate, bei äen&n ääs funneln ausgenutzt wird.

Claims

."PATENTANWÄLTE '. I « Γ O O O / Γ C ·7

Jo ο4 α O /

STREHL SCHUBEL-HOPF SCHULZ

widenmayerstrasse j7, d-8000 München 22

HITACHI, LTD. 23. September 19 83

und

HITACHI MICROCOMPUTER ENGINEERING LTD.

DEA-26172

Permanentspeicher

Μ.) Permanentspeicherelement mit einem Feldeffekttransistor zur Verwendung als Speicherelement, dadurch gekennzeichnet,

daß der Feldeffekttransistor aufweist:

a) einen Halbleiterkörper (10, 30), der Halbleitergebiete (31) eines ersten Leitungstyps umfaßt,

b) einen Isolatorfilm (23), der auf den Halbleitergebieten aufgebaut ist, und der aus einem ersten Isolationsfilm (14) und einem darauf gebildeten zweiten Isolationsfilm (15) besteht, wobei der zweite Isolationsfilm eine andere Dielektrizitätskonstante besitzt als der erste Isolationsfilm,

c) eine erste Gate-Elektrode (16), die auf dem zweiten Isolationsfilm (15) ausgebildet ist,

d) eine zweite Gate-Elektrode (18), die über der ersten Gate-Elektrode (16) ausgebildet ist,

e) einen Zwischenschicht-Isolationsfilm (17, 24), der zwischen der ersten (16) und der zweiten Gate-Elektrode (18)vorgesehen ist, und

f) Halbleitergebiete (12, 13; 34, 36) eines zweiten Leitungstyps, die innerhalb der vorerwähnten Halbleitergebiete gebildet sind und die zu beiden Seiten der ersten (16) und zweiten (18) Gate-Elektroden angeordnet sind.
2. Permanentspeicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der erste Gate-Isolationsfilm (14) ein Siliziumdioxidfilm ist.
3. Permanentspeicherelement nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Gate-Isolationsfilm (15) ein Siliziumnitridfilm ist.
4. Permanentspeicherelement nach Anspruch 3, dadurch gekennzeichnet, daß der Siliziumdioxidfilm (14) eine Dicke von 1»5 bis 5 nm (15 bis 50 S) und der Siliziumnitridfilm eine Dicke von 4 bis 11 nm (40 bis 110 8) besitzt.
5. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß der Siliziumdioxidfilm 2 nm (20 8) dick ist und der Siliziumnitridfilm eine Dicke von 6 nm (60 Ä) besitzt. 6. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß der Zwischenschicht-Isolationsfilm (17, 24) ein Silizium-
- 3 dioxidfilm ist.
7. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß der Zwischenschicht-Isolationsfilm (24) aus einem SiIiziumnitridfilm (25) als einem ersten Zwischenschicht-Isolationsfilm und einem Siliziumdioxidfilm (26) als einem zweiten Zwischenschicht-Isolationsfilm/ der auf dem ersten Zwischensohicht-Isolationsfilm ausgebildet ist, besteht.
8. Permanentspeicherelement nach Anspruch 7, dadurch gekennzeichnet, daß der Siliziumdioxidfilm (14) des ersten Gate-Isolationsfilmes (23) und der Siliziumdioxidfilm (26) des zweiten Zwischenschicht-Isolationsfilmes im wesentlichen gleiche Dicke aufweisen, während der Siliziumnitridfilm des zweiten Isolationsfilmes (15) und der Siliziumnitridfilm (25) des ersten Zwischenschicht-Isolationsfilmes im wesentlichen die gleiche Dicke besitzen.
9. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß der Zwischenschicht-Isolationsfilm (24) aus einem Siliziumnitridfilm (25) als einem ersten Zwischenschicht-Isolationsfilm und einem darauf befindlichen Siliziumdioxidfilm (26) als zweiten Zwischenschicht-Isolationsfilm besteht, und daß ein Siliziumdioxidfilm (27) als dritter Zwischenschicht-Isolationsfilm vorgesehen ist, der zwischen der ersten Gate-Elektrode (16) und dem Siliziumnitridfilm (25) des ersten
Zwischenschicht-Isolationsfilms (24) angeordnet ist. 10. Permanentspeicherelement nach Anspruch 9, dadurch gekennzeichnet, daß der Siliziumdioxidfilm des ersten Gate-Isolatorfilmes und der Siliziumdioxidfilm (17) des zweiten Zwischenschicht-Isolatorfilmes (24) im wesentlichen gleiche Dicke haben, und daß der Siliziumnitridfilm (14) des Gate-Isolationsfilmes und der Siliziumnitridfilm (25) des ersten Zwischenschicht-Isolatorfilmes (24) im wesentlichen gleiche Dicke haben. 11. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet,
daß die erste Gate-Elektrode (16) eine Dicke von 2 nm - 10 nm (20 - 100 8) besitzt.
12. Permanentspeicherelement nach Anspruch 11, dadurch gekennzeichnet, daß die erste Gate-Elektrode eine Schicht aus polykristallinem Silizium ist.
13. Permanentspeicherelement nach Anspruch 4, dadurch gekennzeichnet, daß die erste Gate-Elektrode (16) eine polykristalline Siliziumschicht mit einer Dicke von 2 - 10 nm (20 - 100 S) ist, und daß die zweite Gate-Elektrode (18) aus einer polykristallinen Siliziumschicht besteht.
14. Permanentspeicherelement nach Anspruch 13, dadurch gekennzeichnet, daß der erste Leitungstyp der P-Typ und der zweite Leitungstyp der N-Typ ist.
15. Permanentspeicherelement nach Anspruch 14, dadurch gekennzeichnet, daß der Halbleiterkörper (30) ein N-artiges Siliziumsubstrat ist»
16. Permanentspeicherelement,

gekennzeichnet durch
a) einen Halbleiterkörper (30),

b| ©in# Auswahlschaltung (50- 53),die auf dem Halbleiterkörper aufgebaut ist,

c) ein Speicherfeld, das aus einer Anzahl von Speicherzellen besteht, welche in der Gestalt einer Matrix angeordnet sind, wobei die Speicherzellen innerhalb von Halbleitergebieten (31) eines ersten Leitungstyps angeordnet sind, die in dem Halbleiterkörper ausgebildet sind, wobei die Speicherzellen erste und zweite Auswahlanschlüsse und erste und zweite Leseanschlüsse besitzen,

d) eine Anzahl von Paaren von Wortleitungen (Wg.. , W .. ...), die sich von der Auswahlschaltung in das Speicherfeld erstrecken und die Auswahlsignale von der Auswahlschaltung (53) erhalten, wobei die eine und die andere aus jedem Paar von Wortleitungen jeweils mit einem ersten bzw. zweiten Anschluß der jeweiligen Speicherzelle verbunden sind,

e) eine Anzahl von Paaren von Datenleitungen(D^, D. ...), die sich derart von der Auswahlschaltung (50 ~5 2) in das Speicherzellenfeld erstrecken, daß sie die Wortleitungen rechtwinklig überkreuzen und die Signale zum Lesen aus der Auswahlschaltung (5 0 -52) empfangen, wobei die eine bzw. die andere aus einem

jeden Paar von Datenleitungen jeweils mit dem ersten bzw. zweiten Leseanschluß der entsprechenden Speicherzelle verbunden ist,

f) einen an jeder Speicherzelle vorgesehenen ersten Feldeffekttransistor (Q_M1 . . .) als Speicherelement und einem zweiten Feldeffekttransistor (Qq₁) als Schaltelement, wobei die ersten und die zweiten Feldeffekttransistoren (Q_M1/ Q₅₁) jeweils in Reihe zwischen einen ersten und einen zweiten Leseanschluß geschaltet sind, wobei die Steuerelektroden der ersten und der zweiten

1o" Feldeffekttransistoren jeweils mit einem ersten bzw. zweiten Auswahlanschluß verbunden sind,

g) wobei der erste Feldeffekttransistor (Q_M1)einen Siliziumdioxidfilm (14) aufweist, der auf dem Halbleitergebiet (31) des ersten Leitungstyps gebildet ist, und einen Siliziumnitridfilm (15) umfaßt, der auf dem Siliziumdioxidfilm (14) gebildet ist, ferner eine erste Gate-Elektrode (16) aus polykristallinem Silizium besitzt, welche auf dem Siliziumnitridfilm (15) angeordnet ist, eine zweite Gate-Elektrode (18) umfaßt, welche über der ersten Gate-Elektrode f16) gebildet ist, einen Zwischenschicht-Isolationsfilm (24) aufweist, der zwischen der ersten (16) und der zweiten Gate-Elektrode (18) angeordnet ist, wobei Halbleitergebiete (12, 13/ 34, 35, 36) des zweiten Leitungstyps zu beiden Seiten der ersten (16) und zweiten (18) Gate-Elektrode innerhalb der erst-erwähnten Halbleitergebiete (31) angeordnet sind, wobei die zweite Gate-Elektrode (18) einen

Teil der mit dem ersten Auswahlanschluß verbundenen Wortleitung bildet.