DE4016346C2 - Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung - Google Patents

Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zu ihrer Herstellung.
Eine nichtflüchtige Halbleiterspeichervorrichtung mit den im Oberbegriff des Patentanspruchs 1 angegebenen Merkmalen ist aus der EP 03 49 774 A2 zu entnehmen. Bei dieser Halbleiterspeichervorrichtung ist der dritte Gateleiter als Löschgate zum Löschen des Wertes eines Datums in der zugehörigen Zelle ausgebildet. Eine geeignete Spannung, die am Löschgate liegt, senkt die Potentialschwelle zwischen dem Löschgate und dem schwebendem Gate ab, was zur Folge hat, daß durch Ladungsübertragung der im schwebendem Gate gespeicherten Ladungen die programmierte Zelle gelöscht wird. Um die Zelle zu programmieren, wird eine Spannung an das Steuergerät gelegt, so daß Ladungen am schwebendem Gate gespeichert werden.
Wie es in Fig. 1 und in Fig. 2 der Zeichnung dargestellt ist, weist der Zellenaufbau eines herkömmlichen Kurzzeit-EEPROM-Speichers eine elektrisch isolierte erste polykristalline Siliziumschicht 4 auf dem Substrat 1 in der Nähe des Drainbereiches zwischen dem Drainbereich 3 und dem Sourcebereich 2 als schwebendes Gate auf. Der Zellenaufbau weist gleichfalls eine zweite polykristalline Siliziumschicht 5 auf, die in der Nähe des Drainbereiches die erste polykristalline Siliziumschicht 4 überdeckt und in der Nähe des Sourcebereiches das Substrat 1 überdeckt. Der Überdeckungsteil der zweiten polykristallinen Siliziumschicht 5 auf der ersten polykristallinen Siliziumschicht 4 ist als Steuergate ausgebildet, und der Teil des Substrates 1 in der Nähe des Sourcebereiches ist als Auswahlgate ausgebildet. Dieser einteilige Aufbau des Steuergates und des Auswahlgates hat gewisse Vorteile insofern, als der Wirkungsgrad oder die Leistungsfähigkeit beim Programmieren oder Lesen höher ist. Dieser Aufbau ist unempfindlich gegenüber Schwankungen in der Löschspannung während des Lesevorganges und wird durch das Auswahlgate gesteuert, selbst wenn überschüssige Elektronen während des Löschens vom schwebenden Gate abgezogen werden. Dadurch werden die Probleme beseitigt, die durch Unterschiede zwischen Zellen im gleichen Schaltungsplättchen hervorgerufen werden.
Da bei diesem Aufbau die zweite polykristalline Siliziumschicht einen Überlagerungsbereich bezüglich der ersten polykristallinen Siliziumschicht hat, muß jedoch die zweite polykristalline Siliziumschicht eine ausreichend große Breite haben, wenn eine Fehlausrichtung während des Herstellungsvorganges berücksichtigt wird. Es besteht daher der Nachteil, daß der Flächenbereich der Zelle relativ zunimmt. Dieser Nachteil stellt ein Hindernis gegenüber der Erzielung eines Schnell- oder Kurzzeit-EEPROM-Speichers mit großer Kapazität dar.
Im Drainbereich dieses Aufbaus darf weiterhin die zweite polykristalline Siliziumschicht die Außenseite der ersten polykristallinen Siliziumschicht nicht überdecken. Unter Berücksichtigung dieser Erfordernisse erfolgt eine selbstjustierende Ätzung während der Herstellung. Das führt jedoch zu Nachteilen beim Ätzen des Substrates im Sourcebereich. Wenn der Drainbereich und der Sourcebereich getrennt geätzt werden, um diesen Nachteil zu vermeiden, dann wird der Zellenflächenbereich eine größere Breite bekommen.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine nichtflüchtige Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zu ihrer Herstellung anzugeben, bei der der Flächenbereich der Speicherzelle verringert ist.
Diese Aufgabe wird gemäß der Erfindung durch die Merkmale des Kennzeichens des Patentanspruchs 1 bzw. 4 gelöst.
Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben. Es zeigen
Fig. 1 eine Draufsicht auf eine Zellenanordnung einer herkömmlichen Schnell- oder Kurzzeit-EEPROM-Halbleiterspei­ chervorrichtung,
Fig. 2 eine Querschnittsansicht längs der Linie A-A in Fig. 1,
Fig. 3 eine Draufsicht der Zellenanordnung eines Ausführungsbeispiels der erfindungsgemäßen Schnell- oder Kurzzeit-EEPROM-Halbleiterspeichervorrichtung,
Fig. 4 eine Querschnittsansicht längs der Linie B-B in Fig. 3,
Fig. 5 das Transistoräquivalentschaltbild für die in Fig. 4 dargestellte Speichervorrichtung,
Fig. 6 das Kondensatoräquivalentschaltbild für die in Fig. 4 dargestellte Speichervorrichtung, und
Fig. 7A, 7B bis Fig. 16A, 16B in Querschnittsansichten längs der Linien B-B und C-C in Fig. 3 ein Beispiel einer geeigneten Arbeitsabfolge zum Ausbilden des erfindungsgemäßen Aufbaus.
Fig. 3 zeigt eine Draufsicht auf die Zellenanordnung eines Ausführungsbeispiels einer erfindungsgemäßen Schnell- oder Kurzzeit-EEPROM-Halbleiterspeichervorrichtung. Bei der in Fig. 3 dargestellten Zellenanordnung sind vier Zellen kreuzweise als gleiche Wortleitung W/L verbunden. Die Wortleitung W/L schließt eine erste Leitung 20, die als Steuergate im Zellenbereich vorgesehen ist, und eine zweite Leitung 30 ein, die als Auswahlgate im Zellenbereich vorgesehen ist. Die erste Leitung 20 und die zweite Leitung 30 sind am Feldbereich 70 miteinander verbunden, wo die Metalldrahtleitung 60 mit der gemeinsamen Sourceleitung CS durch das Metallkontaktloch 50a in der Mitte über das Gatekontaktloch 40 verbunden ist. In jeder Gruppe aus einer bestimmten Anzahl von Zellen, beispielsweise aus 4, 8, 15 usw. Zellen, kann ein Gatekontaktloch angeordnet sein. In Längsrichtung sind die Zellen paarweise mit der Bitleitung B/L über Metallkontaktlöcher 50b und 50a jeweils verbunden. Der schraffierte Teil unter der ersten Leitung 20 im Zellen­ bereich gibt die leitende Schicht 10 wieder, die als schwebendes Gate vorgesehen ist.
Fig. 4 zeigt eine Querschnittsansicht längs der Linie B-B in Fig. 3. Wie es in Fig. 4 dargestellt ist, weist der Zellenaufbau des Ausführungsbeispiels der Erfindung eine erste Leiterschicht 10, eine zweite Leiterschicht 20 und eine dritte Leiterschicht 30 auf. Die erste Leiterschicht 10 befindet sich auf einem Substrat 100, das mit N- oder P- Störstellen dotiert und durch eine dünne Isolierschicht isoliert ist. Die zweite Leiterschicht 20 überdeckt die erste Leiterschicht 10. Die dritte Leiterschicht 30 ist längs des linken Seitenrandes oder der linken Seitenwand des Doppelauf­ baus aus der ersten und der zweiten Leiterschicht 10 und 20 angeordnet und hat die Form eines Randabstandsteils. Diese Leitergruppen sind gegeneinander im Zellenbereich isoliert und bestehen aus polykristallinem Silizium. Der Sourcebereich 80 und der Drainbereich 90 sind auf den gegenüberliegenden Seiten desjenigen Substratbereiches ausgebildet, über dem diese Leitergruppen angeordnet sind. Der Drainbereich 90 ist mit der Bitleitung B/L über das Kontaktloch 50d verbunden.
In Fig. 5 ist ein Transistoräquivalentschaltbild für die Speichervorrichtungen von Fig. 4 dargestellt. Der Transistor T1 ist der Auswahltransistor und der Transistor T2 ist der Zellentransistor. Die Sourceelektrode des Transistors T1 ist mit der gemeinsamen Sourceleitung CS verbunden und die Drainelektrode des Transistors T2 liegt an der Bitleitung B/L. Die Drainelektrode des Transistors T1 ist gemeinsam mit der Sourceelektrode des Transistors T2 vorgesehen. Die Gatelektroden der Transistoren T1 und T2 sind mit der Wortleitung W/L verbunden. Der Transistor T2 weist eine schwebende Gateelektrode auf. Während des Lesevorganges können durch Eingeben oder Löschen der Ladung in die schwebende Gateelektrode oder von der schwebenden Gateelek­ trode zur Änderung der Schwellenspannung die Daten "0" oder "1" nach Maßgabe des durchgeschalteten Zustandes (eingeschal­ teter Zustand) oder des sperrenden Zustandes (ausgeschalteter Zustand) des Transistors T2 gespeichert werden.
In Fig. 6 ist das Kondensatoräquivalentschaltbild des Speichers von Fig. 4 dargestellt. Der Kondensator C1 gibt die kapazitive Kopplung zwischen der Steuergateelektrode 20 und der schwebenden Gateelektrode 10 wieder, der Kondensator C2 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und der Drainelektrode 90 wieder, der Kondensator C3 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und dem Substrat 100 wieder, der Kondensator C4 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und der Auswahlgateelektrode 30 wieder, der Kondensator C5 gibt die kapazitive Kopplung zwischen der Auswahlgateelektrode 30 und dem Substrat 100 wieder, der Kondensator C6 gibt die kapazitive Kopplung zwischen der Auswahlgateelektrode 30 und der Sourceelektrode 80 wieder. Die Steuergateelektrode 20 und die Auswahlgate­ elektrode 30 sind über das Gatekontaktloch 40 von Fig. 3 miteinander verbunden und mit der Wortleitung W/L gekoppelt. Das Substrat 100 liegt an Masse, wie es bei G dargestellt ist.
Wenn Daten in den Zellenaufbau mit den kapazitiven Kopplungen programmiert werden, und angenommen wird, daß eine Spannung VBL von 7 bis 12 V an der Bitleitung B/L liegt, und eine Spannung VPG von 8-15 V an der Wortleitung W/L liegt, dann wird ein Teil der Spannungen, die an der Wortleitung W/L und der Bitleitung B/L liegen, nach Maßgabe des Kapazitäts­ verhältnisses der Kondensatoren an der schwebenden Gateelek­ trode 10 liegen. Das heißt, daß die Spannung V10 des schwe­ benden Gates durch die folgende Gleichung bestimmt ist:
Unter diesen Umständen wird der Auswahltransistor T1 durch die Programmgatespannung VPG durchgeschaltet und wird der Zellentransistor T2 im Sättigungsbereich bei geeigneten Spannungen VPG und VBL arbeiten. Energiereiche Ladungsträger werden im Drainbereich 90 des Zellentransistors T2 durch das elektrische Feld erzeugt, und diese energiereichen Ladungs­ träger, d.h. energiereiche Elektronen werden in das schweben­ de Gate 10 eingegeben. Die Schwellenspannung des Zellentran­ sistors T2 wird daher ansteigen, und der Zellentransistor wird während des Lesevorganges der Zelle gesperrt. In dieser Weise werden die Daten "1" gespeichert. Beim Löschen der programmierten Daten liegen andererseits Spannungen von 10-18 V an der Bitleitung B/L, um Elektronen vom schwebenden Gate 10 durch Tunneln der Elektroden durch die dünne Gateoxidschicht zwischen dem Drainbereich 90 und dem schwebenden Gate 10 abzuziehen, so daß die Schwellenspannung des Zellentransistors T2 absinkt. Der Zellentransistor T2 wird durchgeschaltet und die Daten "0" werden ausgelesen.
Während der Programmierung ist sogar der Auswahltransis­ tor T1 der Zellen einer nichtgewählten Wortleitung W/L, die mit einer gewählten Bitleitung B/L verbunden ist, durch die an der gewählten Bitleitung liegende Spannung durchgeschal­ tet. Diese Auswahltransistoren T1 unterbrechen den Stromfluß. In dieser Weise wird nicht nur die Programmierung nicht gewählter Zellen verhindert, sondern wird die Programmierung der gewählten Zellen noch leistungsfähiger.
Wenn weiterhin die Schwellenspannung des Zellentransis­ tors T2 unter die jungfräuliche Schwellenspannung durch ein übermäßiges Tunneln der Elektronen vom schwebenden Gate 10 infolge einer Überlöschung abnimmt, dann hat der Auswahltran­ sistor T1 immer die jungfräuliche Schwellenspannung, so daß folglich ein Lesen von falschen Daten vermieden wird, das dadurch verursacht werden könnte, daß die Zelle auf einer niedrigen Wortleitungsspannung während des Lesevorganges angeschaltet ist.
Die Fig. 7A und 7B bis 16A und 16B zeigen in Quer­ schnittsansichten längs der Linien B-B und C-C in Fig. 3 die Arbeitsabfolge zum Ausbilden des Aufbaus der erfindungsge­ mäßen EEPROM Speichervorrichtung.
Wie es in den Fig. 7A und 7B dargestellt ist, ist ein aktiver Bereich auf einem Substrat 100 durch Dotierung mit P- Störstellen gebildet. Eine Siliziumoxidschicht 101 und eine Nitridschicht 102 werden nacheinander ausgebildet, wobei die Nitridschicht 102 die Oxidschicht 101 überdeckt. Anschließend werden die Siliziumoxidschicht und die Nitridschicht im Feldbereich unter Verwendung einer aktiven Maske entfernt. Danach werden P-Störstellen injiziert, um eine Kanalstopp- oder -begrenzungsschicht im Substrat 100 zu bilden, die als Feldbereich definiert ist.
Die Fig. 8A und 8B zeigen Querschnittsansichten. Nach Abschluß der Arbeitsvorgänge von Fig. 7A und 7B wird eine dicke Feldoxidschicht 70 aufwachsen gelassen, woraufhin die Siliziumoxidschicht 101 und die Nitridschicht 102 im aktiven Bereich entfernt werden.
Die Fig. 9A und 9B zeigen Arbeitsvorgänge, bei denen nach Abschluß der Arbeitsschritte gemäß Fig. 8A und 8B eine erste dünne Gateoxidschicht 103 mit einer Stärke von 20 nm oder weniger aufwachsen gelassen wird und P-Störstellen injiziert werden, um die Schwellenspannung des Transistors einzustellen.
Die Fig. 10A und 10B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 9A und 9B eine erste polykristalline Siliziumschicht 10 ausgebildet wird, die die dünne Gateoxidschicht überdeckt, daß Störstel­ len, wie beispielsweise Phosphoratome injiziert werden, um die Leitfähigkeit der ersten polykristallinen Siliziumschicht 10 zu erhöhen und daß die erste polykristalline Silizium­ schicht, die keinem selbsjustierenden Ätzen unterworfen wurde, geätzt wird.
Die Fig. 11A und 11B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 10A und 10B eine erste dünne Zwischenisolierschicht 104, beispielsweise aus SiO2 ausgebildet wird, die die erste polykristalline Siliziumschicht 10 überdeckt, um diese elektrisch zu isolieren, daß eine zweite polykristalline Siliziumschicht 20 über der Isolierschicht 104 niedergeschlagen wird, daß Störstellen, beispielsweise Phosphoratome injiziert werden, um die Leitfähigkeit der zweiten polykristallinen Silizium­ schicht 20 zu erhöhen, und daß eine zweite dünne Zwischen­ isolierschicht 105, beispielsweise aus SiO2 ausgebildet wird, die die zweite polykristalline Siliziumschicht 20 überdeckt.
Die Fig. 12A und 12B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 11A und 11B die zweite dünne Zwischenisolierschicht 105, die zweite polykristalline Siliziumschicht 20, die erste dünne Zwischen­ isolierschicht 104 und die erste polykristalline Silizium­ schicht 10 unter Verwendung einer selbstjustierenden Maske geätzt werden, um die Wortleitung zu bilden.
Die Fig. 13A und 13B zeigen Arbeitsvorgänge, bei denen nach Abschluß der Arbeitsschritte gemäß Fig. 12A und 12B eine zweite dünne Gateoxidschicht 106 ausgebildet wird, und die zweite dünne Zwischenisolierschicht 105 geätzt wird, indem eine Gatekontaktmaske zur Bildung eines Gatekontaktloches 40 verwandt wird, das dazu dient, den Steuergateleiter mit dem Auswahlgateleiter zu verbinden.
Die Fig. 14A und 14B zeigen, daß nach Abschluß der Arbeitsschritte gemäß Fig. 13A und 13B eine dritte polykris­ talline Siliziumschicht niedergeschlagen wird, Phosphoratome injiziert werden, um die Leitfähigkeit zu erhöhen, und dann die dritte polykristalline Siliziumschicht geätzt wird, indem ein Rückätzverfahren verwandt wird, um ein Rand- oder Seitenwandabstandsteil 30 zu bilden. Das Randabstandsteil 30 wird dabei an beiden Seitenwänden des Doppelaufbaus aus der ersten und der zweiten polykristallinen Siliziumschicht 10 und 12 in der dargestellten Weise ausgebildet.
Die Fig. 15A und 15B zeigen, daß nach Abschluß der Arbeitsschritte gemäß Fig. 14A und 14B das Randabstandsteil 30 am Drainbereich 90 entfernt wird, und N-Störstellen in den aktiven Bereich injiziert werden, um den Source- und den Drainbereich zu bilden. Das Randabstandsteil 30 verläuft nun entlang nur einer Seitenwand des Doppelaufbaus aus der ersten und der zweiten polykristallinen Siliziumschicht 10 und 20, wie es in der Zeichnung dargestellt ist.
Die Fig. 16A und 16B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 15A und 15B die dritte Zwischenisolierschicht 107, beispielsweise aus SiO2 ausgebildet wird, die die darunterliegenden Schichten überdeckt, daß eine dicke Borphosphorsilikatglasschicht (BPSG) 108 die Bor und Phosphor enthält, bei niedriger Temperatur als vierte Zwischenisolierschicht aufwachsen gelassen wird, und daß dann das Kontaktloch 40d gebildet und Metall niedergeschlagen wird, indem eine Metallkontaktmaske verwandt wird. Anschließend erfolgt die Metallverdrahtung durch Anwendung einer metallischen Maske.
Die Borphosphorsilikatglasschicht BPSG wird bei niedriger Temperatur aufwachsen gelassen, um die Überdeckung der Metallverdrahtung zu verbessern. Die BPSG-Schicht ist ein Isolator zwischen den Polysiliziumgates und der Metallisie­ rung an der obersten Seite. Eine konkave Form im Oxid, das über das Polysiliziumgate verläuft, kann zu einer Öffnung im Metallfilm führen, was einen Ausfall der Vorrichtung zur Folge hat. Die Anwendung von Wärme bei niedriger Temperatur bis zum Erweichen und Fließen des Oxids kann diese Situation verbessern. Zu diesem Zweck reicht eine Temperatur unter 600°C aus.
Wie es oben beschrieben wurde, kann durch die erfin­ dungsgemäße Ausbildung der Flächenbereich von EEPROM-Zellen, die einen Auswahltransistor enthalten, so klein wie möglich gehalten werden. Es können EEPROM Speicher mit großer Kapazität erzielt werden. Substratätzprobleme während der selbstjustierenden Ätzung, die durch konstruktive Mängel verursacht werden, können vermieden werden. Während der Herstellungsvorgänge kann weiterhin eine Fehlausrichtung des Auswahltransistors, der das Randabstandsteil aufweist, und des Zellentransistors mit einem polykristallinen Doppelsili­ ziumaufbau ausgeschlossen werden.

Claims (8)

1. Nichtflüchtige Halbleiterspeichervorrichtung mit mehreren Speicherzellen, die jeweils aus einem Feldeffekttransistor mit mehreren Gateelektoden und Source- und Drainbereichen bestehen und eine Anzahl von Gateleitern umfassen, die einen ersten Gateleiter, der als schwebendes Gate ausgebildet ist, einen zweiten Gateleiter, der als Steuergate ausgebildet ist und den ersten Gateleiter überdeckt, und einen dritten Gateleiter einschließen, dadurch gekennzeichnet, daß der dritte Gateleiter (30) als Auswahlgate ausgebildet ist und längs einer Seitenwand des Doppelaufbaus aus dem schwebenden Gate (10) und dem Steuergate (20) derselben Speicherzelle angeordnet und gegenüber den anderen Gateleitern (10, 20) im Speicherzellenbereich isoliert ist, wobei der dritte Gateleiter (30) den Aufbau eines Randabstandteils längs der einen Seitenwand des Doppelaufbaus aus dem schwebenden Gate (10) und dem Steuergate (20) hat, und der zweite und der dritte Gateleiter (20, 30) über ein Gatekontaktloch (40) verbunden sind, das auf einer Feldoxidschicht (60) zwischen den Speicherzellen ausgebildet ist.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Gatekontaktloch (40) für eine bestimmte Anzahl von Speicherzellen jeweils vorgesehen ist.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste bis dritte Gateleiter (10, 20, 30) aus polykristallinem Silizium bestehen.
4. Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
einen ersten Schritt, in dem eine Feldoxidschicht (70) auf einem Siliziumsubstrat (100) über eine selektive Oxidation unter Verwendung einer aktiven Maske aufwachsen gelassen wird, um einen aktiven Bereich zu bilden,
einen zweiten Schritt, in dem eine erste dünne Gateoxidschicht (103) aufwachsen gelassen wird und anschließend eine erste Gateleiterschicht (10) auf dem aktiven Bereich ausgebildet wird,
einen dritten Schritt, in dem die erste Gateleiter­ schicht (10) mit einer ersten Zwischenisolierschicht (104) überdeckt wird, anschließend eine zweite Gateleiterschicht (20) über der ersten Gateleiterschicht (10) und der Feldoxidschicht (70) ausgebildet wird und dann die zweite Gateleiterschicht (20) mit einer zweiten Zwischenisolierschicht (105) überdeckt wird,
einen vierten Schritt, in dem die zweite Zwischeniso­ lierschicht (105), die zweite Gateleiterschicht (20), die erste Zwischenisolierschicht (104) und die erste Gateleiterschicht (10) unter Verwendung einer selbstjustierenden Maske geätzt werden, um eine Wortleitung zu bilden,
einen fünften Schritt, in dem eine zweite dünne Gateoxidschicht (106) auf dem im vierten Schritt geätzten Teil aufwachsen gelassen wird und die zweite Zwischenisolier­ schicht (105) unter Verwendung einer Gatekontaktmaske geätzt wird, um ein Gatekontaktloch (40) zu bilden,
einen sechsten Schritt, in dem eine dritte Gateleiter­ schicht (30) an beiden Seitenwänden der ersten und der zweiten Gateleiterschicht (10, 20) entlang als Randabstandsteil über ein Rückätzverfahren ausgebildet wird,
einen siebten Schritt, in dem ein Teil des Randabstandsteils (30) an einer Seitenwand der ersten und der zweiten Gateleiterschicht (10, 20) entfernt wird,
einen achten Schritt, in dem selektiv Störstellen mit einer Leitfähigkeit, die von der des Siliziumsubstrates (100) verschieden ist, in den aktiven Bereich dotiert werden, um einen Drain- und einen Sourcebereich zu bilden, wobei der entfernte Randabstandsteil sonst über dem Drainbereich auf dem Siliziumsubstrat (100) angeordnet wäre,
einen neunten Schritt, in dem wenigstens eine weitere Zwischenisolierschicht (108) nach dem achten Schritt ausgebildet wird und anschließend die wenigstens eine weitere Zwischenisolierschicht (108) unter Verwendung einer Metallkontaktmaske geätzt wird, um ein Metallkontaktloch (50d) zu bilden, und
einen zehnten Schritt, in dem eine Metallverdrahtung (109) unter Verwendung einer metallischen Maske ausgebildet wird, um die Bitleitungen (B/L) und die gemeinsamen Sourceleitungen (CS) zu bilden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß Störstellen mit einer Leitfähigkeit gleich der des Siliziumsubstrates (100) in das Siliziumsubstrat (100) im ersten Schritt dotiert werden, um die Feldschwellenspannung zu steuern.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß Störstellen mit einer Leitfähigkeit gleich der des Siliziumsubstrates (100) in den aktiven Bereich vor oder nach dem Aufwachsen der ersten dünnen Gateoxidschicht (103) im zweiten Schritt dotiert werden, um die Gateschwellenspannung zu steuern.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste dünne Gateoxidschicht (103) auf eine Stärke von höchstens 20 nm aufwachsen gelassen wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die wenigstens eine weitere Zwischenisolierschicht (108) im neunten Schritt eine Schicht aus einem Borphosphorsilikatglas ist, die bei niedriger Temperatur aufwachsen gelassen wird.
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Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008228B1 (ko) * 1988-10-21 1994-09-08 가부시키가이샤 도시바 불휘발성 반도체 메모리 및 그 제조방법
US5512505A (en) * 1990-12-18 1996-04-30 Sandisk Corporation Method of making dense vertical programmable read only memory cell structure
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
EP0531526A4 (en) * 1991-03-06 1993-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part
FR2677481B1 (fr) * 1991-06-07 1993-08-20 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire non volatile et cellule de memoire obtenue.
US5338952A (en) * 1991-06-07 1994-08-16 Sharp Kabushiki Kaisha Non-volatile memory
US5477068A (en) * 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
US5587332A (en) * 1992-09-01 1996-12-24 Vlsi Technology, Inc. Method of making flash memory cell
JPH06120515A (ja) * 1992-10-09 1994-04-28 Oki Electric Ind Co Ltd 半導体不揮発性メモリのデータ書き込み及びデータ消去方法
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5859455A (en) * 1992-12-31 1999-01-12 Yu; Shih-Chiang Non-volatile semiconductor memory cell with control gate and floating gate and select gate located above the channel
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
US5508955A (en) * 1993-05-20 1996-04-16 Nexcom Technology, Inc. Electronically erasable-programmable memory cell having buried bit line
JP3060272B2 (ja) * 1993-11-01 2000-07-10 日本電気株式会社 半導体記憶装置の製造方法
US5541137A (en) * 1994-03-24 1996-07-30 Micron Semiconductor Inc. Method of forming improved contacts from polysilicon to silicon or other polysilicon layers
US5585293A (en) * 1994-06-03 1996-12-17 Motorola Inc. Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
JP2658907B2 (ja) * 1994-09-29 1997-09-30 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
KR0170285B1 (ko) * 1995-05-12 1999-03-30 김광호 반도체 장치의 소자 분리 방법
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US5597751A (en) * 1995-12-20 1997-01-28 Winbond Electronics Corp. Single-side oxide sealed salicide process for EPROMs
DE69705837T2 (de) * 1996-06-14 2001-11-08 Infineon Technologies Ag Anordnung und verfahren zum speichern und lesen von mehrpegelladung
KR100238199B1 (ko) * 1996-07-30 2000-01-15 윤종용 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
KR100239459B1 (ko) 1996-12-26 2000-01-15 김영환 반도체 메모리 소자 및 그 제조방법
KR100221619B1 (ko) * 1996-12-28 1999-09-15 구본준 플래쉬 메모리 셀의 제조방법
US6262451B1 (en) * 1997-03-13 2001-07-17 Motorola, Inc. Electrode structure for transistors, non-volatile memories and the like
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6008087A (en) * 1998-01-05 1999-12-28 Texas Instruments - Acer Incorporated Method to form high density NAND structure nonvolatile memories
US6365455B1 (en) * 1998-06-05 2002-04-02 Mosel Vitelic, Inc. Flash memory process using polysilicon spacers
US6093609A (en) * 1998-11-18 2000-07-25 United Microelectronics Corp. Method for forming semiconductor device with common gate, source and well
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
US6525371B2 (en) 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
KR100554833B1 (ko) * 1999-10-11 2006-02-22 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 제조방법
US6728161B1 (en) * 2000-06-30 2004-04-27 Micron Technology, Inc. Zero latency-zero bus turnaround synchronous flash memory
US6654847B1 (en) 2000-06-30 2003-11-25 Micron Technology, Inc. Top/bottom symmetrical protection scheme for flash
US6314049B1 (en) 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
US7073014B1 (en) * 2000-07-28 2006-07-04 Micron Technology, Inc. Synchronous non-volatile memory system
US6615307B1 (en) * 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
US6785764B1 (en) 2000-05-11 2004-08-31 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
US6851026B1 (en) * 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
US6304497B1 (en) 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6697907B1 (en) 2000-06-30 2004-02-24 Micron Technology, Inc. Hardware initialization of a synchronous memory
US20050135180A1 (en) * 2000-06-30 2005-06-23 Micron Technology, Inc. Interface command architecture for synchronous flash memory
US6278654B1 (en) 2000-06-30 2001-08-21 Micron Technology, Inc. Active terminate command in synchronous flash memory
US6442076B1 (en) 2000-06-30 2002-08-27 Micron Technology, Inc. Flash memory with multiple status reading capability
US6675255B1 (en) 2000-06-30 2004-01-06 Micron Technology, Inc. Device initialize command for a synchronous memory
US6785765B1 (en) 2000-06-30 2004-08-31 Micron Technology, Inc. Status register to improve initialization of a synchronous memory
TW503528B (en) 2000-07-12 2002-09-21 Koninkl Philips Electronics Nv Semiconductor device
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6396728B1 (en) 2000-07-28 2002-05-28 Micron Technology, Inc. Array organization for high-performance memory devices
US6246626B1 (en) 2000-07-28 2001-06-12 Micron Technology, Inc. Protection after brown out in a synchronous memory
US6366524B1 (en) 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
US6307779B1 (en) 2000-07-28 2001-10-23 Micron Technology, Inc. Method and circuitry for bank tracking in write command sequence
US6883044B1 (en) * 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US6445603B1 (en) 2000-08-21 2002-09-03 Micron Technology, Inc. Architecture, package orientation and assembly of memory devices
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6310809B1 (en) 2000-08-25 2001-10-30 Micron Technology, Inc. Adjustable pre-charge in a memory
US6580659B1 (en) * 2000-08-25 2003-06-17 Micron Technology, Inc. Burst read addressing in a non-volatile memory device
US6327202B1 (en) 2000-08-25 2001-12-04 Micron Technology, Inc. Bit line pre-charge in a memory
US6304488B1 (en) 2000-08-25 2001-10-16 Micron Technology, Inc. Current limiting negative switch circuit
US6507525B1 (en) 2000-08-25 2003-01-14 Micron Technology, Inc. Differential sensing in a memory
US6359821B1 (en) 2000-08-25 2002-03-19 Micron Technology, Inc. Differential sensing in a memory with reference current
US6541849B1 (en) * 2000-08-25 2003-04-01 Micron Technology, Inc. Memory device power distribution
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6496434B1 (en) 2000-08-25 2002-12-17 Micron Technology Inc. Differential sensing in a memory using two cycle pre-charge
US6691204B1 (en) * 2000-08-25 2004-02-10 Micron Technology, Inc. Burst write in a non-volatile memory device
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6877100B1 (en) * 2000-08-25 2005-04-05 Micron Technology, Inc. Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit
US6711701B1 (en) * 2000-08-25 2004-03-23 Micron Technology, Inc. Write and erase protection in a synchronous memory
US6307790B1 (en) 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
US6304510B1 (en) 2000-08-31 2001-10-16 Micron Technology, Inc. Memory device address decoding
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6774426B2 (en) 2000-12-19 2004-08-10 Micron Technology, Inc. Flash cell with trench source-line connection
JP2002190534A (ja) * 2000-12-20 2002-07-05 Nec Corp 半導体記憶装置およびその製造方法
US6563167B2 (en) * 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6627942B2 (en) 2001-03-29 2003-09-30 Silicon Storage Technology, Inc Self-aligned floating gate poly for a flash E2PROM cell
US6967372B2 (en) 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US6743674B2 (en) * 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
US6952033B2 (en) * 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US6917069B2 (en) * 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6566706B1 (en) 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US20030102504A1 (en) * 2001-12-05 2003-06-05 Geeng-Chuan Chern Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
US6878591B2 (en) * 2002-02-07 2005-04-12 Silicon Storage Technology, Inc. Self aligned method of forming non-volatile memory cells with flat word line
US6657252B2 (en) 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6891220B2 (en) * 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6706592B2 (en) * 2002-05-14 2004-03-16 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor array of non-volatile memory cells
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6873006B2 (en) * 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
JP2005051244A (ja) * 2003-07-30 2005-02-24 Mosel Vitelic Inc 集積回路の製造方法
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
CA2479868A1 (en) * 2003-09-02 2005-03-02 Ronald E. Brick Light fixture
KR100645040B1 (ko) * 2004-02-09 2006-11-10 삼성전자주식회사 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
KR100621553B1 (ko) * 2004-09-22 2006-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2006093707A (ja) * 2004-09-22 2006-04-06 Samsung Electronics Co Ltd 半導体素子及びその製造方法
US7338894B2 (en) * 2005-01-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor device having nitridated oxide layer and method therefor
US7436708B2 (en) * 2006-03-01 2008-10-14 Micron Technology, Inc. NAND memory device column charging
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
TWI331377B (en) * 2007-03-09 2010-10-01 Nanya Technology Corp Method for fabricating flash memory device
US9461182B2 (en) * 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
US8320191B2 (en) * 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP5169773B2 (ja) * 2008-11-27 2013-03-27 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法およびシステム
US8101492B2 (en) * 2009-09-23 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8470670B2 (en) * 2009-09-23 2013-06-25 Infineon Technologies Ag Method for making semiconductor device
US8822329B2 (en) * 2009-09-28 2014-09-02 Infineon Technologies Ag Method for making conductive interconnects
US8101477B1 (en) 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
JPS6046554B2 (ja) * 1978-12-14 1985-10-16 株式会社東芝 半導体記憶素子及び記憶回路
US4331968A (en) * 1980-03-17 1982-05-25 Mostek Corporation Three layer floating gate memory transistor with erase gate over field oxide region
JPS57196580A (en) * 1981-05-27 1982-12-02 Toshiba Corp Nonvolatile semiconductor memory storage
JPS5854668A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 電気的消去型読出し専用メモリおよびその製造方法
US4446535A (en) * 1981-12-31 1984-05-01 International Business Machines Corporation Non-inverting non-volatile dynamic RAM cell
US4822750A (en) * 1983-08-29 1989-04-18 Seeq Technology, Inc. MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide
JPH06105786B2 (ja) * 1985-08-20 1994-12-21 セイコーエプソン株式会社 不揮発性メモリ−
JPS62179769A (ja) * 1986-02-03 1987-08-06 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ及びその製造方法
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
JPS6365674A (ja) * 1986-09-05 1988-03-24 Agency Of Ind Science & Technol 半導体不揮発性ｒａｍ
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices

Also Published As

Publication number Publication date
KR910005296A (ko) 1991-03-30
US5073513A (en) 1991-12-17
GB2235088B (en) 1993-07-14
DE4016346A1 (de) 1991-02-21
KR940006094B1 (ko) 1994-07-06
GB9011355D0 (en) 1990-07-11
US5041886A (en) 1991-08-20
GB2235088A (en) 1991-02-20

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