DE69705837T2

DE69705837T2 - Anordnung und verfahren zum speichern und lesen von mehrpegelladung

Info

Publication number: DE69705837T2
Application number: DE69705837T
Authority: DE
Inventors: Guido Groeseneken; Herman Maes; Donato Montanari; Jan Van Houdt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1996-06-14
Filing date: 1997-02-07
Publication date: 2001-11-08
Anticipated expiration: 2017-02-08
Also published as: JP2001508910A; WO1997048099A1; DE69705837D1; EP0904588B1; EP0904588A1; US6115285A

Description

ERFINDUNGSGEBIET

Die vorliegende Erfindung betrifft eine nichtflüchtige Speichervorrichtung zur Mehrpegel- Ladungsspeicherung. Insbesondere wird eine Vorrichtung und ein Verfahren zur Mehrpegel-Ladungsspeicherung und eine Einrichtung und ein Verfahren zum Auslesen der besagten Vorrichtung offenbart.

STAND DER TECHNIK

Nichtflüchtige Halbleiter-Speichervorrichtungen sind eine bedeutende Klasse von Festkörper- Speichervorrichtungen. Eine besondere Art von nichtflüchtigen Halbleiter-Speichervorrichtungen sind Flash-EEPROM-Vorrichtungen. Der Hauptmechanismus, mit dem Daten in einer nichtflüchtigen Speichervorrichtung gespeichert werden, ist durch Zugriff auf eine Speicherzelle. Durch den Bedarf an Flash-EEPROM- Speichervorrichtungen hoher Dichte in tragbaren Rechner- und Telekommunikationsanwendungen werden fortlaufende Bemühungen zur Größenskalierung von Flash- EEPROM-Speicherzellen angeregt. Zur weiteren Steigerung der Speicherfähigkeiten von Flash-Speichervorrichtungen sind Mehrpegel-Ladungsspeicherungs-(Multi-Level Charge Storage - MLCS) Verfahren entwickelt worden. Diese Verfahren erlauben weiterhin eine Verringerung der Kosten pro Informationsbit von nichtflüchtigen Flash- EEPROM-Speichervorrichtungen.
Typischerweise ist eine MLCS-Speichervorrichtung so aufgebaut, daß 2n unterschiedliche Ladungspegel entsprechend Schwellenspannungspegeln in einer Speicherzelle gespeichert werden können, und der diesen verschiedenen Schwellenspannungspegeln entsprechende Strom kann ausgelesen werden. So läßt sich Speicherung und Auslesen von n Datenbit (wobei n größer gleich zwei ist) in einer einzigen Speicherzelle erreichen. Die Kosten pro Informationsbit sind bei MLCS-Verfahren als eine auf 1/n bezogene Ziffer reduziert.
Mehrpegel-Speicherungs- oder Schreib- oder Programmierungsschaltungen und -verfahren und Ausleseschaltungen und -verfahren sind schon offenbart worden. In US-Patent-Nr. 5,043,940 von Harrari ist eine EEPROM-Vorrichtung mit geteiltem Kanal offenbart, die in mehr als zwei programmierbaren Schwellenzuständen programmiert werden kann. In US-Patent-Nr. 4,771,404 von Mano et al. ist eine Speichervorrichtung offenbart, bei der Speicherzellen zum Speichern von drei- oder mehrstufigen Informationen in der Lage sind. Diese Speichervorrichtung enthält einen Mehrpegel-Detektor zum Erfassen der Informationen der Speicherzellen zu einem Zeitpunkt und einen Bezugswertgeber zum Erzeugen von Bezugspegeln dafür. In US-Patent-Nr. 5,163,021 von Mehrotra et al. sind Verbesserungen der Schaltungen und Verfahren zum Lesen, Schreiben und Löschen von Mehrzustands-EEPROM-Speichervorrichtungen offenbart, wobei die verbesserten Schaltungen das Auslesen auf eine Menge von durch eine entsprechende Menge von Bezugszellen bereitgestellten Schwellenpegeln beziehen. In US-Patent-Nr. 4,415,992 ist eine Ausleseanordnung zum Unterscheiden von n Ladungspegeln einer Speicherzelle offenbart, wobei (n-1) Vergleicher und (n-1) Bezugsspannungen parallel zur Bestimmung des Ladungspegels der Speicherzelle benutzt werden. Um die Ausgaben der Vergleicher in Bit umzusetzen, ist zusätzliche Decodierlogik erforderlich. Es werden insgesamt (2n-1) unterschiedliche Spannungshöhen benötigt und müssen auf dem Chip realisiert werden. Weitere Mehrpegelspeicherungs-Speichervorrichtungen und -programmierverfahren sind in WO95/34074, US 5422845 und WO95/34075 offenbart worden. In US-Patent 5,418,743 ist ein Programmierungsverfahren für einen Speicher mit einer Mehrzahl von Speicherzellen offenbart, wobei jede Speicherzelle eine Source, einen Drain, ein Kanalgebiet, ein Floating-Gate und ein Steuer-Gate umfaßt. Speichern verschiedener Ladungspegel wird durch Anlegen einer konstanten hohen Spannung an das Steuer- Gate und unterschiedlich hoher Spannungsimpulse an den Drain erreicht.
In US-Patent 0,501,941 ist ein Transistor für eine Speicherzelle offenbart, die ein Source-Gebiet, ein Drain-Gebiet, ein Kanalgebiet, ein sich über einen Teil des Kanals mit einer dünnen Oxidschicht dazwischen erstreckendes Floating-Gate, das eine Erweiterung aufweist, die von einem Substrat isoliert ist, ein sich über einen Teil des Floating-Gate von oberhalb des Source-Gebiets bis oberhalb des Drain-Gebiets durch eine dielektrische Oxidschicht hindurch erstreckendes Steuer-Gate, ein sich oberhalb der besagten Floating- Gate-Erweiterung durch eine dielektrische Oxidschicht erstreckendes Programm-Gate, das einen Kondensator mit der besagten Floating-Gate-Erweiterung bildet, umfaßt. Das Programm-Gate und das Steuer-Gate weisen seitliche Ränder auf, die einander im beabstandeten Verhältnis gegenüberliegen.
Ein Hauptnachteil im Bezug auf die im Stand der Technik offenbarten Speichervorrichtungen besteht darin, daß sie im Betrieb ein bitweises Programmüberprüfungsverfahren benutzen. Dieses Verfahren leidet an Kompromissen zwischen der Genauigkeit der gespeicherten Pegel und der Programmierungsgeschwindigkeit. Die Programmierungsfunktion verlangsamt sich infolgedessen. Darüber hinaus vergrößert die Realisierung des besagten Überprüfungsverfahrens auf dem Chip die Chipabmessungen. Weiterhin benutzen die im Stand der Technik berichteten Speichervorrichtungen Ausleseschaltungen, die auf einer Mehrzahl von Vergleichern und Decodierlogik basieren, die nicht nur die Komplexität der Speichervorrichtung steigern, sondern auch die Chipabmessungen vergrößern.
Die Speicherzellen des Standes der Technik für Mehrpegel-Ladungsspeicherungen benutzen Programmierverfahren, die entweder auf Fowler Nordheim Tunneling (FNT) oder Channel Hot Electron (CHE) Einspeisung beruhen. Die Mehrpegel-Programmierverfahren des Standes der Technik benutzen ein "Programmüberprüfungsschema" mit folgenden gemeinsamen Schritten:
(1) An die zu programmierende Speicherzelle wird ein Programmierimpuls von typisch 100 Mikrosekunden bis 1 Millisekunde Dauer angelegt;
(2) Der Drain-Strom der zu programmierenden Speicherzelle wird erfaßt und an eine Vergleicherschaltung angelegt, an die auch der Strom einer Bezugsstromquelle entsprechend einem der Mehrpegel-Ladungspegel, auf die die Zelle zu programmieren ist, angelegt wird;
(3) Wenn der Strom der Speicherzelle und der Strom der Bezugsstromquelle übereinstimmen, befindet sich die Zelle im richtigen Zustand und keine weitere Programmierung ist erforderlich. Wenn die Ströme jedoch nicht übereinstimmen, dann werden Schritte (1) und (2) wiederholt.
Bei den Programmierverfahren des Standes der Technik ist kein MLCS-Verfahren offenbart, das durch hohe Programmiergeschwindigkeit und geringe, zur Realisierung der Speichervorrichtung erforderliche Chipgröße gekennzeichnet ist. Da nach Programmierverfahren des Standes der Technik mehrere Wiederholungen der Programmierschritte erforderlich sind und nach jedem Schritt ein Erfassungsschritt erforderlich ist, um die Zelle genau auf den beabsichtigten Ladungspegel zu programmieren, ist die Geschwindigkeit des gesamten Programmierbetriebs bedeutend kompromittiert. Weiterhin ist die Geschwindigkeit eine Funktion des zu programmierenden besonderen Ladungspegels. Durch diese Nachteile wird der Datendurchsatz der Speichervorrichtung beträchtlich verringert. Das zweite Problem betrifft den Aufwand an Siliziumfläche, da die Realisierung des "Programmüberprüfungsschemas" im Silizium die Chipgröße steigert.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung besteht in der Offenbarung einer Speichervorrichtung mit Speicherzellen, die zum Speichern von drei oder mehr Ladungspegeln in der besagten Speicherzelle fähig sind.
Die Speicherzellen können nach einem Verfahren programmiert werden, das einen Einzelimpuls- Ladungspegelinjektionsmechanismus in den besagten Zellen umfaßt. Das Verfahren erfordert kein Ladungspegelüberprüfungsschema, erlaubt erhöhte Geschwindigkeit während der Programmierung und verringert die zum Speichern von einem Informationsbit notwendige Fläche. Die Geschwindigkeit des besagten Programmiermechanismus ist um mindestens zwei Größenordnungen schneller als andere, im Stand der Technik beschriebene Mehrpegelprogrammiermechanismen. Die Speichervorrichtung der vorliegenden Erfindung enthält weiterhin Informations-Schreib- oder Informations-Speicherungs- oder Informations- Programmierungs-Mittel, Informations-Löschmittel und Informations-Auslesemittel. Hiernach ist zu verstehen, daß die Begriffe Schreiben oder Speicherung oder Programmierung gleichwertige Verfahren oder Schaltungen oder Mittel angeben.
Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens und einer Einrichtung und Schaltung, durch die das besagte Verfahren zum Auslesen des Ladungspegels einer Speicherzelle mit t möglichen Zuständen (wobei t größer gleich drei ist) realisiert wird. Die Schaltung mißt die Ähnlichkeit des Drain-Stroms der Speicherzelle zum Drain-Strom von jedem von m, in Blindzellen gespeicherten Bezugswerten, bestimmt den einen Bezugswert, der der Speicherzelle am ähnlichsten ist und identifiziert damit den Ladungspegel der besagten Speicherzelle.
In einem Aspekt der vorliegenden Erfindung ist eine zur Mehrpegel-Ladungsspeicherung geeignete Speichervorrichtung offenbart. Die Speichervorrichtung umfaßt eine Mehrzahl von Flash-EEPROM-Speicherzellen und umfaßt weiterhin Mittel zum Programmieren der besagten Ladungspegel und Auslesemittel zur parallelen Ausgabe von binären Daten entsprechend den besagten, in den besagten Zellen gespeicherten Ladungspegeln. Die Speicherzellen der Speichervorrichtung umfassen vorzugsweise in einem Halbleitersubstrat ein Source- Gebiet, ein Drain-Gebiet und ein Kanal-Gebiet. Die Speicherzelle umfaßt weiterhin ein Floating-Gate, das erste und zweite Floating-Gate-Teile enthält, wobei sich der besagte erste Teil über das besagte Kanalgebiet erstreckt und der besagte zweite Teil sich vom besagten Kanal-Gebiet weg erstreckt. Die besagten Speicherzellen enthalten weiterhin ein Programm-Gate und ein Steuer-Gate, wobei das besagte Programm-Gate mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet. Das Programmierungsmittel der Speichervorrichtung umfaßt weiterhin Mittel zum Anlegen eines Hochspannungsimpulses mit vorbestimmter Höhe, die aus einer Mehrzahl von vorbestimmten Höhen ausgewählt ist und eine im wesentlichen feste zeitliche Breite aufweist, an die besagten Zellen. Die besagten vorbestimmten Höhen bestimmen die besagten Ladungspegel. Die Ladungspegel entsprechen verschiedenen Schwellenspannungspegeln einer Speicherzelle. Die Speicherzellen der Speichervorrichtung sind vorzugsweise in einer Matrix mit Zeilen und Spalten angeordnet, wobei die Drains der zur selben Spalte gehörenden Zellen miteinander verbunden sind und dadurch eine Datenausgangsleitung bilden, wobei die Programm-Gates der zur selben Spalte gehörenden Zellen miteinander verbunden sind und dadurch eine Dateneingangsleitung bilden. Die Steuer- Gates der zur selben Zeile gehörenden Zellen können weiterhin miteinander verbunden werden und dadurch eine Wortleitung bilden.
In einem zweiten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Speichern eines einer Mehrzahl von Ladungspegeln in einer Speicherzelle mit einem Source-Gebiet, einem Drain-Gebiet, einem Kanal- Gebiet und einem Floating-Gate offenbart, wobei das besagte Floating-Gate erste und zweite Floating-Gate- Teile enthält, wobei sich der besagte erste Teil über das besagte Kanalgebiet erstreckt, wobei sich der besagte zweite Teil vom besagten Kanal-Gebiet weg erstreckt, wobei die besagte Speicherzelle weiterhin ein Programm-Gate und ein Steuer-Gate enthält, wobei das besagte Programm-Gate mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet. Das Verfahren umfaßt die Schritte des Anlegens einer niedrigen Spannung an das besagte Steuer-Gate; des Anlegens einer Spannung nicht größer als 5 Volt an das besagte Drain-Gebiet; und des Anlegens eines hohen Spannungsimpulses mit vorbestimmter Höhe, die aus einer Mehrzahl von vorbestimmten Höhen ausgewählt ist und mit im wesentlichen fester zeitlicher Breite an das besagte Programm-Gate, wobei die besagten vorbestimmten Höhen die besagten Ladungspegel bestimmen. Das Verfahren umfaßt weiterhin den Schritt des kapazitiven Ankoppelns des besagten Hochspannungsimpulses an den besagten zweiten Floating-Gate-Teil, wodurch eine Injektion heißer Elektronen zum besagten Floating-Gate hin bewirkt wird, wodurch einer der Mehrzahl von Ladungspegeln in der besagten Speicherzelle gespeichert wird.
In einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren offenbart, um die durch die Programmierung auf unterschiedliche Ladungspegel der Speicherzellen der Matrix der Speichervorrichtung nach der vorliegenden Erfindung induzierte elektrische Feldspannung zu vergleichmäßigen. Das Verfahren weist folgende Schritte auf: Anlegen einer niedrigen Spannung an die Steuer-Gates von im wesentlichen allen Speicherzellen der Matrix; Anlegen einer Spannung von nicht größer als 5 Volt an die Drain-Gebiete von im wesentlichen allen Speicherzellen der Matrix; und Anlegen eines Hochspannungsimpulses mit vorbestimmter Höhe und einer im wesentlichen festen zeitlichen Breite an die Programm-Gates von im wesentlichen jeder der besagten Zellen der besagten Matrix; und nachfolgendes Löschen der besagten Zellen.
In noch einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Auslesen des Ladungspegels einer Speicherzelle der Speichervorrichtung nach der vorliegenden Erfindung offenbart. Das besagte Verfahren umfaßt folgende Schritte: Erfassen des Drain-Stroms der besagten Speicherzelle; Erfassen der Drain-Ströme einer Mehrzahl von Blindzellen; Messen der Ähnlichkeiten zwischen dem besagten Drain-Strom der besagten Speicherzelle und den besagten Dram-Strömen der besagten Mehrzahl von Blindzellen und dadurch Erhalten einer Mehrzahl von Zwischenspannungen, die die besagten Ähnlichkeiten darstellen; Bestimmen der höchsten unter den besagten Zwischenspannungen und dadurch Identifizieren der Blindzelle mit dem, dem Drain-Strom der besagten Speicherzelle am nächsten liegenden Drain-Strom; und Einstellen einer vorbestimmten Spannung an einer einer Mehrzahl von Ausgangsklemmen, wobei die besagte eine Ausgangsklemme der besagten Blindzelle mit dem, dem Drain-Strom der besagten Speicherzelle am nächsten liegenden Drain-Strom entspricht.
In einem weiteren Aspekt der vorliegenden Erfindung ist eine Einrichtung oder Schaltung zum Auslesen des Ladungspegels einer Speicherzelle offenbart. Die Einrichtung umfaßt eine Mehrzahl von Blindzellen zum Abgeben einer Mehrzahl von Bezugsströmen; Mittel zum Auslesen der besagten Bezugsströme und des Stroms der besagten Speicherzelle; eine Mehrzahl von Analogschaltungen zum Messen der Ähnlichkeit zwischen dem besagten Strom der besagten Speicherzelle und jedem der besagten Bezugsströme und dadurch Ausgeben einer Mehrzahl von Zwischenspannungen, die die besagten Ähnlichkeiten darstellen; eine Entscheidungsschaltung zum Bestimmen der höchsten unter den besagten Zwischenspannungen und dadurch Bestimmen der Blindzelle mit dem Drain-Strom mit dem geringsten Abstand vom Drain-Strom der besagten Speicherzelle und zum Einstellen einer vorbestimmten Spannung an einer einer Mehrzahl von Ausgangsklemmen, wobei die besagte Ausgangsklemme der besagten Blindzelle mit dem Drain- Strom mit dem geringsten Abstand vom Drain-Strom der besagten Speicherzelle entspricht.

AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine Speicherzelle nach einer bevorzugten Ausführungsform der Erfindung.
Fig. 2 zeigt eine Matrix von Speicherzellen nach einer bevorzugten Ausführungsform der Erfindung.
Fig. 3 zeigt die Schwellenspannungen und Ausleseströme von Zellen, die nach dem spannungsvariantensource-seitigen Injektionsverfahren der vorliegenden Erfindung programmiert sind.
Fig. 4 zeigt die Programmiereigenschaften der spannungsvariantensource-seitigen Injektion.
Fig. 5 zeigt eine Auslesearchitektur des Standes der Technik.
Fig. 6 zeigt das Arbeitsprinzip der Auslesearchitektur nach einer bevorzugten Ausführungsform der Erfindung.
Fig. 7 zeigt das Blockschaltbild der Auslesearchitektur nach einer bevorzugten Ausführungsform der Erfindung.
Fig. 8 zeigt ein Schaltungsschema der Teilschaltung 400, 401, 402 und 403 der Fig. 7.
Fig. 9 zeigt ein Schaltungsschema der Teilschaltung 500 der Fig. 7.
Fig. 10 zeigt das ausführliche Layout der Auslesearchitektur nach einer bevorzugten Ausführungsform der Erfindung.
Fig. 11 zeigt experimentelle Ergebnisse, die für die Teilschaltung 400, 401, 402 und 403 repräsentativ sind.
Fig. 12 zeigt experimentelle Ergebnisse der Auslesearchitektur nach einer bevorzugten Ausführungsform der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist die Offenbarung einer Speichervorrichtung mit Speicherzellen, die zum Speichern von drei oder mehr Ladungspegeln fähig sind. Die Zellen können nach einem Verfahren programmiert werden, das einen Mechanismus zur Injektion eines einzelnen Ladungspegels in die besagten Zellen einschließt. Das Verfahren erfordert kein Programmüberprüfungsschema, läßt eine gesteigerte Geschwindigkeit während der Programmierung zu und verringert die zum Speichern eines Informationsbits notwendige Fläche. Die Geschwindigkeit des Programmierungsmechanismus ist mindestens zwei Größenordnungen schneller als andere im Stand der Technik beschriebene Mehrpegel-Programmierungsmechanismen. Die Speichervorrichtung der vorliegenden Erfindung enthält weiterhin Informations-Schreibmittel, Informations-Löschmittel und Informations-Auslesemittel.
Nur zum Zweck der Lehre wird in der nachfolgenden Beschreibung eine Realisierung der Speichervorrichtung und des Verfahrens zum Speichern von Daten in der besagten Speichervorrichtung für den Fall beschrieben, wo 2n unterschiedliche Schwellenspannungspegel in einer Speicherzelle gespeichert werden können, wobei n = 2. Es ist klar, daß nach der Lehre der Erfindung andere Ausführungsformen der vorliegenden Erfindung vom Fachmann für n > 2 aufgebaut werden können, wobei der Sinn und Umfang der vorliegenden Erfindung nur durch den Rahmen der beiliegenden Ansprüche begrenzt ist.
Fig. 1 zeigt eine Speicherzelle der Speichervorrichtung nach einer bevorzugten Ausführungsform der Erfindung. Die Speicherzelle ist eine Flash-EEPROM-Zellenstruktur, die in einem Siliziumsubstrat realisiert ist und ein Source-Gebiet 1, ein Drain-Gebiet 2 und ein Kanal-Gebiet 3 zwischen diesen umfaßt. Die Speicherzelle umfaßt weiterhin ein Floating-Gate 4, das erste und zweite Floating-Gate- Teile enthält, wobei sich der besagte erste Teil über das besagte Kanal-Gebiet 3 mit einer dünnen Oxidschicht dazwischen erstreckt und der besagte zweite Teil sich vom besagten Kanal-Gebiet weg erstreckt. Die besagte Speicherzelle enthält weiterhin ein Programm-Gate 6 und ein Steuer-Gate 5, wobei das besagte Programm-Gate 6 mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet und das Steuer-Gate sich über den besagten ersten Teil des Floating-Gates erstreckt. Das Programm-Gate 6 bildet mit dem Floating-Gate 4 einen Kondensator mit einem hohen Kopplungsgrad von ca. 50% oder mehr. Zwischen dem besagten Programm-Gate und dem besagten Floating-Gate und zwischen dem besagten Steuer-Gate und dem besagten Floating-Gate befindet sich eine dielektrische Schicht. Die Struktur und ein möglicher Programmierungsmechanismus der besagten Speicherzelle ist im Einzelnen in US-Patent 5,583,811, in US-Patent 5,583,810 und im EP-Patent EP 0501941 offenbart. Diese Speicherzelle kann in einer 3-um- oder in einer 1,2-um- oder in einer 0,7-um- oder in einer 0,5-um- oder in einer 0,35-um- oder in einer 0,25-um- oder in einer 0,18-um- oder in einer 0,12-um-CMOS- (Complementary Metal-Oxide-Semiconductor) Siliziumtechnik oder in jeder anderen CMOS-Technik mit dem Satz von Layoutregeln und kennzeichnenden Abmessungen der Transistoren nach dem Stand der Technik realisiert werden. Bei der Speicherzelle nach der bevorzugten Ausführungsform der vorliegenden Erfindung kann, wenn sie in einer 0,7-um-CMOS-Technik realisiert ist, das Floating-Gate 4, das Programm-Gate 6 und das Steuer- Gate 5 aus Polysiliziummaterial hergestellt sein. Die dielektrische Schicht kann eine Oxidschicht mit einer Stärke von 25-30 nm sein. Die dünne Oxidschicht kann eine Stärke im Bereich von 7-9 nm aufweisen. Die Floating-Gate-Länge und die Steuer-Gate-Länge kann 0,7 um und die Breite der Speicherzelle kann 1,8 um betragen.
Die Speichervorrichtung umfaßt vorzugsweise eine Matrix von Zellen wie oben aufgeführt. Fig. 2 stellt eine nach einer Ausführungsform der vorliegenden Erfindung aufgebaute Matrix 11 dar. Die Matrix ist eine geometrische Anordnung von einzeln adressierbaren EEPROM-Zellen 10 wie oben offenbart. Die Speicherzellen weisen daher ein Steuer-Gate 5, ein Programm-Gate 6, ein Drain-Gebiet 2 und ein Source-Gebiet 1 auf. Die Source 1 aller Zellen in der Matrix ist geerdet und daher nicht in Fig. 2 dargestellt. Die Speichermatrix 11 ist in m Zeilen und z Spalten angeordnet. Jede Zelle gehört zu nur einer Spalte und einer Zeile. Die letzten vier Zellen jeder Zeile sind Blindzellen, die während der Ausleseoperation der Speichervorrichtung als Bezugswertgeber benutzt werden. Entlang jeder Zeile ist eine Wortleitung mit allen Steuer-Gates 5 der Zellen in der Zeile verbunden. Entlang jeder Spalte ist eine Ausgangs-Bitleitung mit allen Drains 2 der Zellen verbunden. Eine Eingangs-Bitleitung ist mit allen Programm-Gates 6 der Zellen in der Spalte verbunden. So wird das Programm-Gate 6 in derselben Richtung wie das Drain-Gebiet 2 geleitet. Das Steuer-Gate 5 wird in einer senkrechten Richtung geleitet, die von einem des Programm-Gates und des Drains bestimmt wird. Die Programm-Gates sind vorzugsweise parallel zu den Drain- Gebieten in einer Mehrpegelmatrix zu leiten. In einer Binärmatrix sind andererseits die Programm-Gates horizontal zu leiten. Da in dem in der vorliegenden Patentanmeldung offenbarten Mehrpegel-Programmierverfahren der spannungsvariantenquellen-seitigen Injektion (VVSSI-Voltage Variant Source Side Injection) die in die Zellen zu programmierenden Daten an das Programm- Gate angelegt werden, während die aus den Zellen auszulesenden Daten vom Drain aus erfaßt werden, folgt daß der Drain und das Programm-Gate der Zellen in derselben Richtung geleitet werden müssen, um einzelne Programmierung und Auslesung jeder Zelle zu erlauben. In der vorliegenden Mehrpegel-Flash-EEPROM-Matrix gibt es zwei Bitleitungen. Die Ausgangs-Bitleitung wird zum Auslesen der Ladungsspeicherungspegel aus den Zellen benutzt und die Eingangs-Bitleitung wird zum Einprogrammieren der Ladungsspeicherungspegel in die Zellen benutzt.
In einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Speichern eines von einer Mehrzahl von Ladungspegeln in der besagten Speicherzelle offenbart. Ein Unterschied zwischen im Stand der Technik gemeldeten Speicherzellen für Mehrpegel- Ladungsspeicherung und der Speicherzellenstruktur nach der bevorzugten Ausführungsform der Erfindung besteht darin, daß die Speicherzellen des Standes der Technik Programmierungsschemen erfordern, die entweder auf Fowler Nordheim Tunneling (FNT) oder Channel Hot Electron (CHE) Injektion basieren, während die Speicherzelle nach der vorliegenden bevorzugten Ausführungsform der Erfindung ein Programmierungsverfahren der spannungsvariantensource-seitigen Injektion (VVSSI-Voltage Variant Source Side Injection Programming) einsetzt, Dieses neue Programmierungsverfahren basiert auf einem Programmierungsverfahren der source-seitigen Injektion (SSI) der Speicherzelle. Jeder der Mehrpegel- Ladungsspeicherungspegel entspricht einer bestimmten Schwellenspannung, die in das Floating-Gate 4 der EEPROM-Speicherzelle eingespeichert wird. Die Schwellenspannung der Speicherzelle ist als die Spannung definiert, die an das Programm-Gate 6 angelegt werden muß, um einen Drain-Strom von 1 uA bei einem festen Wert der Steuer-Gate-Spannung und der Drain- Gebiet-Spannung zu erhalten. Diese Definition unterscheidet sich gegenüber anderen nichtflüchtigen Speicherzellen, für die die Schwellenspannung der Vorrichtung am Steuer-Gate definiert werden muß.
Das SSI-Programmierungsverfahren beruht auf dem Anlegen einer Hochspannung an das besagte Programm-Gate 6, wodurch eine Hochspannung kapazitiv an das besagte Floating-Gate 4 angekoppelt wird, dem Anlegen einer niedrigen Spannung an das besagte Steuer-Gate 5 und dem Anlegen einer Spannung von nicht mehr als 5 Volt an das besagte Drain-Gebiet, wodurch eine sehr hohe Injektion heißer Elektronen auf das Floating-Gate 4 zu bewirkt und dabei eine Programmierung der besagten Speicherzelle erreicht wird. VVSSI-Mehrpegel- Ladungspegelprogrammierung umfaßt die Schritte des Anlegens eines Einzelprogrammierungsimpulses (VPG) an das Programm-Gate 6 der Zelle, während das Drain-Gebiet 2 und die Steuer-Gates 4 auf einer konstanten Vorspannung (VD und NCG) entsprechend den Bedingungen der Tabelle 1 gehalten werden. Der Programmierungsimpuls, der an das Programm-Gate 6 der Speicherzelle angelegt wird, weist eine Breite T von rund 1 Mikrosekunde unabhängig von dem zu programmierenden Ladungspegel auf, und eine Höhe, die im Gegensatz dazu auf den zu programmierenden Ladungspegel bezogen ist, wie in Tabelle 1 dargestellt. Die Höhe des Programmierungsimpulses ist in Volt (V) angegeben. Tabelle 1: Betriebsbedingungen des Mehrpegel- Ladungsspeicherungsprogrammierungsverfahrens nach einer bevorzugten Ausführungsform der vorliegenden Erfindung.
Die in Tabelle 1 angegebenen Werte sind auf die Realisierung der Speicherzelle der bevorzugten Ausführungsform in einer 0,7-um-CMOS-Technik bezogen. Wie in der Tabelle 1 dargestellt ist der Wert von VD (nämlich 5 V) der Wert der Stromversorgungsspannung der 0,7-um-CMOS-Technik. Wenn die Stromversorgungsspannung für andere CMOS-Techniken wie oben erwähnt (z. B. auf 3,3 Volt für eine 0,35-um-CMOS-Technik) herunterzuskalieren ist, können sich die Werte der verschiedenen in Tabelle 1 angezeigten Spannungen wie folgt ändern. VD würde mit der Stromversorgungsspannung maßstäblich verkleinert, die verschiedenen VPG-Spannungen würden maßstäblich als eine Subtraktion verkleinert, die annähernd dem Doppelten des Betrages gleich ist 5 den die Stromversorgungsspannung verringert wird; VCG würde im Bereich von 0,5-1,3 Volt liegen. VCG kann für eine 0,7-um-CMOS-Technik im Bereich von 1,5 - 1 Volt oder noch niedriger liegen. Beispielsweise würde im Fall einer maßstäblich von 5 auf 3,3 Volt verkleinerten Versorgungsspannung VD 3,3 Volt betragen; VPG würde rund 9 Volt, 6 Volt, 5 Volt und 0 Volt für die verschiedenen Ladungsspeicherungspegel betragen. Für eine 0,7-um- CMOS-Technik können die in Tabelle 1 angegebenen VPG- Spannungen ebenfalls anders sein. Es kann ein Satz von Programmierungsspannungen wie 10 Volt, 8 Volt, 6 Volt und 0 Volt für die verschiedenen Ladungsspeicherungspegel benutzt werden. Der Satz von in der Tabelle 1 angegebenen Programmierungsspannungen stellt einen guten Kompromiß zwischen den Erfordernissen von Programmierungsgeschwindigkeit einerseits und Genauigkeit des programmierten Ladungspegels andererseits dar. Wenn man die Impulsbreite des Programmierungsimpulses (VPG) als länger gleich 1 Mikrosekunde annimmt, wird sichergestellt, daß alle Pegel im Sättigungsbereich der entsprechenden Programmierungskennlinien genommen werden. Die Impulsbreite von 1 Mikrosekunde ist daher für VVSSI optimal. Die Programmierungskennlinie einer Speicherzelle ist als die Verschiebung der Schwellenspannung der Speicherzelle gegen die Programmierungszeit definiert. Betreffs der zeitlichen Breite des Impulses kann dieser bei der maßstäblichen Verkleinerung der CMOS-Technik und Stromversorgung annähernd gleich bleiben. Dies ist gewiß ein Vorteil, da die nächste Generation von VVSSI-basierenden EEPROM- Speichervorrichtungen flächenmäßig kleiner, aber nicht langsamer als die Ausführungsform in einer 0,7-um-CMOS- Technik sein würde.
So bedient sich das Verfahren zum Speichern eines von einer Mehrzahl von Ladungspegeln in der besagten Speicherzelle eines einzigen 1-Mikrosekunden- Programmierungsimpulses und erfordert kein Programmüberprüfungsschema zur Überprüfung der Genauigkeit der programmierten Ladungsspeicherungspegel. In der Folge sind ausführlich die Programmierungsleistung, die Fähigkeit zur Informationsunterscheidung und die Ausdauereigenschaften erläutert. Die Geschwindigkeit des besagten Programmierungsmechanismus ist mindestens zwei Größenordnungen schneller als andere, im Stand der Technik beschriebene, FNT-basierende Mehrpegel- Programmierungsmechanismen wie beispielsweise bei M. Ohkawa et al. "A 98 mm² 64 Mb Flash Memory with FN-NOR type 4-level Cell", ISSCC 96, TP 2.3, S. 36. In bezug auf CHE besteht der Hauptvorteil von VVSSI in einem viel größeren Stromfenster.
Von den besagten, auf einem 6-Zoll- Siliziumwafer in einer 0,7-um-CMOS-Technik hergestellten EEPROM-Speicherzellen sind 40 nach den in Tabelle 1 erwähnten Bedingungen auf die 4 Pegel programmiert worden. Die Verteilungen dieser Pegel hinsichtlich der Schwellenspannung VT und dem Auslesestrom ID sind gemessen worden und sind in Fig. 3 dargestellt. Die Fig. 3 zeigt auch den Mittelwert X und die Standardabweichung s für jede Verteilung. Die Zellen sind entsprechend den in Tabelle 1 gezeigten Auslesebedingungen gemessen worden. Es ist ersichtlich, daß die Verteilungen schmal und voneinander getrennt sind. Das Verfahren des Speicherns von einem von einer Mehrzahl von Ladungspegeln entsprechend der vorliegenden Erfindung erfordert daher kein Programmüberprüfungsschema zur Überprüfung der Genauigkeit der programmierten Ladungsspeicherungspegel.
Ein Vorteil des Programmierens von Impulsen mit gleicher zeitlicher Breite aber unterschiedlichen Höhen besteht darin, daß die Breite des Impulses so gewählt werden kann, daß sich alle Pegel im selben Gebiet der entsprechenden Programmierungskennlinien befinden. In der Tat ist in diesem bestimmten Fall 1 Mikrosekunde die Mindestzeit, die dafür erforderlich ist, daß alle Pegel im Sättigungsgebiet der transienten Kennlinie enden, wie aus Fig. 4 ersichtlich ist.
Zur Programmierung der EEPROM-Speicherzelle nach dem MLCS-Verfahren entsprechend der vorliegenden Erfindung wird die Speicherzelle vorzugsweise vorher gelöscht. Wie in Tabelle 1 erwähnt ist der Pegel 0 in der Tat der Gelöscht-Zustand der EEPROM-Speicherzelle nach der bevorzugten Ausführungsform der vorliegenden Erfindung. Während die den Logikpegeln 1, 2 und 3 nach der Tabelle 1 entsprechenden VVSSI-Programmierungsimpulse die Schwellenspannung des Floating-Gate der Speicherzelle verschieben, indem sie in das Floating- Gate eine Menge von Ladungen injizieren, die zu der Höhe des Programmierungsimpulses proportional ist, verschieben die dem Logikpegel 0 entsprechenden Programmierungsimpulse andererseits nicht die besagte Schwellenspannung, da die Höhe eines solchen Impulses 0 ist. Zum Löschen der EEPROM-Speicherzelle nach der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren mit den folgenden zwei Schritten eingeführt:
(1) Ein Vorlöschungs-Programmierungsimpuls wird an die EEPROM-Speicherzelle nach einer bevorzugten Ausführungsform der vorliegenden Erfindung angelegt.
(2) An die EEPROM-Speicherzelle wird ein Löschimpuls angelegt. Der Löschimpuls kann auf verschiedene Weisen angelegt werden.
Als erstes wird ein Verfahren des Anlegens des Vorlöschungsimpulses besprochen. Zum Minimieren der Auswirkungen zyklischer Vorgänge sollte die durch das elektrische Feld induzierte Spannung an den Vorrichtungen so gleichmäßig wie möglich gehalten werden. Bei Mehrpegel-Speichervorrichtungen ist diese Spannung leider eine Funktion der in der Vorrichtung gespeicherten Daten. Beispielsweise wird die Spannung, die in einer Speicherzelle aufgebaut wird, die zehnmal auf Pegel 3 programmiert worden ist, viel höher sein als die Spannung in einer anderen Speicherzelle, die neunmal auf Pegel 0 und einmal auf Pegel 1 programmiert worden ist. Die ungleichmäßige Beschaffenheit dieser Spannung ergibt unvorhersagbare Verschiebungen der Ausleseströme, wodurch die Ladungsspeicherungspegel- Unterscheidungsfähigkeit der Speichervorrichtung sehr kompromittiert wird. Dieses Problem läßt sich durch Anlegen eines zusätzlichen Schreibimpulses vor der Löschoperation überwinden. Wie aus der in Fig. 4 dargestellten Transientenkennlinie von SSI ersichtlich ist, bringt ein 10-Mikrosekunden-Vorlöschungs- Programmierungsimpuls der höchsten Spannung (12 Volt) alle Vorrichtungen auf denselben hohen VT-Zustand vor der Löschoperation ungeachtet der in der Zelle gespeicherten anfänglichen VT.
Zweitens wird ein Verfahren zum Anlegen eines Löschimpulses an die EEPROM-Speichervorrichtung besprochen. Es können die folgenden Optionen gewählt werden. Löschung kann auf verschiedene Weisen erreicht werden:
1) Fowler-Nordheim-Durchtunnelung von Elektronen vom Floating-Gate zum Drain-Übergang wird durch Anlegen einer hohen negativen Spannung (-10 bis -12 V) an das Programm-Gate aktiviert, während die Versorgungsspannung (5 Volt) an den Drain angelegt wird. In diesem Löschmodus muß das Steuer-Gate geerdet bleiben, um das Durchtunnelungsfeld an der Drain-Floating-Gate- Überlappung zu maximieren. Das an den Source-Übergang angelegte Potential hat während des Löschens keine Bedeutung.
2) Wenn die Wortleitung und die Programmleitung eines Sektors der Speichervorrichtung während der Löschoperation angeschlossen sind, kann eine niedrigere Gate-Spannung genügen (typischerweise -7 bis -8 V). Die parasitäre Steuer-Gate-Floating-Gate-Kapazität wird dann zum weiteren Verbessern des elektrischen Feldes über das Tunneloxid benutzt. In diesem Fall bleibt der Löschungsmechanismus im wesentlichen derselbe wie im vorherigen Fall, aber die notwendige negative Spannung wird auf Kosten zusätzlicher Schaltungen erniedrigt.
3) Ein weiteres mögliches Löschungsschema bietet sich durch den Kanallöschungsmechanismus. In diesem Fall wird an die Programmleitung eine negative Spannung, möglicherweise in Kombination mit der Versorgungsspannung, angelegt und an das Substrat (bzw. die p-Mulde) der Speichermatrix angelegt. In diesem Fall wird im Tunneloxidgebiet ein gleichmäßiger Löschstrom erhalten, der aus dem Standpunkt von Oxidspannung und Programmierungsfensterschließung nach dem Schreib/Löschzyklus nützlich ist. Der Hauptvorteil dieses Schemas liegt in der Abwesenheit jeglichen Band- zu-Band-Durchtunnelungsstroms vom Drain-Übergang zum Substrat bzw. der Mulde.
4) Ein letzter möglicher Löschungsmechanismus ist die Polyoxidleitung vom Floating-Gate zum Steuer-Gate, die durch Anlegen einer hohen positiven Spannung an das Steuer-Gate hergestellt werden kann. Dies ist möglich ohne jegliche Änderungen an der Zellenkonstruktion. Dieses Löschungsschema ist auch in US 5583810 beschrieben worden.
Die möglichen Löschungsmodi sind in Tabelle 2 zusammengefaßt. Tabelle 2: Typische Betriebsspannungen für die Speicherzelle in einem SSI-Schreibmodus, und die verschiedenen Löschmodi.

Auslese-Architektur

Die Mehrpegel-Speichervorrichtungen des Standes der Technik beruhen auf einer parallelen Architektur zum Auslesen der in der Speicherzelle gespeicherten Informationen gleich der in Fig. 5 gezeigten. Der Speicherzellen-Auslesestrom 10 wird parallel mit drei Bezugsströmen verglichen, die als Durchschnitt der zwei benachbarten Logikpegeln entsprechenden Ströme gewählt sind. Jeder Vergleicher 37 erzeugt eine binäre Ausgabe, die einem Decodierer 38 zugeführt wird, von dem die zwei Informationsbit erhalten werden. Aufgrund der beträchtlichen Flächenkosten der Vergleicher 37 steigert diese Architektur weitgehend die Peripherie der Speichervorrichtung. In der Tat müssen, während der zum Unterscheiden zwischen Nullen und Einsen benutzte Vergleicher einfach und klein ist (1-Bit-Auflösung) in binären Speichern, die Vergleicher in MLCS- Speichervorrichtungen viel genauer sein (8-Bit- Auflösung) und verbrauchen daher viel mehr Fläche. Weiterhin basiert diese Architektur auf der Annahme, daß ungeachtet der Waferverteilungen des Auslesestroms, Prozeßschwankungen, Störungen und zyklischem Durchlauf der dem Pegel "i" entsprechende Auslesestrom immer größer als der Bezugswert "i" und kleiner als der Bezugswert "i-1" sein wird. Wenn dies nicht der Fall ist, würde ein Vergleicher umschalten, was zu einem Fehler bei der Identifizierung des gespeicherten Ladungspegels führt. Eine solche Annahme kann nur dann gemacht werden, wenn die Programmierung unter der Verwendung von Programmüberprüfungsverfahren ausgeführt wird. Da das VVSSI-Programmierungsverfahren ohne Verwendung von Programmüberprüfung angewandt wird, ist eine neue speziell ausgelegte Architektur entwickelt worden.
Zum Minimieren des Einflusses von Prozeßschwankungen und Zyklusauswirkungen sind in jeder Zeile der oben beschriebenen Speichermatrix vier Blindzellen D0, D1, D2 und D3 vorgesehen. Diese Blindzellen sind wie in Tabelle 1 erläutert auf Pegel 0,1, 2 bzw. 3 programmiert und werden als Bezugswertgeber während der Ausleseoperation benutzt.
Wenn eine Speicherzelle 10 ausgelesen wird, werden ihr Auslesestrom und die Ströme der Blindzellen D0, D1, D2 und D3 in dieser Zeile parallel erfaßt. Es ist in der Technik wohlbekannt, wie die Erfassungsvorrichtung zu realisieren ist. Der Auslesestrom der Speicherzelle Idc wird dann mit jedem der Sträme Idx der Blindzellen verglichen, um zu entscheiden, zu welchem der vier Ladungsspeicherungspegel (0, 1, 2, 3) er gehört. Zur parallelen Ausführung dieser Vergleiche ist eine fest zugeordnete Schaltung realisiert worden, um die Zugriffszeit zu verringern. Das Schaltungsfunktionsprinzip und -blockschaltbild sind in Fig. 6 bzw. 7 dargestellt. Zur Realisierung des Mehrpegel- Signalvergleichs wird durch die vier Teilschaltungen 400, 401, 402 und 403 der Fig. 7 der Abstand zwischen dem Auslesestrom und jedem der Ströme der Blindzellen gemessen. Sie erzeugen jeweils eine Ausgangszwischenspannung, die zur Ähnlichkeit der gemessenen Ströme proportional ist: Diese Ausgangszwischenspannung wird als Matching-Score-(MS)-Signal bezeichnet. Die vier MSs werden der zweiten Stufe 500 der Schaltung der Fig. 7 zugeführt. In diesem Teilblock (500) wird entschieden, welcher der vier MSs der höchste ist, und die entsprechende Ausgangsklemme (600, 601, 602 oder 603) auf den hohen digitalen Zustand gebracht, während die anderen drei Ausgänge auf dem niedrigen Digitalzustand verbleiben. Der hohe Digitalzustand entspricht einer Spannung gleich der Stromversorgungsspannung, während der niedrige Digitalzustand der Erdspannung entspricht.
Untenstehend wird die Teilschaltung 400 beispielhaft beschrieben. Die anderen Teilschaltungen 401, 402 und 403 gleichen 400. Die Teilschaltungen 400, 401, 402 und 403 empfangen zwei Stromeingangssignale 10 und IX und liefern ein Zwischenspannungsausgangssignal VMS, das zur Ähnlichkeit zwischen den zwei Eingangsströmen proportional ist, das heißt in der vorliegenden bevorzugten Ausführungsform der Erfindung je geringer der Abstand zwischen den Strömen, desto höher ist VMS. Der in der Technik bekannte eindimensionale euklidische Abstand läßt sich wie folgt ausdrücken:
Dist = (R - L)² (1)
wobei R und L zwei generische eindimensionale Vektoren sind und VMS eine monoton abnehmende Funktion von Dist ist. Zur Realisierung des Ausdruckes (1) auf Silizium wird das intrinsische Quadratgesetz eines Langkanal- MOSFETs in Sättigung ausgenutzt:
IM &sim; K(VG-VS-VT)² (2)
Das Anlegen eines Spannungssignals (R) an das Gate eines MOS ist unkompliziert und in der Technik bekannt. Um jedoch eine Spannung (L) an seine Source anzulegen, muß ein zweiter MOSFET in Source-Folger-Aufbau an die Source der antreibenden n-MOS-Vorrichtung angeschlossen werden. Auf diese Weise wird der Ausdruck (R-L)2 realisiert. Der auf diese Weise erhaltene Strom IM wird dann einer p-MOS-Vorrichtung im Diodenaufbau zugeführt, die die Quadratwurzelfunktion realisiert.
Diese Betrachtungen führen zu der in Fig. 8 gezeigten Teilschaltung, die zwei antreibende n-MOS- Vorrichtungen 43, 44 mit einem Paar ersten antreibenden Metalloxid-Halbleiter-Transistoren enthält, wobei die entsprechenden Source-Folger 45, 42 ein Paar zweiter Metalloxid-Halbleiter-Transistoren umfaßt, eine diodengeschaltete p-MOS-Vorrichtung 47 einen dritten Metalloxid-Halbleiter-Transistor umfaßt und zwei Strom- Spannungswandler n-MOS-Vorrichtungen 46, 41.
Eine Elektrode, d. h. Source oder Drain, jedes der besagten zweiten Metalloxid-Halbleiter-Transistoren ist mit einer Elektrode, d. h. Source oder Drain, eines der besagten ersten antreibenden Metalloxid-Halbleiter- Transistoren verbunden. Dadurch ist einer der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren mit einem der besagten zweiten Metalloxid-Halbleiter- Transistoren verbunden. Die Gates der besagten ersten Metalloxid-Halbleiter-Transistoren und besagten zweiten Metalloxid-Halbleiter-Transistoren sind dadurch in einem kreuzähnlichen Aufbau konfiguriert. Dazu ist das Gate jedes der besagten ersten antreibenden Metalloxid- Halbleiter-Transistoren mit dem Gate eines der besagten zweiten Metalloxid-Halbleiter-Transistoren verbunden, wobei der zweite Metalloxid-Halbleiter-Transistor derjenige ist, der nicht mit einer Elektrode des besagten ersten antreibenden Metalloxid-Halbleiter- Transistors verbunden ist. Der dritte Metalloxid- Halbleiter-Transistor ist mit einer anderen Elektrode, d. h. Source oder Drain, der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren verbunden, wobei die besagten anderen Elektroden der besagten ersten antreibenden Metalloxid-Halbleiter- Transistoren angeschlossen sind.
Die Dimensionen der Transistoren sind ebenfalls in der Figur angegeben. 42 und 45 weisen ein Seitenverhältnis W/L auf, das ca. 5 bis ca. 50-mal das von 43 und 44 betragen kann, da diese Source-Folger- Transistoren sind, die zum Vorspannen der Source der antreibenden Transistoren benutzt werden. Je breiter jedoch die Source-Folger in bezug auf die antreibenden Transistoren sind, desto genauer folgt die Source dem Gate. Simulationen zeigen, daß ein Faktor von 10 einen guten Kompromiß zwischen Genauigkeit und Flächenverbrauch darstellt.
Die Transistoren 46 und 41 wandeln Ic und Ix in bzw. VD um. Wenn Ic größer als Ix ist, dann wird 44 ausgeschaltet, da die Spannung an seiner Source VC höher als die Spannung VD an seinem Gate ist. 43 ist jedoch eingeschaltet und je größer der Unterschied zwischen VC und VD, desto größer ist sein Drain-Strom und desto kleiner VMS. Im Gegensatz wird, wenn Ic kleiner als Ix ist, 43 ausgeschaltet und 44 ist eingeschaltet.
Fig. 9 zeigt die vorgeschlagene Teilschaltung 500 nach einer bevorzugten Ausführungsform der Erfindung, die 4 n-MOS-Stromzuführer 50, 51, 52 und 53 mit Transistoren und 4 Stromvergleicher 56, 57, 58 und 59 umfaßt. Die Teilschaltung empfängt die vier VMS von den Blindzellen D0, D1, D2, D3 als Eingangssignale an den Gates der Stromzuführer und liefert vier binäre Ausgangssignale ab. Die Stromzuführer weisen einen gemeinsamen Source-Knoten X auf und werden durch denselben Vorspannungsstrom IB vorgespannt. Wenn die VMs an die Gates der Zuführer angelegt werden, folgt der Knoten X der größten Eingangsspannung und schaltet die anderen drei Zuführer aus: der Vorspannungsstrom fließt nur durch den Zuführer mit der größten VMS. Es wird nur der Zuführer mit der größten VMS Strom treiben, während die anderen drei Zuführer es nicht tun. Der Drain jedes der Zuführer ist mit dem Drain des Transistors 54 des Stromvergleichers verbunden, der über dem Zuführer sitzt. Der Stromvergleicher, der nach den in der Technik bekannten Prinzipien realisiert ist, vergleicht den vom Zuführer kommenden Strom mit dem Vorspannungsstrom IB/2. Wenn der vom Zuführer kommende Strom größer als IB/2 ist, dann wird die Ausgabe des Vergleichers hoch sein. Wenn demgegenüber der vom Zuführer kommende Strom geringer als der Vorspannungsstrom IB/2 ist, dann wird die Ausgabe des Vergleichers niedrig sein. Da der Strom IB beinahe vollständig nur in einem einzigen Zuführer fließt, folgt daraus, daß nur einer der Stromvergleicher seine Ausgabe auf den hohen Digitalzustand einstellen wird, während die anderen drei Stromvergleicher ihre Ausgabe auf den niedrigen Digitalzustand einstellen werden.
Die Schaltung ist in einem standardmäßigen Doppel-Polysilizium-Doppelmetall-0,7-um-Prozeß mit einer Siliziumfläche von nur 140 · 100 um² wie in dem Bild der Fig. 10 dargestellt integriert worden und ist ausführlich bewertet worden. Die Siliziumfläche zur Realisierung eines einzigen 8-Bit-Vergleichers beträgt schätzungsweise rund 70 · 50 um². Da 3 Vergleicher benötigt werden, würde die klassische Architektur der Fig. 5 mindestens 210 · 150 um² von Siliziumfläche einnehmen und einen "Pegelidentifizierungs-"Block ergeben, der beinahe 2,3-mal größer als der entsprechend der vorliegenden Erfindung vorgeschlagene ist. Bei einem Stromverbrauch im selben Bereich weisen sie eine vergleichbare Laufzeit auf. In der hier vorgeschlagenen Schaltung ist es jedoch möglich, die Laufzeit einfach durch Erhöhen der Schaltungs- Vorspannungsströme bedeutend zu verringern. In standardmäßigen Vergleichern ist dies nicht so unkompliziert, weil eine Erhöhung des Vorspannungsstroms eine größere Gegenspannung und geringere Genauigkeit ergeben würde. Die Geschwindigkeit der Auslese- und "Pegelidentifizierungs-"Schaltungen beeinflußt den Datendurchsatz des Speichers bedeutend aufgrund der Programmüberprüfungsschemen, die normalerweise bei MLCS benutzt werden.
Fig. 11 zeigt die experimentell ausgewertete VMS als Funktion eines Wobbel-Zellenstroms im Fall eines Bezugsstroms von 25 uA; erwartungsgemäß ist je besser die Stromübereinstimmung desto höher die VMS. Fig. 12 zeigt die experimentellen Ausgangsspannungen der Ausleseschaltung als Funktion eines Wobbel-Zellenstroms im Fall von Bezugsströmen von 30, 80, 120 und 160 uA. Nur eine Ausgangsspannung ist für jeden gegebenen Zellenstromwert hoch.
Jedes Mal, wenn eine Speichervorrichtung flashgelöscht wird, beispielsweise vor einer Schreiboperation, werden die zu diesem bestimmten Sektor gehörenden Blindzellen ebenfalls gelöscht und auf die Bezugspegel umprogrammiert. Durch dieses Verfahren wird sichergestellt, daß sowohl die Blindzellen als auch die Speicherzellen denselben Arbeitszyklus und daher dieselben Stromverschiebungen erfahren. Dies bedeutet, daß die Gesamtverschiebung aufgrund des Zyklusbetriebs sich bei dem Vergleich von Blindzellen und Speicherzellen während des Auslesens aufhebt. Wiederholen der Blindzellen auf jeder Wortleitung beseitigt einen weiteren Effekt, der bei Speichern hoher Dichte eine bedeutende Rolle spielt: Den Drain-Widerstandseffekt. Aufgrund der widerstandsbehafteten Beschaffenheit der Drain-Leitung besteht ein Unterschied bei den Ausleseströmen der zur selben Spalte gehörenden Zellen. Obwohl dieser Unterschied für nahe beieinander liegende Speicherzellen vernachlässigbar ist, könnte er für beabstandete Zellen ziemlich groß werden und sollte nicht berücksichtigt werden, wenn die Blindzellen sich nicht in derselben Zeile wie die auszulesende Zelle befinden. Der Zusatzaufwand an Siliziumfläche einer solchen Architektur ist sehr begrenzt, da sie nur vier Zellen pro Wortleitung umfaßt.

Claims

1. Speichervorrichtung zur Mehrpegel-Ladungsspeicherung mit folgendem:

einer Mehrzahl von Flash-EEPROM-Speicherzellen mit einem Source-Gebiet (1), einem Drain-Gebiet (2), einem Kanal-Gebiet (3), einem Steuer-Gate (5), einem Floating-Gate (4) und Auslesemitteln zur parallelen Ausgabe von Binärdaten entsprechend den in den besagten Zellen gespeicherten Ladungspegeln; dadurch gekennzeichnet, daß das besagte Floating-Gate (4) erste und zweite Floating-Gate-Teile umfaßt, wobei sich der besagte erste Teil über das besagte Kanal-Gebiet (3) erstreckt, der besagte zweite Teil sich vom besagten Kanal-Gebiet (3) weg erstreckt, die besagten Speicherzellen weiterhin ein Programm-Gate (6) enthalten, wobei das besagte Programm-Gate (6) mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet;

und Programmiermittel zum Anlegen einer niedrigen Spannung an das besagte Steuer-Gate (5), zum Anlegen einer Spannung von nicht mehr als 5 Volt an das besagte Drain-Gebiet (2) und zum Anlegen eines hohen Spannungsimpulses mit vorbestimmter Höhe, die aus einer Mehrzahl von vorbestimmten Höhen ausgewählt ist und mit einer im wesentlichen festen zeitlichen Breite an das besagte Programm-Gate (6), wobei die besagten vorbestimmten Höhen die besagten Ladungspegel bestimmen.

2. Speichervorrichtung nach Anspruch 1, wobei die besagte Mehrzahl von Speicherzellen in einer Matrix mit Zeilen und Spalten angeordnet ist, wobei:

die Drains (2) der zur selben Spalte gehörenden Zellen miteinander verbunden sind und dadurch eine Datenausgangsleitung bilden;

die Programm-Gates (6) der zur selben Spalte gehörenden Zellen miteinander verbunden sind und dadurch eine Dateneingangsleitung bilden; und

die Steuer-Gates (5) der zur selben Zeile gehörenden Zellen miteinander verbunden sind und dadurch eine Wortleitung bilden.

3. Speichervorrichtung nach Anspruch 2, wobei die besagte Dateneingangsleitung und besagte Datenausgangsleitung im wesentlichen parallel und in derselben Richtung geleitet sind; und die besagte Wortleitung in einer Richtung geleitet wird, die im wesentlichen senkrecht zur Richtung der besagten Dateneingangsleitung und besagten Datenausgangsleitung liegt.

4. Speichervorrichtung nach Anspruch 3, wobei die besagte Matrix weiterhin Blindzellen (D0, D1, D2, D3) auf im wesentlichen jeder Zeile der Matrix umfaßt, wobei die besagten Blindzellen (D0, D1, D2, D3) Bezugsströme bei der Ausleseoperation bereitstellen.

5. Verfahren zum Speichern eines von einer Mehrzahl von Ladungspegeln in einer Speicherzelle einer Speichervorrichtung zur Mehrpegel-Ladungsspeicherung, wobei die besagte Speicherzelle ein Source-Gebiet (1), ein Drain-Gebiet (2), ein Kanal-Gebiet (3), ein Steuer- Gate (5) und ein Floating-Gate (4) umfaßt, dadurch gekennzeichnet, daß das besagte Floating-Gate (4) erste und zweite Floating-Gate-Teile umfaßt, wobei sich der besagte erste Teil über das besagte Kanal-Gebiet (3) erstreckt, der besagte zweite Teil sich vom besagten Kanal-Gebiet (3) weg erstreckt, die besagte Speicherzelle weiterhin ein Programm-Gate (6) enthält, wobei das besagte Programm-Gate (6) mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet, mit folgenden Schritten:

Anlegen einer niedrigen Spannung an das besagte Steuer-Gate (5);

Anlegen einer Spannung von nicht mehr als 5 Volt an das besagte Drain-Gebiet (2); und

Anlegen eines hohen Spannungsimpulses mit einer vorbestimmten Höhe, die aus einer Mehrzahl von vorbestimmten Höhen ausgewählt ist und mit einer im wesentlichen festen zeitlichen Breite, an das besagte Programm-Gate (6), wobei die besagten vorbestimmten Höhen die besagten Ladungspegel bestimmen.

6. Verfahren nach Anspruch 5, weiterhin mit dem Schritt des Löschens der besagten Zelle.

7. Verfahren nach Anspruch 6, wobei im wesentlichen jede Speicherzelle der besagten Vorrichtung gelöscht wird und wobei der besagte Schritt des Löschens der besagten Speicherzellen folgende Schritte umfaßt:

Anlegen einer niedrigen Spannung an die besagten Steuer-Gates (5) von im wesentlichen jeder der besagten Zellen der besagten Matrix;

Anlegen einer Spannung von nicht mehr als 5 Volt an die besagten Drain-Gebiete (2) von im wesentlichen jeder der besagten Zellen der besagten Matrix; und

Anlegen eines hohen Spannungsimpulses mit einer vorbestimmten Höhe und einer im wesentlichen festen zeitlichen Breite an die besagten Programm-Gates (6) von im wesentlichen jeder der besagten Zellen der besagten Matrix;

und danach Ausführen der Schritte nach Anspruch 6.

8. Verfahren nach Anspruch 5, wobei der besagte hohe Spannungsimpuls kapazitiv an den besagten zweiten Floating-Gate-Teil angekoppelt ist und dadurch eine Injektion heißer Elektronen auf das besagte Floating- Gate (4) zu bewirkt, wodurch der Ladungspegel in der besagten Speicherzelle gespeichert wird.

9. Verfahren nach Anspruch 8, wobei die besagte Speicherzelle in einer 0,7-um-CMOS-Technik realisiert ist, die besagte niedrige Spannung kleiner gleich 1,5 Volt ist und der besagte hohe Spannungsimpuls aus den vorbestimmten Höhen von 12 Volt, 8 Volt, 7 Volt und 0 Volt ausgewählt wird, wobei die besagte Breite ca. 1 Mikrosekunde beträgt.

10. Verfahren zum Auslesen des Ladungspegels einer Speicherzelle einer Speichervorrichtung, wobei die besagte Zelle eine Zelle mit einem Source-Gebiet (1), einem Drain-Gebiet (12), einem Kanal Gebiet (3), einem Steuer-Gate (5) und einem Floating-Gate (4) umfaßt, dadurch gekennzeichnet, daß das besagte Floating-Gate (4) erste und zweite Floating-Gate-Teile umfaßt, wobei sich der besagte erste Teil über das besagte Kanal- Gebiet (3) erstreckt, der besagte zweite Teil sich vom besagten Kanal-Gebiet (3) weg erstreckt, die besagte Speicherzelle weiterhin ein Programm-Gate (6) enthält, wobei das besagte Programm-Gate (6) mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet, mit folgenden Schritten:

Erfassen des Drain-Stroms der besagten Speicherzelle;

Erfassen der Drain-Ströme einer Mehrzahl von Blindzellen (D0, D1, D2, D3);

Messen der Ähnlichkeiten zwischen dem besagten Drain-Strom der besagten Speicherzelle und den besagten Drain-Strömen der besagten Mehrzahl von Blindzellen (D0, D1, D2, D3) und dadurch Erhalten einer Mehrzahl von Zwischenspannungen, die die besagten Ähnlichkeiten darstellen;

Bestimmen der höchsten unter den besagten Zwischenspannungen und dadurch Identifizieren der Blindzelle (D2) mit dem dem Drain-Strom der besagten Speicherzelle am nächsten liegenden Drain-Strom;

Einstellen einer vorbestimmten Spannung an einem einer Mehrzahl von Ausgangsklemmen (600, 601, 602, 603), wobei die besagte eine Ausgangsklemme der besagten Blindzelle (D2) mit dem dem Drain-Strom der besagten Speicherzelle am nächsten liegenden Drain- Strom entspricht.

11. Einrichtung zum Auslesen des Ladungspegels einer Speicherzelle einer Speichervorrichtung, wobei die besagte Speicherzelle ein Source-Gebiet (1), ein Drain-Gebiet (2), ein Kanal-Gebiet (3), ein Steuer-Gate (5) und ein Floating-Gate (4) umfaßt, dadurch gekennzeichnet, daß das besagte Floating-Gate (4) erste und zweite Floating-Gate-Teile umfaßt, wobei sich der besagte erste Teil über das besagte Kanal-Gebiet (3) erstreckt, der besagte zweite Teil sich vorn besagten Kanal-Gebiet (3) weg erstreckt, die besagte Speicherzelle weiterhin ein Programm-Gate (6) umfaßt, wobei das besagte Programm-Gate (6) mit dem besagten zweiten Floating-Gate-Teil einen Kondensator bildet, mit folgendem:

einer Mehrzahl von Blindzellen (D0, D1, D2, D3) zur Abgabe einer Mehrzahl von Bezugsströmen;

Mittel zum Auslesen der besagten Bezugsströme und des Stroms der besagten Speicherzelle;

einer Mehrzahl von Analogschaltungen zum Messen der Ähnlichkeit zwischen dem besagten Strom der besagten Speicherzelle und jedem der besagten Bezugsströme und dadurch Ausgeben einer Mehrzahl von Zwischenspannungen, die die besagten Ähnlichkeiten darstellen;

einer Entscheidungsschaltung zur Bestimmung der höchsten unter den besagten Zwischenspannungen und dadurch Bestimmen der Blindzelle (D2) mit dem Drain- Strom mit dem geringsten Abstand vom Drain-Strom der besagten Speicherzelle und zum Einstellen einer vorbestimmten Spannung an einer von einer Mehrzahl von Ausgangsklemmen (600, 601, 602, 603), wobei die besagte eine Ausgangsklemme (600, 601, 602, 603) der besagten Blindzelle (D2) mit dem Drain-Strom mit dem geringsten Abstand vom Drain-Strom der besagten Speicherzelle entspricht.

12. Einrichtung nach Anspruch 11, wobei die besagte Ähnlichkeit als der euklidische Abstand zwischen dem besagten Strom der besagten Speicherzelle und jedem der besagten Bezugsströme gemessen wird.

13. Einrichtung nach Anspruch 12, wobei die besagten Analogschaltungen einen Langkanal-Metalloxid- Halbleiter-Transistor umfassen.

14. Einrichtung nach Anspruch 12, wobei die besagten Analogschaltungen folgendes umfassen:

ein Paar erster antreibender Metalloxid- Halbleiter-Transistoren (43, 44);

ein Paar von zweiten Metalloxid-Halbleiter- Transistoren (42, 45), wobei eine Elektrode jedes der besagten zweiten Metalloxid-Halbleiter-Transistoren (42, 45) mit einer Elektrode eines der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) verbunden ist, wobei einer der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) dadurch mit einem der besagten zweiten Metalloxid- Halbleiter-Transistoren (42, 45) verbunden ist, wobei das Gate jedes der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) mit dem Gate eines der besagten zweiten Metalloxid-Halbleiter- Transistoren (42, 45) verbunden ist, wobei der zweite Metalloxid-Halbleiter-Transistor (42, 45) derjenige ist, der nicht mit einer Elektrode der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) verbunden ist, wobei die Gates der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) und besagten zweiten Metalloxid-Halbleiter- Transistoren (42, 45) dadurch in einem kreuzartigen Aufbau konfiguriert sind; und ein dritter Metalloxid- Halbleiter-Transistor (47) mit einer anderen Elektrode der besagten ersten antreibenden Metalloxid-Halbleiter- Transistoren (43, 44) verbunden ist, wobei die besagten anderen Elektroden der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) angeschlossen sind.

15. Einrichtung nach Anspruch 14, wobei das Gate des besagten dritten Metalloxid-Halbleiter-Transistors (47) zur Elektrode des besagten dritten Metalloxid- Halbleiter-Transistors (47), der mit den besagten ersten Metalloxid-Halbleiter-Transistoren (43, 44) verbunden ist, kurzgeschlossen ist.

16. Einrichtung nach Anspruch 15, wobei die besagten ersten antreibenden Metalloxid-Halbleiter- Transistoren (43, 44) n-MOS-Transistoren sind, wobei die besagte eine Elektrode die Source der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) ist und die besagte andere Elektrode der besagten ersten antreibenden Metalloxid-/Hableiter- Transistoren (43, 44) der Drain der besagten ersten antreibenden Metalloxid-Halbleiter-Transistoren (43, 44) ist, wobei der besagte dritte Metalloxid- Halbleiter-Transistor (47) ein p-MOS-Transistor ist.

17. Einrichtung nach Anspruch 14, wobei die besagten zweiten Metalloxid-Halbleiter-Transistoren (42, 45) ein Seitenverhältnis W/L aufweisen, das das rund 10-fache des Seitenverhältnisses W/L der besagten ersten Metalloxid-Halbleiter-Transistoren (43, 44) beträgt.

18. Einrichtung nach Anspruch 11, wobei die besagte Entscheidungsschaltung eine Mehrzahl von Stromzuführertransistoren (50, 51, 52, 53) und Stromvergleichern (56, 57, 58, 59) umfaßt, wobei bei den besagten Stromzuführern (50, 51, 52, 53) eine Elektrode mit derselben Stromvorspannungsquelle (X) verbunden ist, wobei die Gate-Elektrode der besagten Stromzuführer (50, 51, 52, 53) durch die besagten Zwischenspannungen moduliert wird.