JPS6365674A - 半導体不揮発性ｒａｍ - Google Patents
半導体不揮発性ｒａｍInfo
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- JPS6365674A JPS6365674A JP61209319A JP20931986A JPS6365674A JP S6365674 A JPS6365674 A JP S6365674A JP 61209319 A JP61209319 A JP 61209319A JP 20931986 A JP20931986 A JP 20931986A JP S6365674 A JPS6365674 A JP S6365674A
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源の供給されているときは、任意書込み・
読出しが可能で、電源の供給されていないときは記憶内
容を不揮発性に記憶していることを特徴とする半導体不
揮発性ランダムアクセスメモリ （ＮＶＲＡＭ）に関す
る。
読出しが可能で、電源の供給されていないときは記憶内
容を不揮発性に記憶していることを特徴とする半導体不
揮発性ランダムアクセスメモリ （ＮＶＲＡＭ）に関す
る。
本発明では、いわゆるＥＥＦＲＯＭの働きをする構造を
、電源の接続されている定常動作時にＲＡＭ４１１能の
構成の一部に用いるか、又は、トランスファーゲートと
して用いることによってユニットセルの構成要素を低減
する。
、電源の接続されている定常動作時にＲＡＭ４１１能の
構成の一部に用いるか、又は、トランスファーゲートと
して用いることによってユニットセルの構成要素を低減
する。
従来のＮＶＲＡＭは図５に示すように４〜６トランジス
タから成るフリップフロップ形のスタティックＲＡＭ
（ＳＲＡＭ）にスイッチングトランジスタを介して電気
的消去可能なプログラムＲＯＭ （ＥＥＰＲＯＭ）が接
続された構成であった。
タから成るフリップフロップ形のスタティックＲＡＭ
（ＳＲＡＭ）にスイッチングトランジスタを介して電気
的消去可能なプログラムＲＯＭ （ＥＥＰＲＯＭ）が接
続された構成であった。
電源の供給されている時はＳＲＡＭが情報を揮発性記憶
しており、電源が切れる直前にスイッチングトランジス
タを通して情報をＥＥＰＲＯＭに伝え、不揮発性記憶を
行っていた。従って従来のＮＶＲＡＭのユニットセルと
して６〜９個のトランジスタを必要としていた。
しており、電源が切れる直前にスイッチングトランジス
タを通して情報をＥＥＰＲＯＭに伝え、不揮発性記憶を
行っていた。従って従来のＮＶＲＡＭのユニットセルと
して６〜９個のトランジスタを必要としていた。
ユニットセルの構成トランジスタ数が多いのでセル面積
が大きくなり、高集積化する場合に問題となる。また、
各トランジスタの電位降下や伝達遅延が加算されるため
動作速度も速くできないという問題があった。
が大きくなり、高集積化する場合に問題となる。また、
各トランジスタの電位降下や伝達遅延が加算されるため
動作速度も速くできないという問題があった。
揮発性記憶を司る第１の半導体領域表面の絶縁膜上、乃
至は揮発性記憶を司る第２の半導体領域２０を該第１の
半導体領域に接して設け、第１の半導体領域の表面の絶
縁膜上に電荷蓄積手段を設け、さらに該電荷蓄積手段と
電気的に結合し、該電荷蓄積手段下の電位を制御する絶
縁ゲート電極を設けた構造とする。
至は揮発性記憶を司る第２の半導体領域２０を該第１の
半導体領域に接して設け、第１の半導体領域の表面の絶
縁膜上に電荷蓄積手段を設け、さらに該電荷蓄積手段と
電気的に結合し、該電荷蓄積手段下の電位を制御する絶
縁ゲート電極を設けた構造とする。
具体的には、第１の半導体領域表面の絶縁膜上に形成さ
れた電荷蓄積手段と、該電荷蓄積手段と電気的に結合し
、前記第１の半導体領域表面の電位を制御する第１の絶
縁ゲート電極と、前記第１の半導体領域と電気的に接続
された第３の半導体領域に形成されるチャネルを制御す
る第３の絶縁ゲート電極と、前記第３の半導体領域と電
気的に接続された読出し書込み領域とから成り、第１の
半導体領域表面で揮発性記憶を行い、電源が切れる直前
に第１の半導体領域表面の情報を前記電荷蓄積手段へ移
して不揮発性の記憶を行う。
れた電荷蓄積手段と、該電荷蓄積手段と電気的に結合し
、前記第１の半導体領域表面の電位を制御する第１の絶
縁ゲート電極と、前記第１の半導体領域と電気的に接続
された第３の半導体領域に形成されるチャネルを制御す
る第３の絶縁ゲート電極と、前記第３の半導体領域と電
気的に接続された読出し書込み領域とから成り、第１の
半導体領域表面で揮発性記憶を行い、電源が切れる直前
に第１の半導体領域表面の情報を前記電荷蓄積手段へ移
して不揮発性の記憶を行う。
あるいは、第１の半導体領域表面の絶縁膜上に形成され
た電荷蓄積手段と、該電荷蓄積手段と電気的に結合し、
前記第１の半導体領域表面の電位を制御する第１の絶縁
ゲート電極と、前記第１の半導体領域と、該第３の半導
体領域に形成されるチャネルを制御する第３の絶縁ゲー
ト電極と、前記第３の半導体領域と電気的に接続された
読出し書込み領域と、前記第１の半導体領域と電気的に
接続された第２の半導体領域と、該第２の半導体領域表
面の電位を制御する第２の絶縁ゲート電極とから成り、
前記第２の半導体領域表面で揮発性の記憶を行い、電源
電圧が切れる直前に前記第２の半導体領域表面の情報を
前記第１の半導体領域表面を介して前記電荷蓄積手段へ
移すことにより不揮発性記憶を行う。
た電荷蓄積手段と、該電荷蓄積手段と電気的に結合し、
前記第１の半導体領域表面の電位を制御する第１の絶縁
ゲート電極と、前記第１の半導体領域と、該第３の半導
体領域に形成されるチャネルを制御する第３の絶縁ゲー
ト電極と、前記第３の半導体領域と電気的に接続された
読出し書込み領域と、前記第１の半導体領域と電気的に
接続された第２の半導体領域と、該第２の半導体領域表
面の電位を制御する第２の絶縁ゲート電極とから成り、
前記第２の半導体領域表面で揮発性の記憶を行い、電源
電圧が切れる直前に前記第２の半導体領域表面の情報を
前記第１の半導体領域表面を介して前記電荷蓄積手段へ
移すことにより不揮発性記憶を行う。
〔作用〕
゛揮発性記憶を司る領域と不揮発性記憶を司る領域をス
イッチング素子を使わずに電気的に接続し、書込み、読
出し操作を改善することにより、ユニットセルの構成ト
ランジスタを減らすことができる。
イッチング素子を使わずに電気的に接続し、書込み、読
出し操作を改善することにより、ユニットセルの構成ト
ランジスタを減らすことができる。
（実施例〕
第１図は、本発明の実施例を示す。（１）０は半導体基
板、半導体基板表面に分離されて形成された半導体領域
又は、絶縁基板上に形成された半導体領域等を示す、（
１）は第１の半導体領域を示し、第１の絶縁電極１５の
電位により、その表面に電荷１１を誘起するか、その表
面の電位が制御される。第１の半導体領域（１）の表面
には、強電界下でキャリアの輸送が可能な薄い絶縁膜１
２が設けられ、更にその絶縁膜に接して導電性物質又は
絶縁膜１２よりエネルギーギャップの小さい絶縁膜ある
いは強誘電体膜などから構成される電荷蓄積手段１３が
設けられている。絶縁電極１５は電荷蓄積手段１３が導
電性物質である場合は更に絶縁膜１４を介して、電荷蓄
積手段１３が絶縁膜である場合はそのまま電荷蓄積手段
上に設けられている。電荷蓄積手段１３が導電性物質の
場合は、絶縁電極１５は第１の半導体領域の直上に設け
る必要はない、領域３０は、第３のチャネル形成領域で
、絶縁膜３２を介して設けられた第３の絶縁ゲート電極
３５によって、その表面にチャネル３１を形成する。チ
ャネル形成領域３０に接して読出し書込み領域４０が形
成されている。読出し書込み領域４０は、チャネル形成
領域３０と整流接合形成している。第１の半導体領域ｌ
Ｏと、第３のチャネル形成領域３０とは、直接接しても
よいし、第４の領域又は第４のチャネルを介して電気的
に連絡のある状態でもよい０本発明では、これらを総合
して、第１の半導体領域と第３のチャネル形成領域とが
電気的に接続されたと定義する。同様に第３のチャネル
形成領域と読出し書込み領域とは、電気的に接続してい
れば、本発明の目的は達成される。
板、半導体基板表面に分離されて形成された半導体領域
又は、絶縁基板上に形成された半導体領域等を示す、（
１）は第１の半導体領域を示し、第１の絶縁電極１５の
電位により、その表面に電荷１１を誘起するか、その表
面の電位が制御される。第１の半導体領域（１）の表面
には、強電界下でキャリアの輸送が可能な薄い絶縁膜１
２が設けられ、更にその絶縁膜に接して導電性物質又は
絶縁膜１２よりエネルギーギャップの小さい絶縁膜ある
いは強誘電体膜などから構成される電荷蓄積手段１３が
設けられている。絶縁電極１５は電荷蓄積手段１３が導
電性物質である場合は更に絶縁膜１４を介して、電荷蓄
積手段１３が絶縁膜である場合はそのまま電荷蓄積手段
上に設けられている。電荷蓄積手段１３が導電性物質の
場合は、絶縁電極１５は第１の半導体領域の直上に設け
る必要はない、領域３０は、第３のチャネル形成領域で
、絶縁膜３２を介して設けられた第３の絶縁ゲート電極
３５によって、その表面にチャネル３１を形成する。チ
ャネル形成領域３０に接して読出し書込み領域４０が形
成されている。読出し書込み領域４０は、チャネル形成
領域３０と整流接合形成している。第１の半導体領域ｌ
Ｏと、第３のチャネル形成領域３０とは、直接接しても
よいし、第４の領域又は第４のチャネルを介して電気的
に連絡のある状態でもよい０本発明では、これらを総合
して、第１の半導体領域と第３のチャネル形成領域とが
電気的に接続されたと定義する。同様に第３のチャネル
形成領域と読出し書込み領域とは、電気的に接続してい
れば、本発明の目的は達成される。
さて、第１図の実施例の動作を説明する。電荷及び電位
の関係はｎチャンネルを仮定して説明する。このメモリ
ーセルに情報を書込むためには、情報の“ｌ′、“０１
に従って読出し書込み領域４０に数ボルト又はＯボルト
に近い電位を与え、第３の絶縁ゲート電極３５、第１の
絶縁ゲート電極１５に数ボルトの電位を与え、この様な
状態でチャネル形成領域３０の表面には、電子によるチ
ャネル３１が形成される。第１の半導体領域ＩＯの表面
には、領域４０の電位が０ボルトに近い時は、電子が誘
起され（０ボルトに近い電位に書込まれ） ｆｉｌ域４
０の電位が、数ボルトの時は、第１の半導体領域（１）
の表面も数ボルトに近い電位となる。
の関係はｎチャンネルを仮定して説明する。このメモリ
ーセルに情報を書込むためには、情報の“ｌ′、“０１
に従って読出し書込み領域４０に数ボルト又はＯボルト
に近い電位を与え、第３の絶縁ゲート電極３５、第１の
絶縁ゲート電極１５に数ボルトの電位を与え、この様な
状態でチャネル形成領域３０の表面には、電子によるチ
ャネル３１が形成される。第１の半導体領域ＩＯの表面
には、領域４０の電位が０ボルトに近い時は、電子が誘
起され（０ボルトに近い電位に書込まれ） ｆｉｌ域４
０の電位が、数ボルトの時は、第１の半導体領域（１）
の表面も数ボルトに近い電位となる。
この様な状態で、第３の絶縁ゲート電極の電位を０ボル
ト近（に戻し、チャネルをオフすると、情報は第１の半
導体領域（１）の表面に蓄積される。
ト近（に戻し、チャネルをオフすると、情報は第１の半
導体領域（１）の表面に蓄積される。
第１の絶縁ゲート電極１５に印加される電圧が取り去ら
れた時や、長時間の経過の後は、この状態は保存されな
い。そのために、電源電圧が印加されている場合は、い
わゆるダイナミックＲＡＭのリフレッシュ動作に相当す
る操作を加えればよい。
れた時や、長時間の経過の後は、この状態は保存されな
い。そのために、電源電圧が印加されている場合は、い
わゆるダイナミックＲＡＭのリフレッシュ動作に相当す
る操作を加えればよい。
電源電圧が取り去られる時は、リフレッシュが出来ない
ので、第１の絶縁ゲート電極１５に電源の取り去られる
直前に（１）から２０ボルト前後の高電圧を印加し、電
荷蓄積手段１３へ第１の半導体領域（１）の表面からキ
ャリア電荷を注入する。第１の半導体領域（１）の表面
に、電子電荷が存在するか、又は表面電位の低い時は、
絶縁膜１２に印加される電界は、大きいので、霊前の注
入が達成され、電荷蓄積手段１３はより負の方向へ帯電
する。一方、第１の半導体領域（１）の表面電位の高い
時は、上記の動作に於いて、絶縁膜Ｉ２に印加される電
界は小さいので、電荷の注入は殆ど起こらない。この様
にして、電源電圧を取り去った後も、情報の蓄積を行う
ことができる。次に電源電圧を再び印加して、本発明の
メモリーセルから情報を読み出す時（リコール）は読出
し書込み領域４０に０ボルトに近い電位を与え、第３の
絶縁ゲート電極３５と、第１の絶縁ゲート電極１５とに
数ボルトの電位を印加する。この時、電荷蓄積手段１３
へ負の電荷が蓄積されている場合は、第１の半導体領域
（１）０表面に、電子電荷は誘起されにくい。一方、電
荷蓄積手段１３へ負の電荷の蓄積が少ない時は、第１の
半導体領域（１）の表面には、電子電荷が誘起される。
ので、第１の絶縁ゲート電極１５に電源の取り去られる
直前に（１）から２０ボルト前後の高電圧を印加し、電
荷蓄積手段１３へ第１の半導体領域（１）の表面からキ
ャリア電荷を注入する。第１の半導体領域（１）の表面
に、電子電荷が存在するか、又は表面電位の低い時は、
絶縁膜１２に印加される電界は、大きいので、霊前の注
入が達成され、電荷蓄積手段１３はより負の方向へ帯電
する。一方、第１の半導体領域（１）の表面電位の高い
時は、上記の動作に於いて、絶縁膜Ｉ２に印加される電
界は小さいので、電荷の注入は殆ど起こらない。この様
にして、電源電圧を取り去った後も、情報の蓄積を行う
ことができる。次に電源電圧を再び印加して、本発明の
メモリーセルから情報を読み出す時（リコール）は読出
し書込み領域４０に０ボルトに近い電位を与え、第３の
絶縁ゲート電極３５と、第１の絶縁ゲート電極１５とに
数ボルトの電位を印加する。この時、電荷蓄積手段１３
へ負の電荷が蓄積されている場合は、第１の半導体領域
（１）０表面に、電子電荷は誘起されにくい。一方、電
荷蓄積手段１３へ負の電荷の蓄積が少ない時は、第１の
半導体領域（１）の表面には、電子電荷が誘起される。
この様にして情報の判別をすることができるが、第１の
半導体領域（１）に誘起されている電荷は、電源電圧を
取り去る直前に比べて、“１”、°０′情報が逆転して
いるので、読出し書込み領域を通して、情報の反転を行
ってから、随時記憶モードへ切り換える（リコール終了
）必要がある。この様な操作はメモリーセルアレーの周
辺回路として作り込まれている検出回路と書込み回路に
反転回路を追加して容易に行うことが出来る。第１図の
実施例では、第１の半導体領域の表面に蓄えられている
電荷の量に限界があるが、電荷蓄積手段１３の電荷捕獲
効率は、大きい方が望ましい、このため電荷蓄積手段は
、エネルギーギャップの小さい絶縁膜よりは、むしろ導
電性の物質で構成されている方が望ましい、典型的な具
体例としては、多結晶シリコン薄膜があげられる。第１
図の具体例でも分かるように、本発明のメモリーセルは
トランジスタ１〜２個分の面積で実現できるので、従来
のＮＶＲＡＭに比べれば、著しく小面積で集積すること
ができる。
半導体領域（１）に誘起されている電荷は、電源電圧を
取り去る直前に比べて、“１”、°０′情報が逆転して
いるので、読出し書込み領域を通して、情報の反転を行
ってから、随時記憶モードへ切り換える（リコール終了
）必要がある。この様な操作はメモリーセルアレーの周
辺回路として作り込まれている検出回路と書込み回路に
反転回路を追加して容易に行うことが出来る。第１図の
実施例では、第１の半導体領域の表面に蓄えられている
電荷の量に限界があるが、電荷蓄積手段１３の電荷捕獲
効率は、大きい方が望ましい、このため電荷蓄積手段は
、エネルギーギャップの小さい絶縁膜よりは、むしろ導
電性の物質で構成されている方が望ましい、典型的な具
体例としては、多結晶シリコン薄膜があげられる。第１
図の具体例でも分かるように、本発明のメモリーセルは
トランジスタ１〜２個分の面積で実現できるので、従来
のＮＶＲＡＭに比べれば、著しく小面積で集積すること
ができる。
第２図は本発明の第２の実施例を示す、構造的には、第
１図に示した実施例に更に、随時情報を蓄積するための
構造が追加されている。 ２０は第２の半導体領域であ
り、第１の半導体領域と電気的に接続されている。第２
の半導体領域はその表面の電位の大小によるか、その表
面に空間電荷２１を形成するか、その表面にＰＮ接合を
形成する領域２１を形成してその領域２１の電位の大小
によるかして、随時情報の蓄積を行う、電源が取り去ら
れる直前に不揮発記憶をさせるためには、第３の絶縁ゲ
ート電極３５を０ボルトに近い電圧に保持し、第２の絶
縁ゲート電極２５に随時記憶のバイアス状態に近いバイ
アスを与え、第１のｗＡ縁ゲートｔｉ１５に（１）〜２
０ボルト前後の電圧を加えて、電荷蓄積手段１３に情報
を書き込む。すなわち、第２の半導体領域２０の表面に
、電子電荷が存在するか、ＰＮ接合を形成する領域２１
の電位が０ポルトに近ければ、第１の絶縁ゲート電極１
５に高電圧を印加した時、電荷蓄積手段１３と第１の半
導体領域（１）の表面の間に設けられた絶縁膜１２に印
加される電界は、強くなり、電荷の注入が達成され、電
荷蓄積手段はより負の方向へ帯電される。一方、半導体
領域２０の表面に電子電荷が存在しないか、又は表面の
電位が高い時は、絶縁膜１２に印加される電界が小さい
ので、電荷の注入は殆ど起こらない、この様にして情報
が蓄積されると、電源電圧を取り去った後も、情報は不
揮発性に記憶される。第２図の実施例の場合は、随時記
憶を司る第２の半導体領域２０の面積が不揮発性記憶を
司るる第１の半導体領域ｌＯの面積より大きく設計でき
るので、第１図の実施例に比べて、設計の自由度が大き
い。すなわち、電荷蓄積手段１３の種類に対する選択範
囲が広くなる。又、電荷蓄積手段１３の種類が第１図と
同一であるときは、電荷蓄積の面密度が大きく、電源を
再投入し、情報をリコールするときの検出マージンが大
きい。
１図に示した実施例に更に、随時情報を蓄積するための
構造が追加されている。 ２０は第２の半導体領域であ
り、第１の半導体領域と電気的に接続されている。第２
の半導体領域はその表面の電位の大小によるか、その表
面に空間電荷２１を形成するか、その表面にＰＮ接合を
形成する領域２１を形成してその領域２１の電位の大小
によるかして、随時情報の蓄積を行う、電源が取り去ら
れる直前に不揮発記憶をさせるためには、第３の絶縁ゲ
ート電極３５を０ボルトに近い電圧に保持し、第２の絶
縁ゲート電極２５に随時記憶のバイアス状態に近いバイ
アスを与え、第１のｗＡ縁ゲートｔｉ１５に（１）〜２
０ボルト前後の電圧を加えて、電荷蓄積手段１３に情報
を書き込む。すなわち、第２の半導体領域２０の表面に
、電子電荷が存在するか、ＰＮ接合を形成する領域２１
の電位が０ポルトに近ければ、第１の絶縁ゲート電極１
５に高電圧を印加した時、電荷蓄積手段１３と第１の半
導体領域（１）の表面の間に設けられた絶縁膜１２に印
加される電界は、強くなり、電荷の注入が達成され、電
荷蓄積手段はより負の方向へ帯電される。一方、半導体
領域２０の表面に電子電荷が存在しないか、又は表面の
電位が高い時は、絶縁膜１２に印加される電界が小さい
ので、電荷の注入は殆ど起こらない、この様にして情報
が蓄積されると、電源電圧を取り去った後も、情報は不
揮発性に記憶される。第２図の実施例の場合は、随時記
憶を司る第２の半導体領域２０の面積が不揮発性記憶を
司るる第１の半導体領域ｌＯの面積より大きく設計でき
るので、第１図の実施例に比べて、設計の自由度が大き
い。すなわち、電荷蓄積手段１３の種類に対する選択範
囲が広くなる。又、電荷蓄積手段１３の種類が第１図と
同一であるときは、電荷蓄積の面密度が大きく、電源を
再投入し、情報をリコールするときの検出マージンが大
きい。
リコール操作のためには、読出し書込み領域４０を０■
に近い電位とし、第３の絶縁ゲート電極３５、第２の絶
縁ゲート電極２５を数ボルトの電圧■５に、第１の絶縁
ゲート電極１５を（Ｖ＋＋ 十ΔＶ）ボルトに各々バイ
アスする。Δ■は電荷蓄積手段１３に負電荷が蓄積され
ている場合でも、その負電荷を補償して第１の半導体領
域表面にチャネルを誘起するための電圧である。この操
作により、先ず第２の半導体領域２０の表面に電子又は
低電位が読出し書込み領域４０から輸送される。次に第
１の絶縁ゲート電極１５の電位をΔ■以上下げる。更に
、読出し書込み領域４０を数■にバイアスする。電荷蓄
積手段に負電荷が蓄積されていれば、第１の半導体領域
の表面にチャネルは誘起されないので、第２の半導体領
域２０の表面から電荷の伝送は行われない。従って、絶
縁ゲート電極２５の下の第２の半導体領域表面の低電位
、又は電子電荷は保存されたままである。逆に、電荷蓄
積手段１３に負電荷が蓄積されていないと、第１の半導
体領域（１）０表面にはチャネルが誘起され、第２の半
導体領域表面の低電位又は電子電荷は読出し書込み領域
４０に出されてしまう、これらの操作と動作原理により
リコールが完了する。随時記憶動作では、第１の絶縁ゲ
ート電極はトランスファーゲートとして用いられる。ア
レイの構成方法によっては第３の絶縁ゲート電極３５を
有するトランジスタをＸ昧、第１の絶縁ゲート電極１５
を有するトランジスタをＹ線に接続した（Ｘ、Ｙ）番地
選択トランジスタとじて用いることもできる。
に近い電位とし、第３の絶縁ゲート電極３５、第２の絶
縁ゲート電極２５を数ボルトの電圧■５に、第１の絶縁
ゲート電極１５を（Ｖ＋＋ 十ΔＶ）ボルトに各々バイ
アスする。Δ■は電荷蓄積手段１３に負電荷が蓄積され
ている場合でも、その負電荷を補償して第１の半導体領
域表面にチャネルを誘起するための電圧である。この操
作により、先ず第２の半導体領域２０の表面に電子又は
低電位が読出し書込み領域４０から輸送される。次に第
１の絶縁ゲート電極１５の電位をΔ■以上下げる。更に
、読出し書込み領域４０を数■にバイアスする。電荷蓄
積手段に負電荷が蓄積されていれば、第１の半導体領域
の表面にチャネルは誘起されないので、第２の半導体領
域２０の表面から電荷の伝送は行われない。従って、絶
縁ゲート電極２５の下の第２の半導体領域表面の低電位
、又は電子電荷は保存されたままである。逆に、電荷蓄
積手段１３に負電荷が蓄積されていないと、第１の半導
体領域（１）０表面にはチャネルが誘起され、第２の半
導体領域表面の低電位又は電子電荷は読出し書込み領域
４０に出されてしまう、これらの操作と動作原理により
リコールが完了する。随時記憶動作では、第１の絶縁ゲ
ート電極はトランスファーゲートとして用いられる。ア
レイの構成方法によっては第３の絶縁ゲート電極３５を
有するトランジスタをＸ昧、第１の絶縁ゲート電極１５
を有するトランジスタをＹ線に接続した（Ｘ、Ｙ）番地
選択トランジスタとじて用いることもできる。
以上の２つの実施例においてはリコール動作の後、随時
記憶モードに入る前には、第１の絶縁ゲート電極１５を
−（１）〜−２０Ｖ程度に負バイアスし、ｆｉｔ荷蓄積
蓄積手段積している負電荷を放電しておく必要がある。
記憶モードに入る前には、第１の絶縁ゲート電極１５を
−（１）〜−２０Ｖ程度に負バイアスし、ｆｉｔ荷蓄積
蓄積手段積している負電荷を放電しておく必要がある。
第２図の実施例では、絶縁膜２２をＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｔｍ トンネル電流又は直接トンネル電流が流
れる程薄くした５４４１の半導体領域２０と、又は半導
体領域２１が存在する場合は領域２１と、電極２５とで
スタティックメモリを構成させ、リフレッシュ不要な小
面積ＮＶＲＡＭを構成することができる。
ｒｄｈｅｔｍ トンネル電流又は直接トンネル電流が流
れる程薄くした５４４１の半導体領域２０と、又は半導
体領域２１が存在する場合は領域２１と、電極２５とで
スタティックメモリを構成させ、リフレッシュ不要な小
面積ＮＶＲＡＭを構成することができる。
第３図は、本発明の第３の実施例であり、３Ｎポリシリ
コン工程を用いて、電荷蓄積手段を浮遊ゲート電極で実
現したものである。
コン工程を用いて、電荷蓄積手段を浮遊ゲート電極で実
現したものである。
第４図は、本発明の第４の実施例であり、２層ポリシリ
コン工程を用いたものである。この場合各領域の電気的
接続はＰ″層または、ｎ°層で接続するためセル面積は
大きくなるが、工程が簡単になる。
コン工程を用いたものである。この場合各領域の電気的
接続はＰ″層または、ｎ°層で接続するためセル面積は
大きくなるが、工程が簡単になる。
本発明により、ＮＶＲＡＭのユニットセルを１〜２個の
トランジスタに必要な面積で構成できるため、セル面積
が極めて小さく、高集積のＮＶＲＡＭを実現できる。
トランジスタに必要な面積で構成できるため、セル面積
が極めて小さく、高集積のＮＶＲＡＭを実現できる。
第１図は、本発明の実施例を示す図である。第２図は本
発明の他の実施例を示す図である。第３図は本発明の他
の実施例を示す図である。第４図は本発明の他の実施例
を示す図である。第５図は従来の実施例を示す図である
。 （１）・・・第１の半導体領域 １１・・・第１のチャネル １．２，１４．２２．３２・・・絶縁膜１３・・・電荷
蓄積手段 ２０・・・第２の半導体領域 ２１・・・第２のチャネルまたはＰＮ接合形成表面領域 ３０・・・第３の半導体領域 ３１・・・第３のチャネル １５・・・第１の絶縁ゲート電極 ２５・・・第２の絶縁ゲート電極 ３５・・・第３の絶縁ゲート電極 ４０・・・読出し書込み領域
発明の他の実施例を示す図である。第３図は本発明の他
の実施例を示す図である。第４図は本発明の他の実施例
を示す図である。第５図は従来の実施例を示す図である
。 （１）・・・第１の半導体領域 １１・・・第１のチャネル １．２，１４．２２．３２・・・絶縁膜１３・・・電荷
蓄積手段 ２０・・・第２の半導体領域 ２１・・・第２のチャネルまたはＰＮ接合形成表面領域 ３０・・・第３の半導体領域 ３１・・・第３のチャネル １５・・・第１の絶縁ゲート電極 ２５・・・第２の絶縁ゲート電極 ３５・・・第３の絶縁ゲート電極 ４０・・・読出し書込み領域
Claims (3)
- （１）電位又は電荷の形で揮発性記憶を司る第１の半導
体領域表面の絶縁膜上、ないしは揮発性記憶を司る第２
の半導体領域を該第１の半導体領域に接して設け、該第
１の半導体領域表面の絶縁膜上に電荷蓄積手段を設け、
さらに該電荷蓄積手段と電気的に結合し、該電荷蓄積手
段下の電位を制御する第１の絶縁ゲート電極とから成り
、電源が印加されている時に、揮発性に記憶していた情
報を電源が切れる直前に該第１の絶縁ゲート電極に電圧
を印加することにより不揮発性に記憶することを特徴と
する半導体不揮発性ＲＡＭ。 - （２）第１の半導体領域表面に形成された絶縁膜と該絶
縁膜上に形成された電荷蓄積手段と、該電荷蓄積手段と
電気的に結合し、前記第１の半導体領域表面の電位を制
御する第１の絶縁ゲート電極と、前記第１の半導体領域
に電気的に接続された第３の半導体領域と、該第３の半
導体領域に形成されるチャネルを制御する第３の絶縁ゲ
ート電極と、前記第３の半導体領域と電気的に接続され
た読出し書込み領域とから成り、前記第１の半導体領域
表面に随時蓄えられる電荷又は電位により、揮発性の記
憶を行い、電源電圧が切れる直前に、前記第１の半導体
領域に蓄えられた情報を前記電荷蓄積手段へ移して不揮
発性の記憶を行うことを特徴とする半導体不揮発性ＲＡ
Ｍ。 - （３）第１の半導体領域表面に形成された絶縁膜と該絶
縁膜上に形成された電荷蓄積手段と、該電荷蓄積手段と
電気的に結合し、前記第１の半導体領域表面の電位を制
御する第１の絶縁ゲート電極と、前記第１の半導体領域
に電気的に接続された第３の半導体領域と、該第３の半
導体領域に形成されるチャネルを制御する第３の絶縁ゲ
ート電極と、前記第３の半導体領域と電気的に接続され
た読出し書込み領域と、前記第１の半導体領域と電気的
に接続された第２の半導体領域と、該第２の半導体領域
の電位を制御する第２の絶縁ゲート電極とから成り、前
記第２の半導体領域表面に随時蓄えられる電荷又は電位
により揮発性の記憶を行い、電源電圧が切れる直前に前
記第２の半導体領域に蓄えられた情報を前記第１の半導
体領域表面を介して前記電荷蓄積手段へ移すことにより
不揮発性記憶を行うことを特徴とする半導体不揮発性Ｒ
ＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209319A JPS6365674A (ja) | 1986-09-05 | 1986-09-05 | 半導体不揮発性ｒａｍ |
| EP19870307778 EP0259158A3 (en) | 1986-09-05 | 1987-09-03 | Semiconductor non-volatile random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209319A JPS6365674A (ja) | 1986-09-05 | 1986-09-05 | 半導体不揮発性ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365674A true JPS6365674A (ja) | 1988-03-24 |
Family
ID=16570978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61209319A Pending JPS6365674A (ja) | 1986-09-05 | 1986-09-05 | 半導体不揮発性ｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0259158A3 (ja) |
| JP (1) | JPS6365674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| KR100217901B1 (ko) * | 1996-03-11 | 1999-09-01 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142836A (en) * | 1977-05-19 | 1978-12-12 | Toshiba Corp | Dynamic memory unit |
| JPS57113487A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Metal-insulator-semiconductor type static memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375085A (en) * | 1981-01-02 | 1983-02-22 | International Business Machines Corporation | Dense electrically alterable read only memory |
| US4446535A (en) * | 1981-12-31 | 1984-05-01 | International Business Machines Corporation | Non-inverting non-volatile dynamic RAM cell |
-
1986
- 1986-09-05 JP JP61209319A patent/JPS6365674A/ja active Pending
-
1987
- 1987-09-03 EP EP19870307778 patent/EP0259158A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142836A (en) * | 1977-05-19 | 1978-12-12 | Toshiba Corp | Dynamic memory unit |
| JPS57113487A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Metal-insulator-semiconductor type static memory cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0259158A3 (en) | 1992-01-02 |
| EP0259158A2 (en) | 1988-03-09 |
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