DE4016346A1 - Leistungsunabhaengige halbleiterspeichervorrichtung und verfahren zu ihrer herstellung - Google Patents

Leistungsunabhaengige halbleiterspeichervorrichtung und verfahren zu ihrer herstellung

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Description

Die Erfindung betrifft eine leistungsunabhängige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung und befaßt sich insbesondere mit einem EEPROM Speicher, d.h. mit einem elektrisch löschbaren und pro­ grammierbaren Festspeicher, der ein Randabstandsgate aufweist, sowie mit einem Verfahren zu seiner Herstellung.
Für Datenverarbeitungsanlagen sind die Speichervorrichtungen zur Informationsspeicherung von großer Bedeutung. Es gibt zwei Arten von Halbleiterspeichervorrichtungen. Eine Art ist löschbar, d.h., daß die löschbaren Speichervorrichtungen ihren Speicherinhalt verlieren, wenn die Energieversorgung unterbrochen wird. Die andere Art ist nicht löschbar, d.h., daß die nicht löschbaren oder leistungsunabhängigen Speicher­ vorrichtungen ihren Speicherinhalt trotz Ausfall der Energieversorgung beibehalten. Die Anwendung von leistungs­ unabhängigen Speichervorrichtungen ist aufgrund von verschie­ denen Schwierigkeiten in der Praxis, wie beispielsweise Schwierigkeiten bezüglich der Fähigkeit, den Inhalt der gespeicherten Daten zu ändern, und bezüglich der beschränkten Handhabungsmöglichkeiten während der Benutzung begrenzt.
Es werden andererseits leistungsunabhängige Speichervor­ richtungen mit einem MOS Aufbau mit schwebendem Gate in weitem Umfang verwandt. Diese Speichervorrichtungen verwenden ein schwebendes Gate, das aus einem leitenden Material besteht und elektrisch gegenüber dem Substrat isoliert ist, wobei das Gate kapazitiv mit dem Substrat gekoppelt ist. Es kann daher ein MOS Transistor gebildet werden, der den geladenen Zustand des schwebenden Gates erfassen kann. Entsprechend dem Vorliegen einer Ladung im schwebenden Gate kann der MOS Transistor im durchgeschalteten Zustand (AN) oder im nichtdurchgeschalteten Zustand (AUS) sein, so daß er Daten "1" oder "0" halten kann. Eine Möglichkeit, eine Ladung in das schwebende Gate einzugeben oder vom schwebenden Gate zu entfernen, besteht darin, energiereiche Elektronen, die durch einen Lawinendurchbruch oder durch den Tunneleffekt erzeugt werden, jeweils zu verwenden.
Unter diesen leistungsunabhängigen Halbleiterspeicher­ vorrichtungen hat der Bedarf an EEPROM Speichern zugenommen, in denen Daten elektrisch gelöscht und programmiert werden können.
Ein Schnell- oder Kurzzeit-EEPROM-Halbleiterspeicher mit 128 K, bei dem die polykristalline Doppelsiliziumtechnik verwandt wird, wurde auf der IEEE International Solid-State Circuits Conference 1987 vorgestellt und ist auf den Seiten 76 bis 77 des Konferenzberichtes beschrieben.
Wie es in Fig. 1 und in Fig. 2 der Zeichnung dargestellt ist, weist der Zellenaufbau eines herkömmlichen Kurzzeit- EEPROM-Speichers eine elektrisch isolierte erste polykris­ talline Siliziumschicht 4 auf dem Substrat 1 in der Nähe des Drainbereiches zwischen dem Drainbereich 3 und dem Source­ bereich 2 als schwebendes Gate auf. Der Zellenaufbau weist gleichfalls eine zweite polykristalline Siliziumschicht 5 auf, die in der Nähe des Drainbereiches die erste polykris­ talline Siliziumschicht 4 überdeckt und in der Nähe des Sourcebereiches das Substrat 1 überdeckt. Der Überdeckungs­ teil der zweiten polykristallinen Siliziumschicht 5 auf der ersten polykristallinen Siliziumschicht 4 ist als Steuergate ausgebildet, und der Teil des Substrates 1 in der Nähe des Sourcebereiches ist als Auswahlgate ausgebildet. Dieser einteilige Aufbau des Steuergates und des Auswahlgates hat gewisse Vorteile insofern, als der Wirkungsgrad oder die Leistungsfähigkeit beim Programmieren oder Lesen höher ist. Dieser Aufbau ist unempfindlich gegenüber Schwankungen in der Löschspannung während des Lesevorganges und wird durch das Auswahlgate gesteuert, selbst wenn überschüssige Elektronen während des Löschens vom schwebenden Gate abgezogen werden. Dadurch werden die Probleme beseitigt, die durch Unterschiede zwischen Zellen im gleichen Schaltungsplättchen hervorgerufen werden.
Da bei diesem Aufbau die zweite polykristalline Siliziumschicht einen Überlagerungsbereich bezüglich der ersten polykristallinen Siliziumschicht hat, muß jedoch die zweite polykristalline Siliziumschicht eine ausreichend große Breite haben, wenn eine Fehlausrichtung während des Herstel­ lungsvorganges berücksichtigt wird. Es besteht daher der Nachteil, daß der Flächenbereich der Zelle relativ zunimmt. Dieser Nachteil stellt ein Hindernis gegenüber der Erzielung eines Schnell- oder Kurzzeit-EEPROM-Speichers mit großer Kapazität dar.
Im Drainbereich dieses Aufbaus darf weiterhin die zweite polykristalline Siliziumschicht die Außenseite der ersten polykristallinen Siliziumschicht nicht überdecken. Unter Berücksichtigung dieses Erfordernisses erfolgt eine selbst­ justierende Ätzung während der Herstellung. Das führt jedoch zu Nachteilen beim Ätzen des Substrates im Sourcebereich. Wenn der Drainbereich und der Sourcebereich getrennt geätzt werden, um diesen Nachteil zu vermeiden, dann wird der Zellenflächenbereich eine größere Breite bekommen.
Durch die Erfindung soll daher eine leistungsunabhängige Halbleiterspeichervorrichtung mit einem Auswahlgate geschaf­ fen werden, das ein Randabstandsteil hat, um diese Schwierig­ keiten zu beseitigen.
Durch die Erfindung soll insbesondere eine leistungsun­ abhängige Halbleiterspeichervorrichtung geschaffen werden, bei der der Flächenbereich der Speicherzelle verringert werden kann.
Gegenstand der Erfindung ist weiterhin ein Herstellungs­ verfahren, insbesondere zur Herstellung der erfindungsgemäßen Halbleiterspeichervorrichtung.
Die erfindungsgemäße Speichervorrichtung umfaßt ein einkristallines Halbleitersubstrat, das mit N- oder P- Störstellen dotiert ist, und eine Gruppe von elektrisch isolierten Gateleitern auf diesem Substrat. Die Gruppe der Gateleiter umfaßt einen ersten Leiter, der als schwebendes Gate vorgesehen ist, einen zweiten Leiter, der den ersten Leiter überdeckt und als Steuergate vorgesehen ist, und einen dritten Leiter, der an einer Seitenwand oder einem Rand des Doppelaufbaus aus dem ersten und dem zweiten Leiter in Form eines Rand- oder Seitenwandabstandsteils ausgebildet ist und als Auswahlgate vorgesehen ist.
Der zweite Leiter, der als Steuergate vorgesehen ist und der dritte Leiter, der als Auswahlgate vorgesehen ist, sind auf der Feldoxidschicht, d.h. auf dem Trennbereich zwischen den Zellen, miteinander verbunden. Dadurch, daß der dritte Leiter in Form des Randabstandsteils vorgesehen ist, kann der Zellenflächenbereich stark vermindert werden.
Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben. Es zeigen
Fig. 1 eine Draufsicht auf eine Zellenanordnung einer herkömmlichen Schnell- oder Kurzzeit-EEPROM-Halbleiterspei­ chervorrichtung,
Fig. 2 eine Querschnittsansicht längs der Linie A-A in Fig. 1,
Fig. 3 eine Draufsicht der Zellenanordnung eines Ausführungsbeispiels der erfindungsgemäßen Schnell- oder Kurzzeit-EEPROM-Halbleiterspeichervorrichtung,
Fig. 4 eine Querschnittsansicht längs der Linie B-B in Fig. 3,
Fig. 5 das Transistoräquivalentschaltbild für die in Fig. 4 dargestellte Speichervorrichtung,
Fig. 6 das Kondensatoräquivalentschaltbild für die in Fig. 4 dargestellte Speichervorrichtung, und
Fig. 7A, 7B bis Fig. 16A, 16B in Querschnittsansichten längs der Linien B-B und C-C in Fig. 3 ein Beispiel einer geeigneten Arbeitsabfolge zum Ausbilden des erfindungsgemäßen Aufbaus.
Fig. 3 zeigt eine Draufsicht auf die Zellenanordnung eines Ausführungsbeispiels einer erfindungsgemäßen Schnell- oder Kurzzeit-EEPROM-Halbleiterspeichervorrichtung. Bei der in Fig. 3 dargestellten Zellenanordnung sind vier Zellen kreuzweise als gleiche Wortleitung W/L verbunden. Die Wortleitung W/L schließt eine erste Leitung 20, die als Steuergate im Zellenbereich vorgesehen ist, und eine zweite Leitung 30 ein, die als Auswahlgate im Zellenbereich vorgesehen ist. Die erste Leitung 20 und die zweite Leitung 30 sind am Feldbereich 70 miteinander verbunden, wo die Metalldrahtleitung 60 mit der gemeinsamen Sourceleitung CS durch das Metallkontaktloch 50a in der Mitte über das Gatekontaktloch 40 verbunden ist. In jeder Gruppe aus einer bestimmten Anzahl von Zellen, beispielsweise aus 4, 8, 15 usw. Zellen, kann ein Gatekontaktloch angeordnet sein. In Längsrichtung sind die Zellen paarweise mit der Bitleitung B/L über Metallkontaktlöcher 50b und 50a jeweils verbunden. Der schraffierte Teil unter der ersten Leitung 20 im Zellen­ bereich gibt die leitende Schicht 10 wieder, die als schwebendes Gate vorgesehen ist.
Fig. 4 zeigt eine Querschnittsansicht längs der Linie B-B in Fig. 3. Wie es in Fig. 4 dargestellt ist, weist der Zellenaufbau des Ausführungsbeispiels der Erfindung eine erste Leiterschicht 10, eine zweite Leiterschicht 20 und eine dritte Leiterschicht 30 auf. Die erste Leiterschicht 10 befindet sich auf einem Substrat 100, das mit N- oder P- Störstellen dotiert und durch eine dünne Isolierschicht isoliert ist. Die zweite Leiterschicht 20 überdeckt die erste Leiterschicht 10. Die dritte Leiterschicht 30 ist längs des linken Seitenrandes oder der linken Seitenwand des Doppelauf­ baus aus der ersten und der zweiten Leiterschicht 10 und 20 angeordnet und hat die Form eines Randabstandsteils. Diese Leitergruppen sind gegeneinander im Zellenbereich isoliert und bestehen aus polykristallinem Silizium. Der Sourcebereich 80 und der Drainbereich 90 sind auf den gegenüberliegenden Seiten desjenigen Substratbereiches ausgebildet, über dem diese Leitergruppen angeordnet sind. Der Drainbereich 90 ist mit der Bitleitung B/L über das Kontaktloch 50d verbunden.
In Fig. 5 ist ein Transistoräquivalentschaltbild für die Speichervorrichtungen von Fig. 4 dargestellt. Der Transistor T1 ist der Auswahltransistor und der Transistor T2 ist der Zellentransistor. Die Sourceelektrode des Transistors T1 ist mit der gemeinsamen Sourceleitung CS verbunden und die Drainelektrode des Transistors T2 liegt an der Bitleitung B/L. Die Drainelektrode des Transistors T1 ist gemeinsam mit der Sourceelektrode des Transistors T2 vorgesehen. Die Gatelektroden der Transistoren T1 und T2 sind mit der Wortleitung W/L verbunden. Der Transistor T2 weist eine schwebende Gateelektrode auf. Während des Lesevorganges können durch Eingeben oder Löschen der Ladung in die schwebende Gateelektrode oder von der schwebenden Gateelek­ trode zur Änderung der Schwellenspannung die Daten "0" oder "1" nach Maßgabe des durchgeschalteten Zustandes (eingeschal­ teter Zustand) oder des sperrenden Zustandes (ausgeschalteter Zustand) des Transistors T2 gespeichert werden.
In Fig. 6 ist das Kondensatoräquivalentschaltbild des Speichers von Fig. 4 dargestellt. Der Kondensator C1 gibt die kapazitive Kopplung zwischen der Steuergateelektrode 20 und der schwebenden Gateelektrode 10 wieder, der Kondensator C2 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und der Drainelektrode 90 wieder, der Kondensator C3 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und dem Substrat 100 wieder, der Kondensator C4 gibt die kapazitive Kopplung zwischen der schwebenden Gateelektrode 10 und der Auswahlgateelektrode 30 wieder, der Kondensator C5 gibt die kapazitive Kopplung zwischen der Auswahlgateelektrode 30 und dem Substrat 100 wieder, der Kondensator C6 gibt die kapazitive Kopplung zwischen der Auswahlgateelektrode 30 und der Sourceelektrode 80 wieder. Die Steuergateelektrode 20 und die Auswahlgate­ elektrode 30 sind über das Gatekontaktloch 40 von Fig. 3 miteinander verbunden und mit der Wortleitung W/L gekoppelt. Das Substrat 100 liegt an Masse, wie es bei G dargestellt ist.
Wenn Daten in den Zellenaufbau mit den kapazitiven Kopplungen programmiert werden, und angenommen wird, daß eine Spannung VBL von 7 bis 12 V an der Bitleitung B/L liegt, und eine Spannung VPG von 8-15 V an der Wortleitung W/L liegt, dann wird ein Teil der Spannungen, die an der Wortleitung W/L und der Bitleitung B/L liegen, nach Maßgabe des Kapazitäts­ verhältnisses der Kondensatoren an der schwebenden Gateelek­ trode 10 liegen. Das heißt, daß die Spannung V10 des schwe­ benden Gates durch die folgende Gleichung bestimmt ist:
Unter diesen Umständen wird der Auswahltransistor T1 durch die Programmgatespannung VPG durchgeschaltet und wird der Zellentransistor T2 im Sättigungsbereich bei geeigneten Spannungen VPG und VBL arbeiten. Energiereiche Ladungsträger werden im Drainbereich 90 des Zellentransistors T2 durch das elektrische Feld erzeugt, und diese energiereichen Ladungs­ träger, d.h. energiereiche Elektronen werden in das schweben­ de Gate 10 eingegeben. Die Schwellenspannung des Zellentran­ sistors T2 wird daher ansteigen, und der Zellentransistor wird während des Lesevorganges der Zelle gesperrt. In dieser Weise werden die Daten "1" gespeichert. Beim Löschen der programmierten Daten liegen andererseits Spannungen von 10-18 V an der Bitleitung B/L, um Elektronen vom schwebenden Gate 10 durch Tunneln der Elektroden durch die dünne Gateoxidschicht zwischen dem Drainbereich 90 und dem schwebenden Gate 10 abzuziehen, so daß die Schwellenspannung des Zellentransistors T2 absinkt. Der Zellentransistor T2 wird durchgeschaltet und die Daten "0" werden ausgelesen.
Während der Programmierung ist sogar der Auswahltransis­ tor T1 der Zellen einer nichtgewählten Wortleitung W/L, die mit einer gewählten Bitleitung B/L verbunden ist, durch die an der gewählten Bitleitung liegende Spannung durchgeschal­ tet. Diese Auswahltransistoren T1 unterbrechen den Stromfluß. In dieser Weise wird nicht nur die Programmierung nicht gewählter Zellen verhindert, sondern wird die Programmierung der gewählten Zellen noch leistungsfähiger.
Wenn weiterhin die Schwellenspannung des Zellentransis­ tors T2 unter die jungfräuliche Schwellenspannung durch ein übermäßiges Tunneln der Elektronen vom schwebenden Gate 10 infolge einer Überlöschung abnimmt, dann hat der Auswahltran­ sistor T1 immer die jungfräuliche Schwellenspannung, so daß folglich ein Lesen von falschen Daten vermieden wird, das dadurch verursacht werden könnte, daß die Zelle auf einer niedrigen Wortleitungsspannung während des Lesevorganges angeschaltet ist.
Die Fig. 7A und 7B bis 16A und 16B zeigen in Quer­ schnittsansichten längs der Linien B-B und C-C in Fig. 3 die Arbeitsabfolge zum Ausbilden des Aufbaus der erfindungsge­ mäßen EEPROM Speichervorrichtung.
Wie es in den Fig. 7A und 7B dargestellt ist, ist ein aktiver Bereich auf einem Substrat 100 durch Dotierung mit P- Störstellen gebildet. Eine Siliziumoxidschicht 101 und eine Nitridschicht 102 werden nacheinander ausgebildet, wobei die Nitridschicht 102 die Oxidschicht 101 überdeckt. Anschließend werden die Siliziumoxidschicht und die Nitridschicht im Feldbereich unter Verwendung einer aktiven Maske entfernt. Danach werden P-Störstellen injiziert, um eine Kanalstopp- oder -begrenzungsschicht im Substrat 100 zu bilden, die als Feldbereich definiert ist.
Die Fig. 8A und 8B zeigen Querschnittsansichten. Nach Abschluß der Arbeitsvorgänge von Fig. 7A und 7B wird eine dicke Feldoxidschicht 70 aufwachsen gelassen, woraufhin die Siliziumoxidschicht 101 und die Nitridschicht 102 im aktiven Bereich entfernt werden.
Die Fig. 9A und 9B zeigen Arbeitsvorgänge, bei denen nach Abschluß der Arbeitsschritte gemäß Fig. 8A und 8B eine erste dünne Gateoxidschicht 103 mit einer Stärke von 200 A oder weniger aufwachsen gelassen wird und P-Störstellen injiziert werden, um die Schwellenspannung des Transistors einzustellen.
Die Fig. 10A und 10B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 9A und 9B eine erste polykristalline Siliziumschicht 10 ausgebildet wird, die die dünne Gateoxidschicht überdeckt, daß Störstel­ len, wie beispielsweise Phosphoratome injiziert werden, um die Leitfähigkeit der ersten polykristallinen Siliziumschicht 10 zu erhöhen und daß die erste polykristalline Silizium­ schicht, die keinem selbsjustierenden Ätzen unterworfen wurde, geätzt wird.
Die Fig. 11A und 11B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 10A und 10B eine erste dünne Zwischenisolierschicht 104, beispielsweise aus SiO2 ausgebildet wird, die die erste polykristalline Siliziumschicht 10 überdeckt, um diese elektrisch zu isolieren, daß eine zweite polykristalline Siliziumschicht 20 über der Isolierschicht 104 niedergeschlagen wird, daß Störstellen, beispielsweise Phosphoratome injiziert werden, um die Leitfähigkeit der zweiten polykristallinen Silizium­ schicht 20 zu erhöhen, und daß eine zweite dünne Zwischen­ isolierschicht 105, beispielsweise aus SiO2 ausgebildet wird, die die zweite polykristalline Siliziumschicht 20 überdeckt.
Die Fig. 12A und 12B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 11A und 11B die zweite dünne Zwischenisolierschicht 105, die zweite polykristalline Siliziumschicht 20, die erste dünne Zwischen­ isolierschicht 104 und die erste polykristalline Silizium­ schicht 10 unter Verwendung einer selbstjustierenden Maske geätzt werden, um die Wortleitung zu bilden.
Die Fig. 13A und 13B zeigen Arbeitsvorgänge, bei denen nach Abschluß der Arbeitsschritte gemäß Fig. 12A und 12B eine zweite dünne Gateoxidschicht 106 ausgebildet wird, und die zweite dünne Zwischenisolierschicht 105 geätzt wird, indem eine Gatekontaktmaske zur Bildung eines Gatekontaktloches 40 verwandt wird, das dazu dient, den Steuergateleiter mit dem Auswahlgateleiter zu verbinden.
Die Fig. 14A und 14B zeigen, daß nach Abschluß der Arbeitsschritte gemäß Fig. 13A und 13B eine dritte polykris­ talline Siliziumschicht niedergeschlagen wird, Phosphoratome injiziert werden, um die Leitfähigkeit zu erhöhen, und dann die dritte polykristalline Siliziumschicht geätzt wird, indem ein Rückätzverfahren verwandt wird, um ein Rand- oder Seitenwandabstandsteil 30 zu bilden. Das Randabstandsteil 30 wird dabei an beiden Seitenwänden des Doppelaufbaus aus der ersten und der zweiten polykristallinen Siliziumschicht 10 und 12 in der dargestellten Weise ausgebildet.
Die Fig. 15A und 15B zeigen, daß nach Abschluß der Arbeitsschritte gemäß Fig. 14A und 14B das Randabstandsteil 30 am Drainbereich 90 entfernt wird, und N-Störstellen in den aktiven Bereich injiziert werden, um den Source- und den Drainbereich zu bilden. Das Randabstandsteil 30 verläuft nun entlang nur einer Seitenwand des Doppelaufbaus aus der ersten und der zweiten polykristallinen Siliziumschicht 10 und 20, wie es in der Zeichnung dargestellt ist.
Die Fig. 16A und 16B zeigen in Querschnittsansichten, daß nach Abschluß der Arbeitsschritte gemäß Fig. 15A und 15B die dritte Zwischenisolierschicht 107, beispielsweise aus SiO2 ausgebildet wird, die die darunterliegenden Schichten überdeckt, daß eine dicke Borophosphosilikatglasschicht (BPSG) 108 die Bor und Phosphor enthält, bei niedriger Temperatur als vierte Zwischenisolierschicht aufwachsen gelassen wird, und daß dann das Kontaktloch 40d gebildet und Metall niedergeschlagen wird, indem eine Metallkontaktmaske verwandt wird. Anschließend erfolgt die Metallverdrahtung durch Anwendung einer metallischen Maske.
Die Borophosphosilikatglasschicht BPSG wird bei niedriger Temperatur aufwachsen gelassen, um die Überdeckung der Metallverdrahtung zu verbessern. Die BPSG-Schicht ist ein Isolator zwischen den Polysiliziumgates und der Metallisie­ rung an der obersten Seite. Eine konkave Form im Oxid, das über das Polysiliziumgate verläuft, kann zu einer Öffnung im Metallfilm führen, was einen Ausfall der Vorrichtung zur Folge hat. Die Anwendung von Wärme bei niedriger Temperatur bis zum Erweichen und Fließen des Oxids kann diese Situation verbessern. Zu diesem Zweck reicht eine Temperatur unter 600°C aus.
Wie es oben beschrieben wurde, kann durch die erfin­ dungsgemäße Ausbildung der Flächenbereich von EEPROM-Zellen, die einen Auswahltransistor enthalten, so klein wie möglich gehalten werden. Es können EEPROM Speicher mit großer Kapazität erzielt werden. Substratätzprobleme während der selbstjustierenden Ätzung, die durch konstruktive Mängel verursacht werden, können vermieden werden. Während der Herstellungsvorgänge kann weiterhin eine Fehlausrichtung des Auswahltransistors, der das Randabstandsteil aufweist, und des Zellentransistors mit einem polykristallinen Doppelsili­ ziumaufbau ausgeschlossen werden.

Claims (24)

1. Leistungsunabhängige Halbleiterspeichervorrichtung mit mehreren Speicherzellen, gekennzeichnet durch
ein Siliziumsubstrat (100), das mit Störstellen dotiert ist, und
eine Gruppe von elektrisch isolierten Gateleitern auf dem Substrat (100), die
einen ersten Gateleiter (10), der als schwebendes Gate vorgesehen ist,
einem zweiten Gateleiter (20), der als Steuergate vorgesehen ist und den ersten Gateleiter (10) überdeckt, und
einen dritten Gateleiter (30) einschließt, der als Auswahlgate vorgesehen ist, wobei der dritte Gateleiter (30) entlang einer Seitenwand des ersten und zweiten Gateleiters (10, 20) als Randabstandsteil ausgebildet ist, und
der zweite und der dritte Gateleiter (20, 30) über ein Gatekontaktloch (40) verbunden sind, das auf einer Feldoxid­ schicht zwischen den Speicherzellen ausgebildet ist.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Gatekontaktloch (40) in jeder der Gruppen aus einer bestimmten Anzahl von Speicherzellen vorgesehen ist.
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der erste, der zweite und dritte Leiter (10, 20, 30) aus polykristallinem Silizium bestehen.
4. Verfahren zum Herstellen einer leistungsunabhängigen Halbleiterspeichervorrichtung, gekennzeichnet durch
einen ersten Schritt, in dem eine Feldoxidschicht auf einem Siliziumsubstrat über eine selektive Oxidation unter Verwendung einer aktiven Maske aufwachsen gelassen wird, um einen aktiven Bereich zu bilden,
einen zweiten Schritt, in dem eine erste dünne Gateoxid­ schicht aufwachsen gelassen wird und anschließend eine erste Gateleiterschicht auf dem aktiven Bereich ausgebildet wird,
einen dritten Schritt, in dem die erste Gateleiter­ schicht mit einer ersten Zwischenisolierschicht überdeckt wird, anschließend eine zweite Gateleiterschicht über der ersten Gateleiterschicht und der Feldoxidschicht ausgebildet wird, und dann die zweite Leiterschicht mit einer zweiten Zwischenisolierschicht überdeckt wird,
einen vierten Schritt, in dem die zweite Zwischeniso­ lierschicht, die zweite Gateleiterschicht, die erste Zwischenisolierschicht und die erste Gateleiterschicht unter Verwendung einer selbstjustierenden Maske geätzt werden, um eine Wortleitung zu bilden,
einen fünften Schritt, in dem eine zweite dünne Gateoxidschicht auf dem im vierten Schritt geätzten Teil aufwachsen gelassen wird und die zweite Zwischenisolier­ schicht unter Verwendung einer Gatekontaktmaske geätzt wird, um ein Gatekontaktloch zu bilden,
einen sechsten Schritt, in dem eine dritte Gateleiter­ schicht an beiden Seitenwänden der ersten und der zweiten Gateleiterschicht entlang als Randabstandsteil über ein Rückätzverfahren ausgebildet wird,
einen siebten Schritt, in dem ein Teil des Randabstands­ teils entfernt wird,
einen achten Schritt, in dem selektiv Störstellen mit einer Leitfähigkeit, die von der des Siliziumsubstrates verschieden ist, in den aktiven Bereich dotiert werden, um einen Drain- und einen Sourcebereich zu bilden, wobei der entfernte Teil des Randabstandsteils sonst über dem Drain­ bereich auf dem Substrat angeordnet wäre,
einen neunten Schritt, in dem wenigstens eine weitere Zwischenisolierschicht nach dem achten Schritt ausgebildet wird und anschließend die wenigstens eine weitere Zwischen­ isolierschicht unter Verwendung einer Metallkontaktmaske geätzt wird, um ein Metallkontaktloch zu bilden, und
einen zehnten Schritt, in dem eine Metallverdrahtung unter Verwendung einer metallischen Maske ausgebildet wird, um die Bitleitungen und die gemeinsamen Sourceleitungen zu bilden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß Störstellen mit einer Leitfähigkeit gleich der des Siliziumsubstrates in das Substrat im ersten Schritt dotiert werden, um die Feldschwellenspannung zu steuern.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß Störstellen mit einer Leitfähigkeit gleich der des Siliziumsubstrates in den aktiven Bereich vor oder nach dem Aufwachsen der ersten dünnen Gateoxidschicht im zweiten Schritt dotiert werden, um die Gateschwellenspannung zu steuern.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste dünne Gateoxidschicht auf eine Stärke von höchstens 200 A aufwachsen gelassen wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die wenigstens eine weitere Zwischenisolierschicht im neunten Schritt eine Schicht aus einem Borophosphosilikat­ glas ist, die bei niedriger Temperatur aufwachsen gelassen wird, um die Überdeckung der Metallverdrahtung zu verbessern.
9. Leistungsunabhängige Halbleiterspeichervorrichtung, gekennzeichnet durch ein dotiertes Substrat (100), eine erste Leiterschicht (10), die auf dem Substrat (100) ausgebildet ist und mehrere Bereiche einschließt, von denen jeder ein jeweiliges schwebendes Gate für die entsprechende Speicher­ zelle bildet, eine zweite Leiterschicht (20), die auf dem Substrat (100) ausgebildet ist, die erste Leiterschicht (10) überdeckt und mehrere Bereiche einschließt, von denen jeder ein jeweiliges Steuergate für die entsprechende Speicherzelle bildet, wobei jedes Steuergate ein entsprechendes schwebendes Gate der gleichen Speicherzelle überdeckt, und eine dritte Leiterschicht (30), die auf dem Substrat (100) ausgebildet ist, den Aufbau eines Randabstandsteils längs einer Seiten­ wand des Doppelaufbaus aus der ersten und der zweiten Leiterschicht (10, 20) hat und mehrere Bereiche einschließt, von denen jeder ein Auswahlgate für eine Speicherzelle bildet, wobei jedes Auswahlgate längs einer Seitenwand des Doppelaufbaus des schwebenden Gates und des Steuergates der gleichen Speicherzelle angeordnet ist, der erste, der zweite und der dritte Leiter (10, 20, 30) gegeneinander in den Speicherzellenbereichen isoliert sind und der zweite und der dritte Leiter (20, 30) in einem Bereich zwischen den Speicherzellen miteinander verbunden sind.
10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Speicherzellen voneinander durch eine Feldoxidschicht getrennt sind und daß die Verbindung zwischen der zweiten und der dritten Leiterschicht (20, 30) eine Verbindung durch ein Kontaktloch (40) in der Feldoxidschicht einschließt.
11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Speicherzellen voneinander durch eine Feldoxidschicht getrennt sind, die Verbindung zwischen der zweiten und der dritten Leiterschicht (20, 30) mehrere Verbindungen ein­ schließt, die jeweils zwischen den Speicherzellen angeordnet sind und jede der Verbindungen durch ein entsprechendes Kontaktloch in der Feldoxidschicht hindurchgeht.
12. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste, die zweite und die dritte Leiterschicht (10, 20, 30) aus polykristallinem Silizium bestehen.
13. Verfahren zum Herstellen einer leistungsunabhängigen Halbleiterspeichervorrichtung, dadurch gekennzeichnet, daß ein aktiver Bereich auf einem Substrat durch selektives Aufwachsen einer Feldoxidschicht gebildet wird,
eine erste dünne Gateoxidschicht auf dem Substrat aufwachsen gelassen wird,
eine erste Gateleiterschicht ausgebildet wird, die die erste dünne Gateoxidschicht überdeckt,
eine erste Isolierschicht ausgebildet wird, die die erste Leiterschicht überdeckt,
eine zweite Gateleiterschicht ausgebildet wird, die die erste Isolierschicht überdeckt,
eine zweite Isolierschicht ausgebildet wird, die die zweite Leiterschicht überdeckt,
die erste Gateleiterschicht, die erste Isolierschicht, die zweite Gateleiterschicht und die zweite Isolierschicht geätzt werden, um eine Wortleitung zu bilden,
die zweite Isolierschicht geätzt wird, um darin in einem Bereich zwischen den Speicherzellen ein Gatekontaktloch zu bilden
eine dritte Gateleiterschicht an einer Seitenwand des Doppelaufbaus aus der zweiten und der ersten Leiterschicht als Randabstandsteil ausgebildet wird, wobei die zweite und die dritte Gateleiterschicht über das Gatekontaktloch miteinander verbunden werden,
ein Drain- und ein Sourcebereich im Substrat auf den gegenüberliegenden Seiten der Wortleitung ausgebildet werden, wobei das Randabstandsteil auf der gleichen Seite der Wortleitung wie der Sourcebereich liegt, und
der Drainbereich mit einer Bitleitung verbunden wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt der Bildung der dritten Gateleiterschicht den Schritt der Bildung der dritten Gateleiterschicht an beiden Seitenwänden des Doppelaufbaus der zweiten Leiterschicht über der ersten Leiterschicht entlang und den Schritt der Entfernung der dritten Gateleiterschicht längs einer Seitenwand umfaßt.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt der Bildung der dritten Leiterschicht an beiden Seitenwänden entlang ein Rückätzverfahrensschritt ist.
16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Drain- und der Sourcebereich dadurch gebildet wird, daß Störstellen von einem Leitfähigkeitstyp, der von dem des Substrates verschieden ist, in den aktiven Bereich dotiert werden.
17. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die erste, die zweite und die dritte Gateleiterschicht aus polykristallinem Silizium gebildet werden.
18. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß nach dem Ätzen zur Bildung der Wortleitung eine zweite dünne Gateoxidschicht auf dem geätzten Teil der ersten Gateleiterschicht, der ersten Isolierschicht, der zweiten Gateleiterschicht und der zweiten Isolierschicht aufwachsen gelassen wird.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß nach der Bildung der Drain- und Sourcebereiche wenigstens eine weitere Isolierschicht ausgebildet wird, die die zweite dünne Gateoxidschicht und die zweite Isolierschicht über­ deckt.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Schritt der Verbindung des Drainbereiches mit der Bitleitung das Ätzen der wenigstens einen weiteren Isolier­ schicht, der zweiten dünnen Gateoxidschicht und der ersten dünnen Gateoxidschicht einschließt, um ein Metallkontaktloch zu bilden, durch das der Drainbereich mit der Bitleitung verbunden wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß Störstellen vom gleichen Leitfähigkeitstyp wie dem des Substrates in das Substrat dotiert werden, um die Feldschwel­ lenspannung zu steuern.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß Störstellen vom gleichen Leitfähigkeitstyp wie dem des Substrates in den aktiven Bereich dotiert werden, um die Gateschwellenspannung zu steuern.
23. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die erste dünne Gateoxidschicht eine Stärke von höchstens 200 A hat.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die wenigstens eine weitere Isolierschicht eine Schicht aus einem Borophosphosilikatglas einschließt, die bei einer bestimmten Heiztemperatur aufwachsen gelassen wird.
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