DE10206057B4

DE10206057B4 - Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung

Info

Publication number: DE10206057B4
Application number: DE10206057A
Authority: DE
Inventors: Weon-ho Suwon Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-02-08
Filing date: 2002-02-07
Publication date: 2007-11-29
Anticipated expiration: 2022-02-08
Also published as: US20020105020A1; TW523881B; US6555869B2; DE10206057A1; JP2002305260A; JP4217409B2

Abstract

Nichtflüchtiges Speicherbauelement mit
– einem Gate-Isolationsfilm (411) mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat (400),
– einem Tunnelisolationsfilm (412) zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat (400),
– einer Gate-Elektrode (450) eines Speichertransistors, die auf dem Tunnelisolationsfilm (412) und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist,
– einer Gate-Elektrode (460) eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm (411) gebildet ist,
– einem ersten dotierten Bereich (440), der in einem Teil des Halbleitersubstrats (400) unterhalb der Gate-Elektrode (450) des Speichertransistors gebildet ist und einen ersten schwach dotierten Bereich (442) und einen ersten stark dotierten Bereich (441) beinhaltet und sich mit einem Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappend erstreckt,
– einem zweiten dotierten Bereich (448), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400) ge bildet ist und mit einem der Gate-Elektrode (460) des Auswahltransistors abgewandten Endbereich des Speichertransistors überlappt und...

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement und auf ein Verfahren zur Herstellung eines solchen nichtflüchtigen Speicherbauelements.
Ein wichtiger Typ nichtflüchtiger Speicherbauelemente sind elektrisch löschbare, programmierbare Festwertspeicher (EEPROM), bei denen Elektronen durch Fowler-Nordheim(FN)-Tunneln durch einen Tunneloxidfilm wandern, der von einer dünnen Isolationsschicht z.B. aus SiO₂ gebildet ist, so dass Ladungen in einer floatenden, d.h. potentialmäßig schwebenden Gate-Elektrode gespeichert und ein zugehöriger Transistor in Abhängigkeit von der in der floatenden Gate-Elektrode gesammelten Ladungsmenge leitend oder sperrend geschaltet wird. Ob der Transistor leitend oder sperrend geschaltet ist, hängt von der Höhe einer Schwellenspannung des Bauelements ab.
EEPROM-Bauelemente sind in den Abmessungen ihrer Einheitszelle mit steigender Speicherkapazität kleiner geworden. Wenn die Größe einer Einheitszelle verringert wird, um den Speicherkapazitätsbedarf zu erfül len, tritt die Schwierigkeit auf, dass die Speicherzelleneigenschaften dazu tendieren, sich zu verschlechtern.
1 veranschaulicht in einer Querschnittansicht eine herkömmliche EEPROM-Zelle vom Typ mit floatender Gate-Elektrode und Tunneloxid (FLOTOX). Diese EEPROM-Zelle beinhaltet ein Halbleitersubstrat 10, das in nicht näher gezeigter Weise einen aktiven Bereich und einen Feldbereich umfasst. Auf dem aktiven Bereich des Halbleitersubstrats 10 ist mit relativ geringer Dicke ein Tunnelisolationsfilm 15 gebildet. Auf einem verbliebenen Teil des aktiven Bereichs des Halbleitersubstrats 10 ist ein Gate-Isolationsfilm 17 in einer gegenüber dem Tunnelisolationsfilm 15 größeren Dicke aufgebracht, mit Ausnahme eines Teils des aktiven Bereichs des Halbleitersubstrats 10, in welchem der Tunnelisolationsfilm 15 gebildet ist.
Über den Tunnelisolationsfilm 15 und den zwischen den Bereichen mit dem Tunnelisolationsfilm 15 eingebrachten Gate-Isolationsfilm 17 sind eine floatende Gate-Elektrode 21, ein Zwischenschichtisolator 22 und eine Abtastleitung 23 in dieser Reihenfolge gestapelt. Die floatende Gate-Elektrode, der Zwischenschichtisolator 22 und die Abtastleitung 23 bilden eine Gate-Elektrode eines Speichertransistors 20. Eine Wortleitung 25 ist auf dem Gate-Isolationsfilm 17 im Abstand vom Speichertransistor 20 gebildet und stellt eine Gate-Elektrode eines Auswahltransistors 30 dar. An beiden Seitenwänden der floatenden Gate-Elektrode 21 und der Abtastleitung 23 und an beiden Seitenwänden der Wortleitung 25 sind Abstandshalter 18 ausgebildet.
In einem Bereich des Halbleitersubstrats 10 unterhalb des Tunnelisolationsfilms 15 ist ein mit der Wortleitung 25 überlappender Kanalbereich 40 gebildet. Der Kanalbereich 40 beinhaltet einen stark n⁺-leitend dotierten Bereich 31 und einen schwach n^–-leitend dotierten Bereich 35. Der stark dotierte Bereich wird hierbei als ein Bereich mit relativ hoher Stör stellenkonzentration bezeichnet, während der schwach dotierte Bereich als ein Bereich mit relativ niedriger Störstellenkonzentration bezeichnet wird.
Ein gemeinsamer Source-Bereich 50 ist in einem Bereich des Halbleitersubstrats 10 beabstandet vom Kanalbereich 40 gebildet, wobei er mit der floatenden Gate-Elektrode 21 des Speichertransistors 20 überlappt. Der gemeinsame Source-Bereich 50 beinhaltet eine doppelte Diffusionsstruktur aus einem stark n⁺-leitend dotierten Bereich 32 und einem schwach n^–-leitend dotierten Bereich 36.
Ein Drain-Bereich 60 ist in einem Bereich des Halbleitersubstrats 10 beabstandet vom Kanalbereich 40 gebildet, wobei er mit der Wortleitung 25 überlappt. Der Drain-Bereich 60 besitzt eine doppelte Diffusionsstruktur aus einem stark n⁺-leitend dotierten Bereich 33 und einem schwach n^–-leitend dotierten Bereich 37.
Bei der herkömmlichen EEPROM-Zelle von 1 sind der gemeinsame Source-Bereich 50 und der Drain-Bereich 60, welche die besagte doppelte Diffusionsstruktur aufweisen, nach folgender Maßgabe gebildet. Der schwach n^–-leitend dotierte Bereich 35, der schwach n^–-leitend dotierte Bereich 36 und der schwach n^–-leitend dotierte Bereich 37 werden gleichzeitig in derselben Tiefe erzeugt, nachdem der stark n⁺-leitend dotierte Bereich 31 gebildet wurde. Danach werden die stark n⁺-leitend dotierten Bereiche 32 und 33 innerhalb des jeweiligen schwach n^–-leitend dotierten Bereichs 36 bzw. 37 mit einer Tiefe gebildet, die geringer als diejenige der schwach n^–-leitend dotierten Bereiche 36 und 37 ist.
Da der schwach n^–-leitend dotierte Bereich 35 des Kanalbereichs 40, der schwach n^–-leitend dotierte Bereich 36 des gemeinsamen Source-Bereichs 50 und der schwach n^–-leitend dotierte Bereich 37 des Drain-Bereichs 60 gleichzeitig bis zur gleichen Tiefe gebildet werden, erstreckt sich der schwach n^–-leitend dotierte Bereich 36 des gemeinsamen Source-Bereichs 50 durch eine Seitendiffusion in Richtung des Kanalbereichs 40. Dadurch kann sich eine Schwierigkeit bezüglich einer Verringerung der Abstandstoleranz zwischen dem schwach n^–-leitend dotierten Bereich 36 und dem Kanalbereich 40 ergeben.
Mit Verringerung der Abmessung der EEPROM-Zelle wird dieses Problem gravierender, und es besteht die Gefahr eines Kurzkanaleffektes durch Verringerung der effektiven Kanallänge. Dadurch kann ein Driftstrom auftreten, wenn zwischen dem Source-Bereich 50 und dem Drain-Bereich 60 ein starkes elektrisches Feld angelegt wird. Ein derartiger Driftstrom resultiert in einem Leckstrom, und die Schwellenspannungsverteilung wird durch den Leckstrom ungünstig beeinflusst, d.h. es kann zu einer Schwankung der Schwellenspannung kommen, durch die bestimmte Bauelementeigenschaften verschlechtert werden können.
Die Offenlegungsschrift DE 199 51 930 A1 offenbart ein nichtflüchtiges Speicherbauelement im Wesentlichen der oben zu 1 erläuterten Art.
In der Patentschrift US 6 127 224 A ist ein nichtflüchtiges Speicherbauelement beschrieben, das einen Gate-Isolationsfilm mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat, einen Tunnelisolationsfilm zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat, eine Gate-Elektrode eines Speichertransistors, die auf dem Tunnelisolationsfilm und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist, eine Gate-Elektrode eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm gebildet ist, sowie einen ersten, zweiten und dritten dotierten Bereich umfasst, wobei jeder dieser Bereiche seinerseits einen schwach dotierten und einen stark dotierten Bereich umfasst. Der erste dotierte Bereich ist in einem Teil des Halbleitersubstrats unterhalb der Gate-Elektrode des Speichertransistors gebildet und erstreckt sich mit einem Endbereich fluchtend bis zu einem zugewandten Endbereich der Gate-Elektrode des Auswahltransistors. Der zweite dotierte Bereich erstreckt sich von dem der Gate-Elektrode des Auswahltransistors abgewandten Endbereich des Speichertransistors aus von diesem weg, und der dritte dotierte Bereich erstreckt sich von einem vom ersten dotierten Bereich abgewandten Endbereich der Gate-Elektrode des Auswahltransistors aus von diesem weg. Die schwach dotierten Teilbereiche aller drei dotierten Bereiche werden in einem gemeinsamen Implantationsprozess mit gleicher Tiefe gebildet. Die stark dotierten Teilbereiche des ersten und dritten dotierten Bereichs werden vor den schwach dotierten Bereichen und mit größerer Tiefe als diese gebildet. Der stark dotierte Teilbereich des zweiten dotierten Bereichs wird nach den schwach dotierten Bereichen und ebenfalls mit größerer Tiefe als diese gebildet.
Weitere nichtflüchtige Speicherbauelemente vom FLOTOX-Typ mit mehreren lateral voneinander beabstandeten, dotierten Bereichen, von denen wenigstens zwei eine unterschiedliche Tiefe aufweisen, sind in den Patentschriften US 5 267 195 A und US 6 180 460 B1 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelementes der eingangs genannten Art, das eine verbesserte Schwellenspannungsverteilung und ausgezeichnete Bauelementeigenschaften aufweist, sowie eines Herstellungsverfahrens hierfür zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelementes mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 12.
Erfindungsgemäß wird der niedrig dotierte Bereich des gemeinsamen Source-Bereichs durch einen eigenständigen Prozess getrennt von demjenigen für die niedrig dotierten Bereiche des Kanalbereiches und des Drain-Bereichs mit einer geringeren Tiefe als die niedrig dotierten Bereiche des Kanalbereichs und des Drain-Bereichs gebildet. Dadurch kann der Seitendiffusionseffekt des gemeinsamen Source-Bereichs verringert werden, wodurch die effektive Kanallänge des Speichertransistors größer bleibt, ohne die Abmessung der EEPROM-Zelle zu erhöhen. Dies verbessert die Schwellenspannungsverteilung und führt dadurch zu ausgezeichneten Bauelementeigenschaften.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 eine Querschnittansicht einer herkömmlichen EEPROM-Zelle vom Typ mit floatender Gate-Elektrode und Tunneloxid,
2 eine Entwurfsdarstellung einer erfindungsgemäßen EEPROM-Zelle,
3 eine Querschnittansicht durch die erfindungsgemäße EEPROM-Zelle längs der Linie III-III von 2,
4 eine Querschnittansicht längs der Linie IV-IV von 2,
5 eine Querschnittansicht einer weiteren erfindungsgemäßen EEPROM-Zelle und
6A bis 6L Querschnittansichten aufeinanderfolgender Stufen eines erfindungsgemäßen Verfahrens zur Herstellung der EEPROM-Zelle von 5.
In den 2 bis 4 ist die Struktur einer ersten erfindungsgemäßen Realisierung einer EEPROM-Zelle dargestellt, worauf nachfolgend näher eingegangen wird. Bei dieser EEPROM-Zelle beinhaltet ein Halbleitersubstrat 400 einen aktiven Bereich 403 und einen Feldbereich 405. Auf einem Teil des aktiven Bereichs 403 des Halbleitersubstrats 400 ist ein Tunnelisolationsfilm 412 mit relativ geringer Dicke gebildet. Der Tunnelisolationsfilm 412 besteht vorzugsweise aus SiO₂ oder SiON. Auf dem restlichen Teil des aktiven Bereichs 403 ist ein Gate-Isolationsfilm 411 mit relativ großer Dicke ausgenommen in dem Teil des aktiven Bereichs 403 gebildet, auf dem der Tunnelisolationsfilm 412 gebildet ist.
Auf den Tunnelisolationsfilm 412 und den Abschnitten des Gate-Isolationsfilms 411, die an den Tunnelisolationsfilm 412 angrenzen, sind eine floatende Gate-Elektrode 452, ein Zwischensichtisolator 413 und eine Abtastleitung 455 in dieser Reihenfolge gestapelt. Die floatende Gate-Elektrode 452, der Zwischenschichtisolator 413 und die Abtastleitung 455 bilden eine Gate-Elektrode 450 eines Speichertransistors. Auf dem Gate-Isolationsfilm 411 ist mit Abstand von der Gate-Elektrode 450 des Speichertransistors eine Wortleitung 456 gebildet, die eine Gate-Elektrode 460 eines Auswahltransistors darstellt.
Vorzugsweise besteht die floatende Gate-Elektrode 452 aus Polysilizium, während die Abtastleitung 455 und die Wortleitung 456 bevorzugt aus Polysilizium oder Polycid bestehen. Bevorzugt besteht der Zwischenschichtisolator 413 aus SiO₂ oder einer Schichtfolge aus Oxid/Nitrid/Oxid (O/N/O).
Das Halbleitersubstrat 400 umfasst drei Übergangszonen, nämlich einen Kanalbereich 440, einen gemeinsamen Source-Bereich 448 und einen Drain-Bereich 449. Der Kanalbereich 440 ist in einem Teil des Halbleitersubstrats 400 unter dem Tunnelisolationsfilm 412 gebildet und überlappt mit der Wortleitung 456 des Auswahltransistors. Er beinhaltet ei nen stark n⁺-leitend dotierten Bereich 441 und einen schwach n^–-leitend dotierten Bereich 442.
Der gemeinsame Source-Bereich 448 ist in einem Teil des Halbleitersubstrats 400 mit Abstand vom Kanalbereich 440 gebildet und überlappt mit der floatenden Gate-Elektrode 452 des Speichertransistors. Er besitzt eine Struktur mit leicht dotierter Drain-Elektrode (LDD) mit einem schwach n^–-leitend dotierten Bereich 444 und einem stark n⁺-leitend dotierten Bereich 445.
Der Drain-Bereich 449 ist in einem Teil des Halbleitersubstrats 400 mit Abstand vom Kanalbereich 440 gebildet und überlappt die Wortleitung 456 des Auswahltransistors. Er besitzt eine doppelte Diffusionsstruktur mit einem schwach n^–-leitend dotierten Bereich 443 und einem stark n⁺-leitend dotierten Bereich 446.
An beiden Seitenwänden der floatenden Gate-Elektrode 452 ist ein Oxidfilm 414 gebildet. An beiden Seitenwänden des Oxidfilms 414 und der Abtastleitung 455 des Speichertransistors und an beiden Seitenwänden der Wortleitung 456 des Auswahltransistors sind Abstandshalter 416 gebildet.
Ein Passivierungsfilm 417 ist über der gesamten Oberseite des Halbleitersubstrats 400 gebildet. Er beinhaltet ein Kontaktloch 418, das einen Teil des stark n⁺-leitend dotierten Bereich 446 des Drain-Bereichs 449 freilegt. Eine Bitleitung 458 ist so gebildet, dass sie den Drain-Bereich 449 über das Kontaktloch 418 elektrisch kontaktiert.
In dieser erfindungsgemäßen EEPROM-Zelle ist der schwach n^–-leitend dotierte Bereich 444 des gemeinsamen Source-Bereichs 448 mit geringerer Tiefe ausgebildet als der schwach n^–-leitend dotierte Bereich 442 des Kanalbereichs 440 und der schwach n^–-leitend dotierte Bereich 443 des Drain-Bereichs 449.
Daher erstreckt sich der schwach n^–-leitend dotierte Bereich 444 des gemeinsamen Source-Bereichs 448 nicht so weit in Richtung Kanalbereich 440 wie der schwach n^–-leitend dotierte Bereich 36 des gemeinsamen Source-Bereichs 50 bei der herkömmlichen EEPROM-Zelle von 1. Der schwach n^–-leitend dotierte Bereich 444 des gemeinsamen Source-Bereichs 448 erstreckt sich etwa 0,3 μm in Richtung Kanalbereich 440, während sich der schwach n^–-leitend dotierte Bereich 36 des gemeinsamen Source-Bereichs 50 bei der herkömmlichen Zelle von 1 etwa 0,5 μm in Richtung Kanalbereich 40 erstreckt. Mit anderen Worten weist der schwach n^–-leitend dotierte Bereich 444 von 3 eine kleinere Seitendiffusionslänge auf als der schwach n^–-leitend dotierte Bereich 36 von 1.
Als Ergebnis kann die effektive Kanallänge der EEPROM-Zelle erhöht werden, ohne die Einheitszellenabmessung zu vergrößern, so dass sich die Schwellenspannungscharakteristik der EEPROM-Zelle verbessern lässt.
5 veranschaulicht in einer Querschnittansicht entsprechend 3 eine weitere erfindungsgemäße EEPROM-Zelle, die weitestgehend dieselbe Konfiguration wie diejenige von 3 aufweist und sich hauptsächlich nur in der Gate-Struktur des Auswahltransistors unterscheidet. Beim Auswahltransistor von 5 beinhaltet eine Gate-Elektrode 460 eine floatende Gate-Elektrode 453, einen Zwischenschichtisolator 413 und eine Wortleitung 456, die in dieser Reihenfolge über einen Gate-Isolationsfilm 411 gestapelt sind. Der Oxidfilm 414 ist an beiden Seitenwänden der floatenden Gate-Elektrode 453 gebildet. Die Abstandshalter 416 sind an beiden Seitenwänden des Oxidfilms 414 und an beiden Seitenwänden der Wortleitung 456 gebildet.
Bei den erfindungsgemäßen EEPROM-Zellen wird ein Löschvorgang in folgender Weise durchgeführt. An die Abtastleitung 455 der Gate-Elektrode 450 des Speichertransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. An die Bitleitung 458, die elektrisch mit dem Drain-Bereich 449 verbunden ist, wird eine Spannung von 0 Volt angelegt. An den gemeinsamen Source-Bereich 448 wird eine Spannung von 0 Volt angelegt, oder der gemeinsame Source-Bereich 448 wird in einem floatenden Zustand gehalten. An die Wortleitung 456 der Gate-Elektrode 460 des Auswahltransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. Dadurch wird zwischen der Bitleitung 458 und der Abtastleitung 455 der Gate-Elektrode 450 des Speichertransistors ein starkes elektrisches Feld gebildet, und Elektronen bewegen sich durch den Tunnelisolationsfilm 412 hindurch aufgrund des FN-Tunneleffektes zur floatenden Gate-Elektrode 452. Dementsprechend sammeln sich Elektronen in der floatenden Gate-Elektrode 452 der Gate-Elektrode 450 des Speichertransistors an, so dass sich eine Schwellenspannung des Speichertransistors um etwa 3 Volt auf 7 Volt erhöht. Damit ist ein Löschvorgang der EEPROM-Zelle abgeschlossen.
Ein Programmiervorgang der erfindungsgemäßen EEPROM-Zelle wird wie folgt ausgeführt. An die Abtastleitung 455 der Gate-Elektrode 450 des Speichertransistors wird eine Spannung von 0 Volt angelegt, während an die Bitleitung 458, die elektrisch mit dem Drain-Bereich 449 verbunden ist, eine hohe Spannung von 15 Volt bis 20 Volt angelegt wird. Der gemeinsame Source-Bereich 448 verbleibt in einem floatenden Zustand. An die Wortleitung 456 der Gate-Elektrode 460 des Auswahltransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. Dadurch werden Elektronen, die sich in der floatenden Gate-Elektrode 452 der Gate-Elektrode 450 des Speichertransistors gesammelt haben, abgeführt. Dementsprechend fällt die Schwellenspannung des Speicher transistors auf einen Wert zwischen –4 Volt und 0 Volt. Damit ist ein Programmiervorgang der EEPROM-Zelle abgeschlossen.
In dem Speichertransistor programmierte Daten werden dadurch gelesen, dass an die Bitleitung und die Abtastleitung einer ausgewählten von einer Mehrzahl von EEPROM-Zellen eine vorgegebene Spannung angelegt und festgestellt wird, ob über den Speichertransistor ein Strom fließt.
In den 6A bis 6L sind Querschnitte entsprechend 5 aus aufeinanderfolgenden Herstellungsstufen eines erfindungsgemäßen Verfahrens zur Herstellung der EEPROM-Zelle von 5 veranschaulicht, worauf nachfolgend näher eingegangen wird.
6A zeigt ein anfängliches Herstellungsstadium, bei dem ganzflächig auf dem Halbleitersubstrat 400 der Gate-Isolationsfilm 411 gebildet wird, der vorzugsweise aus SiO₂ besteht und eine Dicke zwischen 30 nm und 50 nm besitzt. In nicht gezeigter Weise wird auf dem Feldbereich des Halbleitersubstrats 400 ein Feldisolationsfilm erzeugt, um benachbarte Elemente zu isolieren, bevor der Gate-Isolationsfilm 411 gebildet wird.
Im Herstellungsstadium von 6B wird auf den Gate-Isolationsfilm 411 ein Fotoresist aufgebracht und in eine Fotoresiststruktur 421 strukturiert, um einen Teil des Gate-Isolationsfilms 411 freizulegen, der dem Kanalbereich 440 entspricht, der in anschließenden Prozessen gebildet wird. Unter Verwendung der Fotoresiststruktur 421 als Maske werden durch Ionenimplantation Störstellen 431 in stark n⁺-leitender Dotierung in das Halbleitersubstrat 400 eingebracht, um den stark n⁺-leitend dotierten Bereich 441 zu erzeugen. Vorzugsweise werden hierbei Phosphorionen mit einer Beschleunigungsspannung von 40 keV bis 100 keV und einer Dosis zwischen 1,0 × 10¹³ Atome/cm² und 1,0 × 10¹⁴ Atome/cm² implantiert. Danach wird die Fotoresiststruktur 421 entfernt.
Im Herstellungsstadium von 6C wird auf den Gate-Isolationsfilm 411 ein Fotoresist aufgebracht und in eine Fotoresiststruktur 422 strukturiert. Unter Verwendung der Fotoresiststruktur 422 als Maske wird der Gate-Isolationsfilm 411 geätzt, um einen Teil des stark n⁺-leitend dotierten Bereichs 441 freizulegen.
Im Herstellungsstadium von 6D wird auf dem freiliegenden Teil des stark n⁺-leitend dotierten Bereichs 441 der Tunnelisolationsfilm 412 gebildet, der bevorzugt aus SiO₂ oder SiON besteht und eine geringere Dicke als der Gate-Isolationsfilm 411 aufweist, vorzugsweise eine Dicke zwischen 5 nm und 9 nm. Anschließend wird die Fotoresiststruktur 422 entfernt.
Danach wird im Herstellungsstadium von 6E eine erste leitfähige Materialschicht 451 ganzflächig auf dem Halbleitersubstrat 400 abgeschieden, auf die dann eine isolierende Materialschicht 413a aufgebracht wird. Bevorzugt bestehen die erste leitfähige Materialschicht 451 aus Polysilizium und die isolierende Materialschicht 413a aus SiO₂ oder O/N/O.
Im Herstellungsstadium von 6F werden die erste leitfähige Materialschicht 451 und die isolierende Materialschicht 413a gleichzeitig geätzt, um die floatenden Gate-Elektroden 452 und 453 und den Zwischenschichtisolator 413 zu erzeugen.
Im Herstellungsstadium von 6G werden die floatenden Gate-Elektroden 452 und 453 durch einen Oxidationsprozess oxidiert, um den Oxidfilm 414 an beiden Seitenwänden der floatenden Gate-Elektroden 452 und 453 zu erzeugen. Vorzugsweise besitzt der Oxidfilm 414 eine Dicke von etwa 30 nm.
Im Herstellungsstadium von 6H wird ganzflächig auf dem Halbleitersubstrat 400 eine zweite leitfähige Materialschicht 454 abgeschieden, die vorzugsweise aus Polysilizium oder Poliycid besteht.
Im Herstellungsstadium von 6I wird die zweite leitfähige Materialschicht 454 in die Abtastleitung 455 und die Wortleitung 456 strukturiert. Dadurch sind die Gate-Elektrode 450 des Speichertransistors und die Gate-Elektrode 460 des Auswahltransistors vervollständigt.
Im Herstellungsstadium von 6J wird eine Fotoresiststruktur 423 erzeugt, um Teile des Halbleitersubstrats 400 freizulegen, in denen der Kanalbereich und der Drain-Bereich auszubilden ist. Unter Verwendung der Fotoresiststruktur 423 als Maske werden Störstellen 432 in schwach n^–-leitender Dotierung durch Ionenimplantation eingebracht, um die schwach n^–-leitend dotierten Bereiche 442 und 432 zu erzeugen. Vorzugsweise werden Phosphorionen mit einer Beschleunigungsspannung von 80 keV bis 90 keV und einer Dosis zwischen 1,0 × 10¹² Atome/cm² und 5,0 × 10¹³ Atome/cm² implantiert. Die schwach n^–-leitend dotierten Bereiche 442 und 443, die mit einer derartigen Ionendotierbedingung erzeugt werden, werden als ein Bereich mit einem n^–-Übergang hoher Spannung (HVN^–) bezeichnet. Daraufhin wird die Fotoresiststruktur 423 entfernt.
Im Herstellungsstadium von 6K wird eine Fotoresiststruktur 422 erzeugt, um einen Teil des Halbleitersubstrats 400 freizulegen, in welchem der gemeinsame Source-Bereich auszubilden ist. Unter Verwendung der Fotoresiststruktur 424 als Maske werden durch Ionenimplantation Störstellen 434 mit schwach n^–-leitender Dotierung eingebracht, um den schwach n^–-leitend dotierten Bereich 444 zu erzeugen. Vorzugsweise werden Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 30 keV bis 80 keV und einer Dosis zwischen 1,0 × 10¹² Atome/cm² und 1,0 × 10¹³ Atome/cm² implantiert. Der unter einer solchen Ionendotierbedingung gebildete, schwach n^–-leitend dotierte Bereich 444 wird als Bereich mit einem n^–-Übergang niedriger Spannung (LVN^–) bezeichnet. Daraufhin wird die Fotoresiststruktur 424 entfernt.
Wie oben erläutert, wird der LVN^–-Übergangsbereich 444 des gemeinsamen Source-Bereichs 448 unter einer Ionendotierbedingung gebildet, die sich von derjenigen der HVN^–-Übergangsbereiche 442 und 443 unterscheidet. Dabei besitzt der LVN^–-Übergangsbereich 444 des gemeinsamen Source-Bereichs 448 eine geringere Tiefe als die HVN^–-Übergangsbereiche 442 und 443 und eine relativ geringe Seitendiffusionslänge, was die effektive Kanallänge des Speichertransistors vergleichsweise groß hält.
Im Herstellungsstadium von 6L wird ganzflächig auf dem Halbleitersubstrat 400 eine isolierende Materialschicht abgeschieden und einem anisotropen Trockenätzvorgang unterworfen, um dann die Abstandshalter 416 an beiden Seitenwänden des Oxidfilms 414 und der Abtastleitung 455 der Gate-Elektrode 450 des Speichertransistors sowie an beiden Seitenwänden des Oxidfilms 414 und der Wortleitung 456 der Gate-Elektrode 460 des Auswahltransistors zu erzeugen.
Daraufhin wird eine Fotoresiststruktur 425 gebildet, um einen Teil des HVN^–-Übergangsbereichs 443 und einen Teil des LVN^–-Übergangsbereichs 444 freizulegen. Unter Verwendung der Fotoresiststruktur 425 als Maske werden durch Ionenimplantation Störstellen 434 in stark n⁺-leitender Dotierung eingebracht, um den stark n-leitend dotierten Bereich 445 und den stark n⁺-leitend dotierten Bereich 446 zu erzeugen. Vorzugsweise werden Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 60 keV und einer Dosis zwischen 1,0 × 10¹⁵ Atome/cm² und 5,0 × 10¹⁵ Atome/cm² implantiert.
Der stark n⁺-leitend dotierte Bereich 445 wird so gebildet, dass er an den LVN^–-Übergangsbereich 444 anstößt und zusammen mit letzterem den gemeinsamen Source-Bereich 448 mit der entsprechenden LDD-Struktur bildet. Der stark n⁺-leitend dotierte Bereich 446 wird mit einer geringeren Tiefe gebildet als der HVN^–-Übergangsbereich 443 und bildet zusammen mit letzterem den Drain-Bereich 449 in der entsprechenden Doppeldiffusionsstruktur.
Danach wird, wie in 5 gezeigt, ein Passivierungsfilm 417 ganzflächig auf das Halbleitersubstrat 400 aufgebracht. Das Kontaktloch 418 wird erzeugt, um einen Teil des stark n⁺-leitend dotierten Bereichs 446 des Drain-Bereichs 449 freizulegen. Die Bitleitung 458 wird so gebildet, dass sie elektrisch den Drain-Bereich 449 kontaktiert. Damit ist die Herstellung der erfindungsgemäßen EEPROM-Zelle abgeschlossen.
Wie oben beschrieben, werden die stark n⁺-leitend dotierten Bereiche 445 und 446 gleichzeitig erzeugt. Alternativ können diese beiden Bereiche 445 und 446 jedoch auch durch andere Methoden gebildet werden. Beispielsweise kann der stark n⁺-leitend dotierte Bereich 445 unter Verwendung einer Fotoresiststruktur gebildet werden, die einen Teil des LVN^–-Übergangsbereichs 444 freilegt. Danach wird der Passivierungsfilm 417 gebildet, und das Kontaktloch 418 wird an einer Stelle erzeugt, die einem Teil des HVN^–-Übergangsbereichs 443 entspricht. Durch das Kontaktloch 418 hindurch werden dann Störstellen durch Ionenimplantation eingebracht, um den stark n⁺-leitend dotierten Bereich 446 des Drain-Bereichs 449 zu erzeugen.
Die EEPROM-Zelle von 3 kann im wesentlichen ebenfalls durch das Verfahren gemäß den 6A bis 6L hergestellt werden, wobei im Herstellungsstadium von 6F die erste leitfähige Materialschicht 451 so geätzt wird, dass nur die floatende Gate-Elektrode 452 der Gate-Elek trode 450 des Speichertransistors erzeugt wird, wonach die Verfahrensschritte der 6G bis 6L folgen können.
Wie sich aus der obigen Erläuterung vorteilhafter Realisierungen ergibt, stellt die Erfindung ein nichtflüchtiges Halbleiterspeicherbauelement und ein Herstellungsverfahren hierfür zur Verfügung, die einige Vorteile aufweisen. So kann beispielsweise die Seitendiffusion des gemeinsamen Source-Bereichs reduziert werden, da der schwach dotierte Bereich des gemeinsamen Source-Bereichs durch einen von demjenigen für die Bildung der schwach dotierten Bereiche des Kanalbereichs und des Drain-Bereichs getrennten Prozess erzeugt wird. Dadurch kann die effektive Kanallänge des Speichertransistors groß gehalten werden, ohne die Abmessung der EEPROM-Zelle zu erhöhen, was die Schwellenspannungsverteilung verbessert und auf diese Weise zu ausgezeichneten Bauelementeigenschaften führt.

Claims

Nichtflüchtiges Speicherbauelement mit – einem Gate-Isolationsfilm (411) mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat (400), – einem Tunnelisolationsfilm (412) zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat (400), – einer Gate-Elektrode (450) eines Speichertransistors, die auf dem Tunnelisolationsfilm (412) und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist, – einer Gate-Elektrode (460) eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm (411) gebildet ist, – einem ersten dotierten Bereich (440), der in einem Teil des Halbleitersubstrats (400) unterhalb der Gate-Elektrode (450) des Speichertransistors gebildet ist und einen ersten schwach dotierten Bereich (442) und einen ersten stark dotierten Bereich (441) beinhaltet und sich mit einem Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappend erstreckt, – einem zweiten dotierten Bereich (448), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400) ge bildet ist und mit einem der Gate-Elektrode (460) des Auswahltransistors abgewandten Endbereich des Speichertransistors überlappt und einen zweiten schwach dotierten Bereich (444) und einen zweiten stark dotierten Bereich (445) beinhaltet, und – einem dritten dotierten Bereich (449), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400) gebildet ist und einen dritten schwach dotierten Bereich (443) und einen dritten stark dotierten Bereich (446) beinhaltet und mit dem vom ersten dotierten Bereich abgewandten Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappt, – wobei der zweite schwach dotierte Bereich (448) mit geringerer Tiefe gebildet ist als der erste schwach dotierte Bereich (440) und der dritte schwach dotierte Bereich (449).
Nichtflüchtiges Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der zweite schwach dotierte Bereich (444) und der zweite stark dotierte Bereich (445) eine schwach dotierte Drain(LDD)-Struktur bilden.
Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der dritte schwach dotierte Bereich (443) und der dritte stark dotierte Bereich (446) eine Doppeldiffusionsstruktur bilden.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Gate-Elektrode (450) des Speichertransistors eine floatende Gate-Elektrode (452), einen Zwischenschichtisolator (413) und eine Abtastleitung (455) umfasst, die übereinander gestapelt sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die floatende Gate-Elektrode (452) Polysilizium enthält und/oder der Zwischenschichtisolator (413) SiO₂ oder ein Oxid/Nitrid/Oxid-Material enthält und/oder die Abtastleitung (455) Polysilizium oder Polycid enthält.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gate-Elektrode (460) des Auswahltransistors eine Wortleitung (456) beinhaltet.
Nichtflüchtiges Speicherbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Wortleitung (456) Polysilizium oder Polycid enthält.
Nichtflüchtiges Speicherbauelement nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Gate-Elektrode (460) des Auswahltransistors eine floatende Gate-Elektrode (453) und einen Zwischenschichtisolator (413) beinhaltet, wobei die floatende Gate-Elektrode (453), der Zwischenschichtisolator und die Wortleitung (456) übereinander gestapelt sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass bei der Gate-Elektrode (460) des Auswahltransistors die floatende Gate-Elektrode (453) Polysilizium enthält und/oder der Zwischenschichtisolator (413) SiO₂ oder ein Oxid/Nitrid/Oxid-Material enthält.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Tunnelisolationsfilm (412) SiO₂ oder SiON enthält.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der erste, der zweite und der dritte dotierte Bereich (440, 448, 449) jeweils einen schwach n^–-leitend dotierten Bereich und einen stark n⁺-leitend dotierten Bereich beinhalten.
Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelementes mit der Schrittfolge: a) Bereitstellen eines Halbleitersubstrats (400) mit einem Gate-Isolationsfilm (411) mit voneinander beabstandeten Abschnitten, einem Tunnelisolationsfilm (412) und einem ersten stark dotierten Bereich (441), wobei der Tunnelisolationsfilm (412) zwischen benachbarten Gate-Isolationsfilmabschnitten angeordnet ist und der erste stark dotierte Bereich (441) in einem Teil des Halbleitersubstrats (400) unter dem Tunnelisolationsfilm (412) gebildet ist, b) Bilden einer Gate-Elektrode (450) eines Speichertransistors auf dem Tunnelisolationsfilm (412) und den angrenzenden Gate-Isolationsfilmabschnitten und Bilden einer Gate-Elektrode (460) eines Auswahltransistors auf einem Gate-Isolationsfilmabschnitt im Abstand von der Gate-Elektrode (450) des Speichertransistors, c) Erzeugen eines ersten schwach dotieren Bereichs (442) und eines zweiten schwach dotierten Bereichs (443) in einem Kanalbereich, wobei der erste schwach dotierte Bereich (442) an den ersten stark dotierten Bereich (441) angrenzt und sich mit einem Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappend erstreckt und der zweite schwach dotierte Bereich (443) vom ersten schwach dotierten Bereich (442) beabstandet ist und mit einem vom ersten schwach dotierten Bereich (442) abgewandten Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappt, d) Erzeugen eines dritten schwach dotierten Bereichs (444), der vom ersten stark dotierten Bereich (441) beabstandet ist und mit einem von der Gate-Elektrode (460) des Auswahltransistors abgewandten Endbereich der Gate-Elektrode (450) des Speichertransistors überlappt, und e) Erzeugen eines zweiten stark dotierten Bereichs (446) in einem Drain-Bereich (449) und eines dritten stark dotierten Bereichs (445) in einem gemeinsamen Source-Bereich (448) derart, dass der zweite stark dotierte Bereich (446) im zweiten schwach dotierten Bereich (443) gebildet ist und der dritte stark dotierte Bereich (445) an den dritten schwach dotierten Bereich (444) angrenzt.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt b folgende Teilschritte umfasst: – Abscheiden einer ersten leitfähigen Materialschicht (451) und einer isolierenden Materialschicht (413a) nacheinander ganzflächig auf dem Halbleitersubstrat, – gleichzeitiges Ätzen der ersten leitfähigen Materialschicht und der isolierenden Materialschicht zur Bildung einer floatenden Gate-Elektrode (452) und eines Zwischenschichtisolators (413) der Gate-Elektrode (450) des Speichertransistors und einer floatenden Gate-Elektrode (453) und eines Zwischenschichtisolators (413) der Gate-Elektrode (460) des Auswahltransistors, – Oxidieren der floatenden Gate-Elektroden (452, 453) zur Erzeugung eines Oxidfilms (414) an beiden Seitenwänden der floatenden Gate-Elektroden (452, 453), – Abscheiden einer zweiten leitfähigen Materialschicht ganzflächig auf dem Halbleitersubstrat (400) und – Ätzen der zweiten leitfähigen Materialschicht zur Bildung einer Abtastleitung (455) der Gate-Elektrode des Speichertransistors und einer Wortleitung (456) der Gate-Elektrode des Auswahltransistors.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt b folgende Teilschritte umfasst: – Abscheiden einer ersten leitfähigen Materialschicht (451) und einer isolierenden Materialschicht (413a) nacheinander ganzflächig auf dem Halbleitersubstrat (400), – gleichzeitiges Ätzen der ersten leitfähigen Materialschicht (451) und der isolierenden Materialschicht (413a) zur Bildung einer floatenden Gate-Elektrode (452) und eines Zwischenschichtisolators (413) der Gate-Elektrode (450) des Speichertransistors, – Oxidieren der floatenden Gate-Elektrode (452) zur Bildung eines Oxidfilms (414) an beiden Seitenwänden der floatenden Gate-Elektrode (452), – Abscheiden einer zweiten leitfähigen Materialschicht ganzflächig auf dem Halbleitersubstrat und – Ätzen der zweiten leitfähigen Materialschicht zur Bildung einer Abtastleitung (455) der Gate-Elektrode (450) des Speichertransistors und einer Wortleitung (456) der Gate-Elektrode (460) des Auswahltransistors.
Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die erste leitfähige Materialschicht (451) Polysilizium enthält und/oder der Zwischenschichtisolator (413) SiO₂ oder ein Oxid/Nitrid/Oxid-Material enthält und/oder die zweite leitfähige Materialschicht (445) Polysilizium oder Polycid enthält.
Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass der Tunnelisolationsfilm (412) SiO₂ oder SiON enthält.
Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass der erste stark dotierte Bereich (441) durch Ionenimplantation von Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 100 keV und einer Dosis zwischen 1,0 × 10¹³ Atome/cm² und 1,0 × 10¹⁴ Atome/cm² erzeugt wird.
Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass der zweite und dritte stark dotierte Bereich durch Ionenimplantation von Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 60 keV und einer Dosis zwischen 1,0 × 10¹⁵ Atome/cm² und 5,0 × 10¹⁵ Atome/cm² erzeugt werden.
Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass der erste und zweite schwach dotierte Bereich (442, 443) durch Ionenimplantation von Phosphorionen mit einer Beschleunigungsspannung von 80 keV bis 90 keV und einer Dosis zwischen 1,0 × 10¹² Atome/cm² und 5,0 × 10¹³ Atome/cm² erzeugt werden.
Verfahren nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass der dritte schwach dotierte Bereich (444) durch Ionenimplantation von Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 30 keV bis 80 keV und einer Dosis zwischen 1,0 × 10¹² Atome/cm² und 1,0 × 10¹³ Atome/cm² erzeugt wird.
Verfahren nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, dass vor dem Schritt e eine isolierende Materialschicht (413) ganzflächig auf dem Halbleitersubstrat (400) abgeschieden und anisotrop geätzt wird, um Abstandshalter (416) an beiden Seitenwänden des Oxidfilms (414) zu erzeugen.