DE19951930A1 - Elektrisch löschbarer, programmierbarer Festwertspeicher mit Abtast- und Auswahl-Tranistorgateelektrode und Verfahren zu seiner Herstellung - Google Patents

Abstract

Die Erfindung bezieht sich auf ein EEPROM mit einem integrierten Schaltkreissubstrat (100), einer Gateisolationsschicht (104), einer Tunnelisolationsschicht (110), einer Abtast-Transistorgateelektrode (I), einer Auswahl-Transistorgateelektrode (II), einem ersten dotierten Bereich (108) unterhalb der Tunnelisolationsschicht, einem zweiten dotierten Bereich (120a) unterhalb der Abtast-Transistorgateelektrode und einem dritten dotierten Bereich (122a) unterhalb der Auswahl-Transistorgateelektrode sowie auf ein Verfahren zu seiner Herstellung. DOLLAR A Erfindungsgemäß beinhalten sowohl die Abtast-Transistorgateelektrode (I) als auch die Auswahl-Transistorgateelektrode (II) drei Schichten, und zwar erstere eine potentialfreie Gateelektrode (112a), eine erste Zwischenebenen-Isolationsschicht (114a) und eine Abtast-Gateelektrode (116a) sowie letztere eine erste Auswahl-Gateelektrode (112b), eine zweite Zwischenebenen-Isolationsschicht (114b) und eine zweite Auswahl-Gateelektrode (116b). Verfahrensgemäß ist zur Herstellung dieser EEPROM-Struktur nur ein Ätzschritt erforderlich. DOLLAR A Verwendung als EEPROM-Bausteine.

Description

Die Erfindung bezieht sich auf einen elektrisch löschbaren, programmierbaren Festwertspeicher (EEPROM) nach dem Oberbe­ griff des Anspruchs 1 sowie auf ein Verfahren zu seiner Her­ stellung.

EEPROMs sind nichtflüchtige, elektrische programmierbare Spei­ cherbauelemente. Um ein EEPROM elektrisch neu zu programmie­ ren, kann ein Mechanismus verwendet werden, der als Fowler- Nordheim-Tunneln bekannt ist und auch als Elektronentunneln oder einfach Tunneln bezeichnet wird. Fowler-Nordheim-Tunneln ist ein quantenmechanischer Effekt, der es Elektronen ermög­ licht, eine Energiebarriere an einer Silicium/Siliciumdioxid- Grenzfläche mit einer Energie niedriger als 3,2 eV zu passie­ ren, die normalerweise benötigt wird, diese Energiebarriere zu überwinden.

Es sind EEPROMs vom Flash-Typ bekannt, die eine Eintran­ sistor-Speicherzelle beinhalten können. Andere bekannte Typen von EEPROMs können eine Speicherzelle aus zwei Transistoren enthalten. Die grundlegende Zweitransistor-Speicherzelle weist einerseits einen Zugriff- oder Auswahl-Transistor und andererseits einen Speicher- oder Abtast-Transistor aus dop­ peltem Polysilicium auf. Der Abtast-Transistor besitzt eine potentialfreie, d. h. potentialmäßig schwebende Polysilicium- Gateelektrode, die in Siliciumdioxid isoliert ist und kapazi­ tiv mit einer zweiten Gateelektrode aus Polysilicium gekop­ pelt ist, die eine Steuer-Gateelektrode darstellt und über sie gestapelt ist. Die Tunneloxidzelle mit potentialfreier Gateelektrode wird oft als FLOTOX-Typ ("floating gate tunne­ ling oxide") eines EEPROMs bezeichnet. Ein Überblick über EE­ PROMs wird in Kapitel 12 des Lehrbuchs mit dem Titel "Semi­ conductor Memories", Seiten 609 bis 650 gegeben, dessen In­ halt hierin durch Verweis aufgenommen wird.

Fig. 1 zeigt in einem Querschnitt eine erste herkömmliche EE­ PROM-Speicherzelle vom FLOTOX-Typ. Wie daraus ersichtlich, sind auf einem integrierten Schaltkreissubstrat 10, wie einem monokristallinen Siliciumsubstrat, eine dünne Tunnelisolati­ onsschicht 16 und eine dicke Gateisolationsschicht 12 gebil­ det. Eine Abtast-Transistorgateelektrode I besteht aus einer Mehrschichtstruktur, die eine potentialfreie Gateelektrode 18, eine Zwischenebenen-Isolationsschicht 20 und eine Abtast- Gateelektrode 22 auf der Tunnelisolationsschicht 16 und einem Teil der Gateisolationsschicht 12 umfaßt. Eine Auswahl- Transistorgateelektrode II beinhaltet eine einzelne Auswahl- Gateschicht 24 auf der Gateisolationsschicht 12 im Abstand von der Abtast-Transistorgateelektrode I.

Wie aus Fig. 1 weiter ersichtlich, erstreckt sich ein dotier­ ter Bereich 14 von unterhalb der Tunnelisolationsschicht 16 bis unterhalb der Auswahl-Transistorgateelektrode II. Ein zweiter dotierter Bereich, der auch als Source-Bereich 26 be­ zeichnet wird, ist vom ersten dotierten Bereich 14 beabstan­ det und erstreckt sich von unterhalb der Abtast-Transistor­ gateelektrode I nach außen über die Abtast-Transistor­ gateelektrode I hinaus. Ein dritter dotierter Bereich 28 ist vom ersten und vom zweiten dotierten Bereich 14, 26 beabstan­ det und erstreckt sich von unterhalb der Auswahl-Transistor­ gateelektrode II bis nach außen über die Auswahl-Transistor­ gateelektrode II hinaus. Der erste, der zweite und der dritte dotierte Bereich 14, 26, 28 bilden vorzugsweise jeweils einen Halbleiterübergang mit dem Substrat 10.

Die potentialfreie Gateelektrode 18 kann aus einer ersten Polysiliciumschicht hergestellt sein, und die Abtast-Transi­ storgateelektrode 22 sowie die Auswahl-Gateschicht 24 können von einer zweiten Polysiliciumschicht gebildet sein. Wie au­ ßerdem in Fig. 1 erkennbar, kann die Abtast-Gateelektrode 22 schmaler als die potentialfreie Gateelektrode 18 sein. EEPROM-Zellen gemäß Fig. 1 können zu ihrer Herstellung die Strukturierung einer ersten Polysiliciumschicht zum Bilden der potentialfreien Gateelektrode 18 beinhalten. Dann können in einem zweiten Fotolithographieprozeß die Abtast-Gate­ elektrode 22 und die einzelne Auswahl-Gateschicht 24 durch Strukturieren einer zweiten Polysiliciumschicht gebildet wer­ den. Allerdings kann es in einem solchen Prozeß schwierig sein, die Abtast-Gateelektrode 22 bezüglich der potential­ freien Gateelektrode 18 zu justieren, wenn die Abmessung der Speicherzelle verringert wird. Zudem können Kurzschlüsse durch verbleibendes Polysiliciummaterial verursacht werden, das entsteht, wenn die zweite Polysiliciumschicht geätzt wird, was die Prozeßzuverlässigkeit herabsetzen kann.

Fig. 2 zeigt in einem Querschnitt eine weitere herkömmliche EEPROM-Speicherzelle. Im Bauelement von Fig. 2 sind eine po­ tentialfreie Gateelektrode 58a und eine Abtast-Gateelektrode 62a, die eine Abtast-Transistorgateelektrode I bilden, je­ weils in zwei voneinander beabstandete Teile separiert. Des weiteren kann eine Auswahl-Transistorgateelektrode II aus zwei Polysiliciumschichten 58b, 62b gebildet sein, die von­ einander durch eine Zwischenebenen-Isolationsschicht 60 ge­ trennt und elektrisch miteinander verbunden sein können, z. B. unter Verwendung eines geeigneten vergrabenen Kontakts oder anderer, dem Fachmann hierfür allgemein bekannter Mittel. Die Abtast-Transistorgateelektrode I und die Auswahl-Transistor­ gateelektrode II können in einem Einschritt-Ätzprozeß herge­ stellt sein, in welchem eine zweite Polysiliciumschicht, die Zwischenebenen-Isolationsschicht 60 und eine erste Polysili­ ciumschicht nacheinander geätzt werden. Ein erster dotierter Bereich 54 ist unter einer Tunnelisolationsschicht 56 und un­ ter einer Gateisolationsschicht 52 in einem integrierten Schaltkreissubstrat 50 gebildet. Des weiteren können ein zweiter und dritter dotierter Bereich 64, 66 gebildet sein, die als Source- bzw. Drain-Elektrode fungieren, siehe bezüg­ lich einer derartigen Struktur die Patentschrift US 4.477.825.

In der EEPROM-Zelle von Fig. 2 läßt sich die Justierung der Abtast-Gateelektrode 62a bezüglich der potentialfreien Gate­ elektrode 58a verbessern, da ein einziger Fotolithographie­ schritt verwendet wird. Da jedoch die potentialfreie Gate­ elektrode 58a und die Abtast-Gateelektrode 62a jeweils in zwei Teile unterteilt sind, kann sich die Einheitszellenab­ messung gegenüber derjenigen des Bauelements von Fig. 1 erhö­ hen. Dies kann es schwierig machen, vergleichsweise hochinte­ grierte EEPROM-Bauelemente unter Verwendung der Einheitszelle gemäß Fig. 2 herzustellen.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines EEPROMs der eingangs genannten Art und eines Ver­ fahrens zu seiner Herstellung zugrunde, bei denen sich die Justierung zwischen der potentialfreien Gateelektrode und der Abtast-Gateelektrode verbessern läßt und ein hoher Integrati­ onsgrad des Bauelementes mit hoher Zuverlässigkeit erzielt werden kann.

Die Erfindung löst dieses Problem durch die Bereitstellung eines elektrisch löschbaren, programmierbaren Festwertspei­ chers mit den Merkmalen des Anspruchs 1 sowie eines Verfah­ rens zur Herstellung eines derartigen EEPROMs mit den Merkma­ len des Anspruchs 12.

Das dadurch bereitgestellte EEPROM kommt mit einer ungeteil­ ten Abtast-Transistorgateelektrode und einer ungeteilten Aus­ wahl-Transistorgateelektrode pro Einheitszelle aus, wobei die Gateelektroden durch einen einzigen Fotolithographieprozeß erzeugt werden können. Dadurch läßt sich die Abmessung pro Einheitszelle des EEPROMs reduzieren und/oder die Zuverläs­ sigkeit des Herstellungsprozesses erhöhen. Die Abtast-Tran­ sistorgateelektrode weist hierbei eine potentialfreie Gate­ elektrode, eine Zwischenebenen-Isolationsschicht und eine Ab­ tast-Gateelektrode auf, während die Auswahl-Transistorgate­ elektrode eine erste Auswahl-Gateelektrode, eine Zwischenebe­ nen-Isolationsschicht und eine zweite Auswahl-Gateelektrode aufweist.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben be­ schriebenen, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 und 2 Querschnittansichten herkömmlicher EEPROM-Bau­ elemente,

Fig. 3 eine Draufsicht auf ein erfindungsgemäßes EEPROM- Bauelement,

Fig. 4A und 4B Querschnittsansichten des EEPROM-Bauelementes von Fig. 3 entlang der Linien 4A-4A' bzw. 4B-4B' von Fig. 3,

Fig. 5A bis 12A Querschnittsansichten des erfindungsgemäßen integrierten Schaltkreisbauelementes entlang der Li­ nie 4A-4A' von Fig. 3 während aufeinanderfolgender Herstellungsschritte und

Fig. 5B bis 12B Querschnittsansichten des erfindungsgemäßen integrierten Schaltkreisbauelementes entlang der Li­ nie 4B-4B' von Fig. 3 während aufeinanderfolgender Herstellungsschritte.

Nachfolgend werden vorteilhafte Ausführungsformen der Erfin­ dung unter Bezugnahme auf die zugehörigen Figuren näher er­ läutert, wobei in den Figuren die Dicke von Schichten und Be­ reichen zum besseren Verständnis übertrieben wiedergegeben ist. Gleiche Bezugszeichen bezeichnen in den verschiedenen Figuren funktionell äquivalente Elemente. Des weiteren ist mit der Angabe, daß ein Element in Form einer Schicht, eines Bereiches oder eines Substrates "auf" einem anderen derarti­ gen Element liege, gemeint, daß es direkt oder unter Zwi­ schenfügung weiterer Elemente auf dem anderen Element liegen kann. Im Gegensatz dazu ist mit der Angabe, daß ein Element "direkt auf" einem anderen Element liegt, gemeint, daß sich keine anderen Elemente dazwischen befinden. Außerdem umfaßt die Erfindung zu jedem beschriebenen und illustrierten Aus­ führungsbeispiel auch dasjenige mit komplementärem Leitfähig­ keitstyp in den verschiedenen Schichtbereichen.

Erfindungsgemäß kann eine EEPROM-Einheitszelle aus nur einer Abtast-Transistorgateelektrode und nur einer Auswahl-Tran­ sistorgateelektrode bestehen. Die Abtast-Transistorgateelek­ trode umfaßt eine potentialfreie Gateelektrode, eine Zwi­ schenebenen-Isolationsschicht und eine Abtast-Gateelektrode. Die Auswahl-Transistorgateelektrode umfaßt eine erste Aus­ wahl-Gateelektrode, eine Zwischenebenen-Isolationsschicht und eine zweite Auswahl-Gateelektrode. Die Gateelektroden können durch einen einzigen Fotolithographieprozeß gebildet werden. Dementsprechend kann die Einheitszellenabmessung des EEPROMs reduziert und/oder die Zuverlässigkeit des Herstellungspro­ zesses erhöht werden.

Die Fig. 3, 4A und 4B veranschaulichen ein EEPROM mit einem integrierten Schaltkreissubstrat 100, z. B. einem monokri­ stallinen Siliciumsubstrat, das eine Feldisolationsschicht 102, z. B. in Form einer Feldoxidschicht, aufweist, um aktive Bereiche des integrierten Schaltkreissubstrates zu definie­ ren. Auf den aktiven Bereichen des integrierten Schaltkreis­ substrates 100 zwischen den Feldisolationsbereichen 102 sind eine dünne Tunnelisolationsschicht 110, z. B. mit einer Dicke zwischen etwa 5 nm und etwa 9 nm, sowie eine dicke Gateisolati­ onsschicht 104, z. B. mit einer Dicke zwischen etwa 30 nm und etwa 50 nm, vorgesehen. Auf der Tunnelisolationsschicht 110 und der Gateisolationsschicht 104 befindet sich eine Abtast- Transistorgateelektrode I. Diese beinhaltet eine potential­ freie Gateelektrode 112a auf der Tunnelisolationsschicht 110 und auf der Gateisolationsschicht 104, eine erste Zwischen­ ebenen-Isolationsschicht 114a auf der potentialfreien Ga­ teelektrode 112a und eine Abtast-Gatelektrode 116a auf der ersten Zwischenebenen-Isolationsschicht 114a gegenüber der potentialfreien Gateelektrode 112a. Auf der Gateisolations­ schicht 104 ist beabstandet von der Abtast-Transistorgate­ elektrode I eine Auswahl-Transistorgateelektrode II vorgese­ hen. Diese beinhaltet eine erste Auswahl-Gateelektrode 112b auf einem von der potentialfreien Gateelektrode 112a beab­ standeten Teil der Gateisolationsschicht 104, eine zweite Zwischenebenen-Isolationsschicht 114b auf der ersten Aus­ wahl-Gateelektrode 112b gegenüber der Gateisolationsschicht 104 und eine zweite Auswahl-Gateelektrode 116b auf der zwei­ ten Zwischenebenen-Isolationsschicht 114b gegenüber der er­ sten Auswahl-Gateelektrode 112b, wobei die zweite Auswahl- Gateelektrode 116b von der Abtast-Gateelektrode 116a beab­ standet ist. Die erste und die zweite Auswahl-Gateelektrode 112b, 116b können mittels eines vergrabenen Kontaktes oder eines anderen herkömmlichen Verbindungsmittels elektrisch miteinander verbunden sein.

Im integrierten Schaltkreissubstrat 100 ist unterhalb der Tunnelisolationsschicht 110 ein erster dotierter Bereich mit einem ersten Teil 108 und einem zweiten Teil 118 vorgesehen, wobei sich der erste dotierte Bereich unter die Auswahl- Transistorgateelektrode II erstreckt. Genauer gesagt er­ streckt sich der erste Teil 108 des ersten dotierten Bereichs von unterhalb der Tunnelisolationsschicht 110 nach außen über die Abtast-Transistorgateelektrode I hinaus, und der zweite Teil 118 erstreckt sich vom ersten Teil 108 bis unterhalb der Auswahl-Transistorgateelektrode II.

Des weiteren ist im integrierten Schaltkreissubstrat ein zweiter dotierter Bereich, auch als Source-Bereich bezeich­ net, unterhalb der Abtast-Transistorgateelektrode I und mit Abstand vom ersten dotierten Bereich 108, 118 vorgesehen. Wie aus Fig. 4A zu erkennen, umfaßt der zweite dotierte Bereich vorzugsweise einen ersten Teil 120b, der außerhalb der Ab­ tast-Transistorgateelektrode I liegt, und einen zweiten Teil 120a, der sich vom ersten Teil 120b bis unter die Abtast- Transistorgateelektrode I erstreckt.

Ein dritter dotierter Bereich, auch als ein Drain-Bereich be­ zeichnet, ist zusätzlich im integrierten Schaltkreissubstrat unterhalb der Auswahl-Transistorgateelektrode II vorgesehen und vom ersten dotierten Bereich 108, 118 beabstandet. Der dritte dotierte Bereich umfaßt vorzugsweise einen ersten Teil 122b außerhalb der Auswahl-Transistorgateelektrode II und ei­ nen zweiten Teil 122a, der sich vom ersten Teil 122b bis un­ ter die Auswahl-Transistorgateelektrode II erstreckt. Bei den ersten, zweiten und dritten dotierten Bereichen ist jeweils vorzugsweise deren zweiter Teil relativ zu deren erstem Teil nur leicht dotiert. Die ersten, zweiten und dritten dotierten Bereiche bilden vorzugsweise Übergänge mit dem integrierten Schaltkreissubstrat 100.

Wie unten näher beschrieben, bestehen die potentialfreie Ga­ teelektrode 112a und die erste Auswahl-Gateelektrode 112b vorzugsweise jeweils aus einem ersten und zweiten Teil einer ersten Schicht, und die Abtast-Gateelektrode 116a sowie die zweite Auswahl-Gateelektrode 116b bestehen bevorzugt aus ei­ nem ersten und zweiten Teil einer zweiten Schicht. Die erste und die zweite Schicht bestehen vorzugsweise aus Polysilicium und können ein Polycid enthalten, z. B. Polysilicium und Wolf­ ramsilicid. Ebenso sind die erste und zweite Zwischenebenen- Isolationsschicht 114a, 114b vorzugsweise von einem ersten bzw. zweiten Teil einer dritten Schicht gebildet. Die dritte Schicht beinhaltet vorzugsweise ein Oxid und kann z. B. Sili­ ciumoxinitrid enthalten.

In Fig. 3 bezeichnen das Bezugszeichen T den aktiven Bereich auf dem Substrat 100, das Bezugszeichen S denjenigen Teil, in welchem auf der Feldisolationsschicht 102 die Zwischenebenen- Isolationsschicht 114 und die Abtast-Gateelektrode 116a ohne die potentialfreie Gateelektrode 112a gebildet sind, und das Bezugszeichen C einen Bitleitungskontakt.

Nachfolgend wird kurz auf die Betriebsweise von EEPROMs gemäß den Fig. 3, 4A und 4B zum Speichern, d. h. Schreiben, Löschen und Lesen von Daten eingegangen. Speziell wird zum Löschen an die Abtast-Gateelektrode 116a eine hohe Spannung von z. B. et­ wa 15 V bis 18 V angelegt. Wenn die mit dem Drain-Bereich 122a, 122b verbundene Bitleitung geerdet ist, wird an die zweite Auswahl-Transistorgateelektrode 116b eine hohe Spannung von z. B. etwa 15 V bis 18 V angelegt, die den Auswahl-Transistor leitend schaltet, so daß ein starkes elektrisches Feld zwi­ schen der ersten Abtast-Gateelektrode 116a des Abtasttransi­ stors und der Bitleitung entsteht. Einige der von der Bitlei­ tung zugeführten Elektronen werden in die potentialfreie Gate­ elektrode 112a injiziert und Tunneln durch die Tunnelisolati­ onsschicht 112, wodurch ein Löschbetrieb bereitgestellt wird. Wenn daher die potentialfreie Gateelektrode 112a mit Elektro­ nen gesättigt ist, steigt die Schwellenspannung der Speicher­ zelle an. Außerdem wird wegen der hohen Schwellenspannung kein Kanal erzeugt, so daß der Abschaltzustand gespeichert wird.

Um neue Daten zu speichern, wird die Abtast-Gateelektrode 116a geerdet und eine hohe Spannung von z. B. etwa 15 V bis 18 V an die mit dem Drain-Bereich 122a, 122b verbundene Bitleitung angelegt. Außerdem wird eine hohe Spannung von z. B. etwa 15 V bis 18 V an die zweite Auswahl-Gateelektrode 116b angelegt. Dadurch wird der Auswahl-Transistor leitend geschaltet. Wenn somit ein starkes elektrisches Feld an die beiden Enden der Tunnelisolationsschicht 110 unterhalb der potentialfreien Ga­ teelektrode 112a und das Substrat 100 angelegt wird, überwin­ den in der potentialfreien Gateelektrode 112a gespeicherte Elektronen die dünne Barriere und werden in Richtung Drain- Bereich 122a, 122b im Substrat 100 über den ersten dotierten Bereich 108, 118 entladen. Als Resultat wird eine Datenpro­ grammierung ausgeführt. Wenn danach die Zelle gelesen wird, indem an die als eine Wortleitung fungierende, zweite Aus­ wahl-Gateelektrode 116b Leistung angelegt wird, fließt ein Strom über einen Kanal, der von einem niedrigen Schwellwert resultiert. Dementsprechend kann der Zustand gespeichert wer­ den. Folglich werden Daten gelesen, indem festgestellt wird, ob im Speicherzellentransistor durch Anlegen einer geeigneten Spannung an die Bitleitung und die Abtast-Gateelektrode 116a einer ausgewählten Zelle ein Strom vorliegt. Die nachstehende Tabelle 1 faßt die Betriebsbedingungen für solche erfind­ ungsgemäßen EEPROM-Zellen zusammen.

Tabelle 1

In der Tabelle repräsentieren Vpp eine hohe Spannung von z. B. etwa 15 V bis 18 V und GND ein Massepotential.

Nachfolgend werden Herstellungsverfahren für erfindungsgemäße EEPROM-Bauelemente näher beschrieben, wobei die Fig. 5A bis 12A und 5B bis 12B solche EEPROM-Bauelemente in aufeinander­ folgenden Fabrikationsstufen darstellen.

Wie in den Fig. 5A und 5B veranschaulicht, wird in einem in­ tegrierten Schaltkreissubstrat 100 ein Feldoxidbereich 102 gebildet, um einen aktiven Bereich und einen inaktiven Be­ reich zu definieren. Dazu kann eine herkömmliche Feldisolati­ on benutzt werden, wie eine thermische Oxidation und/oder ei­ ne Grabenisolation. Auf dem aktiven Bereich des Substrates 100 zwischen den Feldisolationsbereichen 102 wird eine Gate­ isolationsschicht 104 gebildet. Die Gateisolationsschicht kann eine Dicke zwischen etwa 30 nm und etwa 50 nm haben.

Wie in den Fig. 6A und 6B dargestellt, wird dann ein erstes Fotoresistmuster 106a erzeugt, und Dotierstoffe werden in ei­ nen ersten Teil des integrierten Schaltkreissubstrats durch die Gateisolationsschicht 104 hindurch implantiert, um den ersten dotierten Bereich 108 zu bilden. Es versteht sich, daß in den freigelegten Teil der Gateisolationsschicht 104 hinein vorzugsweise eine stark dotierte Implantation von Ionen mit zu demjenigen des Substrats entgegengesetztem Leitfähig­ keitstyp, z. B. von n⁺-leitenden Ionen, implantiert wird.

Im Prozeßstadium der Fig. 7A und 7B wird dann das erste Foto­ resistmuster 106a entfernt und ein zweites Fotoresistmuster 106b erzeugt, um einen Teil des ersten dotierten Bereichs 108 freizulegen. Die Gateisolationsschicht 104 wird in dem frei­ zulegenden Teil des ersten dotierten Bereichs 108 entfernt, um diesen Teil des ersten dotierten Bereichs freizulegen, wo­ zu ein Naßätzvorgang verwendet werden kann.

Im Prozeßstadium der Fig. 8A und 8B wird das zweite Fotore­ sistmuster 106b entfernt und die Tunnelisolationsschicht 110 auf dem freigelegten Teil des ersten dotierten Bereichs 108 gebildet. Die Tunnelisolationsschicht 110 kann eine Dicke von etwa 5 nm bis etwa 9 nm haben.

Anschließend wird, wie in den Fig. 9A und 9B dargestellt, ei­ ne vorzugsweise aus Polysilicium bestehende, erste leitfähige Schicht 112 ganzflächig auf dem integrierten Schaltkreis­ substrat gebildet. Um die potentialfreien Gateelektroden zwi­ schen verschiedenen Einheitszellen voneinander zu trennen, wird die erste leitfähige Schicht 112 vorzugsweise so struk­ turiert, daß ein Teil derselben von den Feldisolationsberei­ chen entfernt wird. Dieser Bereich ist derjenige, der in den Fig. 3 und 4B mit dem Bezugszeichen S bezeichnet ist.

Im Herstellungsstadium der Fig. 10A und 10B werden dann eine Zwischenebenen-Isolationsschicht 114 und eine zweite leitfä­ hige Schicht 116, die vorzugsweise aus Polysilicium besteht, auf der ersten leitfähigen Schicht 112 und der Feldoxid­ schicht gebildet. Es versteht sich, daß die Zwischenebenen- Isolationsschicht 114 eine Einzelschicht, vorzugsweise aus Siliciumdioxid, oder eine Mehrschichtstruktur beinhalten kann, z. B. eine Oxid/Nitrid/Oxid-Struktur. Andere Strukturen sind ebenfalls verwendbar. Des weiteren versteht sich, daß die zweite leitfähige Schicht 116 und/oder die erste leitfä­ hige Schicht 112 eine Polycid-Struktur beinhalten können.

Im Herstellungsstadium der Fig. 11A und 11B wird dann auf der zweiten leitfähigen Schicht ein drittes Fotoresistmuster 106c gebildet. Die zweite leitfähige Schicht 116, die Zwischenebe­ nen-Isolationsschicht 114 und die erste leitfähige Schicht 112 werden dann strukturiert, um die Abtast-Transistor­ gateelektrode I und die Auswahl-Transistorgateelektrode II zu definieren. Vorzugsweise werden die zweite leitfähige Schicht 116, die Zwischenebenen-Isolationsschicht 114 und die erste leitfähige Schicht 112 nacheinander unter Verwendung des Fo­ toresistmusters 106c als Maske geätzt. Als Ergebnis wird auf der Tunnelisolationsschicht 110 und der Gateisolationsschicht 104 die Abtast-Transistorgateelektrode I mit der potential­ freien Gateelektrode 112a, der ersten Zwischenebenen-Isola­ tionsschicht 114a und der Abtast-Gateelektrode 116a gebildet, während die Auswahl-Transistorgateelektrode II mit der er­ sten Auswahl-Gateelektrode 112b, der zweiten Zwischenebenen- Isolationsschicht 114b und der zweiten Auswahl-Gateelektrode 116b von der Abtast-Transistorgateelektrode I beabstandet auf der Gateisolationsschicht 104 gebildet wird.

Weiter ist in den Fig. 11A und 11B dargestellt, daß Ionen, z. B. n-leitende Ionen des zu demjenigen des Substrats entge­ gengesetzten Leitfähigkeitstyps, implantiert werden, um einen zweiten, einen dritten und einen vierten dotierten Bereich 120a, 122a, 118 zu erzeugen. Der zweite und der dritte do­ tierte Bereich 120a, 122a bilden einen Teil des Source- Bereiches bzw. des Drain-Bereiches.

Im Herstellungsstadium der Fig. 12A und 12B wird dann das dritte Fotoresistmuster 106c entfernt, und es wird ein vier­ tes Fotoresistmuster 106d erzeugt. Unter Verwendung des vier­ ten Fotoresistmusters als Maske werden dann stark dotierte Störstellenionen; z. B. n⁺-leitende Ionen des zu demjenigen des Substrats entgegengesetzten Leitfähigkeitstyps, implan­ tiert, um einen fünften dotierten Bereich 120b und einen sechsten dotierten Bereich 122b innerhalb des zweiten bzw. des dritten dotierten Bereichs 120a, 122a zu erzeugen. Dem­ entsprechend können die Source- und Drain-Bereiche leicht do­ tierte und stark dotierte Teilbereiche beinhalten. Das vierte Fotoresistmuster 106d kann dann entfernt werden.

Es versteht sich, daß der oben beschriebene Prozeßablauf auch variiert werden kann. Beispielsweise können die stark dotier­ ten Source- und Drain-Bereiche 120b, 122b in den Fig. 12A und 12B in separaten Schritten erzeugt werden, indem das dritte Fotoresistmuster 106c entfernt wird, der stark dotierte Sour­ ce-Bereich 120a mittels Implantieren von stark dotierten Io­ nen in das Substrat gebildet wird, eine Isolationsschicht aufgebracht wird, die Isolationsschicht selektiv geätzt wird, um eine Bitleitung zu definieren, und stark dotierte Ionen implantiert werden, um den stark dotierten Drain-Bereich 122b zu bilden. Zahlreiche weitere Variationen zu den oben be­ schriebenen Strukturen und Prozeßabläufen sind ebenfalls mög­ lich.

Somit können die Abtast-Transistorgateelektrode I und die Auswahl-Transistorgateelektrode II beide aus Mehrschicht­ strukturen bestehen und gleichzeitig in einem einzigen Ätz­ schritt erzeugt werden, bei dem das dritte Fotoresistmuster 106c als Maske fungiert. Demgemäß läßt sich die Justierung der potentialfreien Gateelektrode 112a und der Abtast-Gate­ elektrode 116a verbessern. Außerdem kann die Einheitszellen­ abmessung des EEPROMs reduziert werden, da nur eine einteili­ ge potentialfreie Gateelektrode 112a und eine einzelne ein­ teilige Abtast-Gateelektrode 116a pro Einheitszelle gebildet werden.

Claims (19)

1. Elektrisch löschbarer, programmierbarer Festwertspeicher (EEPROM) mit

• - einem integrierten Schaltkreissubstrat (100),
• - einer Gateisolationsschicht (104) und einer Tunnelisola­ tionsschicht (110) mit gegenüber der Gateisolationsschicht geringerer Dicke auf dem integrierten Schaltkreissubstrat,
• - einer Abtast-Transistorgateelektrode (I) auf der Tunnel­ isolationsschicht und der Gateisolationsschicht, wobei die Abtast-Transistorgateelektrode eine potentialfreie Gateelek­ trode (112a) auf der Tunnelisolationsschicht und der Gateiso­ lationsschicht, eine erste Zwischenebenen-Isolationsschicht (114a) auf der potentialfreien Gateelektrode gegenüber der Tunnelisolationsschicht und der Gateisolationsschicht sowie eine Abtast-Gateelektrode (116a) auf der ersten Zwischenebe­ nen-Isolationsschicht gegenüber der potentialfreien Gateelek­ trode aufweist,
• - einer Auswahl-Transistorgateelektrode (II) auf der Gate­ isolationsschicht mit Abstand von der Abtast-Transistor­ gateelektrode, wobei die Auswahl-Transistorgateelektrode eine erste Auswahl-Gateelektrode (112b) auf der Gateisolations­ schicht im Abstand von der Abtast-Transistorgateelektrode aufweist,
• - einem ersten dotierten Bereich (108, 118) im integrier­ ten Schaltkreissubstrat unterhalb der Tunnelisolations­ schicht, wobei sich der erste dotierte Bereich in das inte­ grierte Schaltkreissubstrat unterhalb der Auswahl-Transis­ torgateelektrode erstreckt,
• - einem zweiten dotierten Bereich (120b, 120a) im inte­ grierten Schaltkreissubstrat unterhalb der Abtast-Transis­ torgateelektrode und im Abstand vom ersten dotierten Bereich und
• - einem dritten dotierten Bereich (122b, 122a) im inte­ grierten Schaltkreissubstrat unterhalb der Auswahl-Transis­ torgateelektrode und mit Abstand vom ersten dotierten Be­ reich,

dadurch gekennzeichnet, daß

• - die Auswahl-Transistorgateelektrode (II) des weiteren eine zweite Zwischenebenen-Isolationsschicht (114b) auf der ersten Auswahl-Gateelektrode (112b) gegenüber der Gateisola­ tionsschicht (104) sowie eine zweite Auswahl-Gateelektrode (116b) auf der zweiten Zwischenebenen-Isolationsschicht ge­ genüber der ersten Auswahl-Gateelektrode, die von der Abtast- Gateelektrode beabstandet ist, aufweist.

2. Elektrisch löschbarer, programmierbarer Festwertspeicher nach Anspruch 1, weiter dadurch gekennzeichnet, daß die po­ tentialfreie Gateelektrode (112a) und die erste Auswahl- Gateelektrode (112b) einen ersten bzw. zweiten Teil einer er­ sten Schicht darstellen und die Abtast-Gateelektrode (116a) sowie die zweite Auswahl-Gateelektrode (116b) einen ersten bzw. zweiten Teil einer zweiten Schicht darstellen.

3. Elektrisch löschbarer, programmierbarer Festwertspeicher nach Anspruch 2, weiter dadurch gekennzeichnet, daß die erste und die zweite Schicht Polysilicium aufweisen.

4. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeich­ net, daß die erste und die zweite Zwischenebenen-Isolations­ schicht (114a, 114b) einen ersten bzw. zweiten Teil einer dritten Schicht darstellen.

5. Elektrisch löschbarer, programmierbarer Festwertspeicher nach Anspruch 4, weiter dadurch gekennzeichnet, daß die drit­ te Schicht ein Oxid beinhaltet.

6. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeich­ net, daß der erste dotierte Bereich einen ersten Teil (108), der sich von unterhalb der Tunnelisolationsschicht (110) nach außen über die Abtast-Transistorgateelektrode (I) hinaus er­ streckt, und einen zweiten Teil (118) umfaßt, der sich vom ersten Teil bis unterhalb der Auswahl-Transistorgateelektrode (II) erstreckt.

7. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeich­ net, daß der zweite dotierte Bereich einen ersten Teil (120b) außerhalb der Abtast-Transistorgateelektrode (I) und einen zweiten Teil (120a) umfaßt, der sich vom ersten Teil bis un­ terhalb der Abtast-Transistorgateelektrode erstreckt.

8. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeich­ net, daß der dritte dotierte Bereich einen ersten Teil (122b) außerhalb der Auswahl-Transistorgateelektrode (II) und einen zweiten Teil (122a) umfaßt, der sich vom ersten Teil bis un­ ter die Auswahl-Transistorgateelektrode erstreckt.

9. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 6 bis 8, weiter dadurch gekennzeich­ net, daß der zweite Teil (118) des ersten dotierten Bereichs niedriger dotiert ist als dessen erster Teil (108).

10. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeich­ net, daß der zweite Teil (120a) des zweiten dotierten Be­ reichs niedriger dotiert ist als dessen erster Teil (120b).

11. Elektrisch löschbarer, programmierbarer Festwertspeicher nach einem der Ansprüche 8 bis 10, weiter dadurch gekenn­ zeichnet, daß der zweite Teil (122a) des dritten dotierten Bereichs niedriger dotiert ist als dessen erster Teil (122b).

12. Verfahren zur Herstellung eines elektrisch löschbaren, programmierbaren Festwertspeichers (EEPROM), gekennzeichnet durch die Schrittfolge:

• - Erzeugen einer Gateisolationsschicht (104) und einer Tunnelisolationsschicht (110), die dünner als die Gateisola­ tionsschicht ist, auf einem integrierten Schaltkreissubstrat (110) sowie eines ersten dotierten Bereichs (108) im inte­ grierten Schaltkreissubstrat unterhalb der Tunnelisolations­ schicht und eines Teils der Gateisolationsschicht,
• - aufeinanderfolgendes Bilden einer ersten leitfähigen Schicht (112), einer Zwischenebenen-Isolationsschicht (114) und einer zweiten leitfähigen Schicht (116) auf der Tunnel­ isolationsschicht und der Gateisolationsschicht,
• - Strukturieren der zweiten leitfähigen Schicht, der Zwi­ schenebenen-Isolationsschicht und der ersten leitfähigen Schicht, um eine Abtast-Transistorgateelektrode (I) auf der Tunnelisolationsschicht und der Gateisolationsschicht, wobei die Abtast-Transistorgateelektrode einen ersten Teil (112a) der ersten leitfähigen Schicht, einen ersten Teil (114a) der Zwischenebenen-Isolationsschicht und einen ersten Teil (116a) der zweiten leitfähigen Schicht beinhaltet, und des weiteren eine Auswahl-Transistorgateelektrode (II) auf der Gateisola­ tionsschicht im Abstand von der Abtast-Transistorgate­ elektrode zu definieren, wobei die Auswahl-Transistorgate­ elektrode einen zweiten Teil (112b) der ersten leitfähigen Schicht, einen zweiten Teil (114b) der Zwischenebenen-Isola­ tionsschicht und einen zweiten Teil (116b) der zweiten leitfähigen Schicht beinhaltet, und
• - gleichzeitiges Erzeugen eines zweiten, eines dritten und eines vierten dotierten Bereichs (120a, 122a, 118) im integrierten Schaltkreissubstrat unter Verwendung der Ab­ tast-Transistorgateelektrode und der Auswahl-Transistor­ gateelektrode als Maske, wobei der zweite, der dritte und der vierte dotierte Bereich voneinander beabstandet sind, sich der zweite dotierte Bereich von unterhalb der Abtast- Transistorgateelektrode nach außen über die Abtast-Tran­ sistorgateelektrode hinaus erstreckt, sich der dritte do­ tierte Bereich von unterhalb der Auswahl-Transistorgate­ elektrode nach außen über die Auswahl-Transistorgate­ elektrode hinaus erstreckt und sich der vierte dotierte Be­ reich vom ersten dotierten Bereich bis unterhalb der Aus­ wahl-Transistorgateelektrode erstreckt.

13. Verfahren nach Anspruch 12, weiter dadurch gekenn­ zeichnet, daß nach dem Schritt des gleichzeitigen Bildens des zweiten, dritten und vierten dotierten Bereichs folgen­ de Schritte ausgeführt werden:

• - Erzeugen eines fünften dotierten Bereichs (120b) in­ nerhalb des zweiten dotierten Bereichs (120a) außerhalb der Abtast-Transistorgateelektrode (I) und
• - Erzeugen eines sechsten dotierten Bereichs (122b) in­ nerhalb des dritten dotierten Bereichs (122a) außerhalb der Auswahl-Transistorgateelektrode.

14. Verfahren nach Anspruch 13, weiter dadurch gekenn­ zeichnet, daß die Schritte des Erzeugens eines fünften und eines sechsten dotierten Bereichs (120b, 122b) gleichzeitig ausgeführt werden.

15. Verfahren nach Anspruch 13 oder 14, weiter dadurch ge­ kennzeichnet, daß der erste, der fünfte und der sechste do­ tierte Bereich (108, 120b, 122b) stärker dotiert werden als der vierte, der zweite bzw. der dritte dotierte Bereich (118, 120a, 122a).

16. Verfahren nach einem der Ansprüche 12 bis 15, weiter dadurch gekennzeichnet, daß der Schritt der Bildung einer Gateisolationsschicht (104) und einer Tunnelisolations­ schicht (110) auf einem integrierten Schaltkreissubstrat (100) sowie eines ersten dotierten Bereichs (108) im inte­ grierten Schaltkreissubstrat unterhalb der Tunnelisolati­ onsschicht und eines Teils der Gateisolationsschicht fol­ gende Teilschritte umfaßt:

• - Bilden der Gateisolationsschicht auf dem integrierten Schaltkreissubstrat,
• - Implantieren von Dotierstoffen in einen ersten Teil des integrierten Schaltkreissubstrats durch die Gateisola­ tionsschicht hindurch, um den ersten dotierten Bereich zu bilden,
• - Entfernen der Gateisolationsschicht von einem Teil des ersten dotierten Bereichs, um diesen Teil des ersten do­ tierten Bereichs freizulegen, und
• - Bilden der Tunnelisolationsschicht auf dem freigeleg­ ten Teil des ersten dotierten Bereichs.

17. Verfahren nach einem der Ansprüche 12 bis 16, weiter dadurch gekennzeichnet, daß im integrierten Schaltkreis­ substrat Feldisolationsbereiche (102) erzeugt werden und der Schritt des sequentiellen Bildens einer ersten leitfä­ higen Schicht (112), einer Zwischenebenen-Isolationsschicht (114) und einer zweiten leitfähigen Schicht (116) auf der Tunnelisolationsschicht (110) und der Gateisolationsschicht (104) folgende Teilschritte umfaßt:

• - ganzflächiges Bilden der ersten leitfähigen Schicht auf dem integrierten Schaltkreissubstrat einschließlich der Feldisolationsbereiche,
• - Strukturieren der ersten leitfähigen Schicht, um einen Teil derselben von den Feldisolationsbereichen zu entfer­ nen,
• - ganzflächiges Bilden der Zwischenebenen-Isolations­ schicht auf der strukturierten ersten leitfähigen Schicht und auf den Feldisolationsbereichen und
• - ganzflächiges Bilden der zweiten leitfähigen Schicht auf der Zwischenebenen-Isolationsschicht.

18. Verfahren nach einem der Ansprüche 12 bis 17, weiter dadurch gekennzeichnet, daß die erste und die zweite leit­ fähige Schicht (112, 116) Polysilicium aufweisen.

19. Verfahren nach einem der Ansprüche 12 bis 18, weiter dadurch gekennzeichnet, daß die Zwischenebenen-Isolations­ schicht ein Oxid enthält.