DE4115185C2 - Verfahren zur Herstellung eines Halbleiterbauelements mit nichtflüchtigem Speicher - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements mit nichtflüchtigem Speicher

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements mit nichtflüchtigem Speicher nach dem Oberbegriff des Patentnanspruchs 1.
Üblicherweise enthält ein nichtflüchtiger Halbleiterspeicher des Typs mit einem schwebenden ("floating") Gate eine elektrisch isolierte, schwebende Gate-Elektrode unterhalb einer steuernden Gate-Elektrode, wobei der schwebenden Gate-Elektrode Ladungen zugeführt werden und dort als gespeicherte Information verbleiben. Wenn bei einem solchen nichtflüchtigen Halbleiterspeicher des Typs mit einem schwebenden Gate Information eingeschrieben oder gelöscht wird, wird ein starkes elektrisches Feld an der dünnen Gateoxidschicht unter der schwebenden Gate-Elektrode erzeugt und Ladungen von der schwebenden Gate-Elektrode über die dünne Gateoxidschicht zu- oder abgeführt. Die Dauer zum Einschreiben oder Löschen der Information hängt deshalb vom elektrischen Feld in der unterhalb der schwebenden Gate-Elektrode gebildeten Gateoxidschicht ab.
Solche nichtflüchtigen Halbleiterspeicher vom Typ mit einem schwebenden Gate sind als EPROMs, EEPROMs, Flash-EEPROMs, etc. ausführbar. Fig. 3 zeigt einen Querschnitt einer bekannten Halbleiterspeicherzellenstruktur eines typischen Beispiels des Typs mit schwebendem Gate. In der in Fig. 3 gezeigten Zelle sind ein Source-Gebiet (9a) und ein Drain-Gebiet (9b), welche n⁺-dotiert nahe der Oberseite eines p-dotierten Siliziumsub­ strats (1) angeordnet sind, voneinander durch ein Kanalgebiet getrennt. Eine dünne Gateoxidschicht (3) ist auf das Kanal­ gebiet und teilweise auf das Source-Gebiet (9a) und das Drain- Gebiet (9b) aufgebracht. Eine als schwebende Gate-Elektrode dienende erste leitende Schicht (4), eine Isolationsschicht (5) und eine als steuernde Gate-Elektrode dienende zweite leitende Schicht (6) sind auf der Gateoxidschicht (3) gebildet. Um in ein EPROM mit einer solchen Zellenstruktur Information einzu­ schreiben, werden jeweils hohe Spannungen von 12,5 V bzw. 7 bis 8 V an die steuernde Gate-Elektrode bzw. das Drain-Gebiet angelegt, wodurch ein elektrisches Feld in der schwebenden Gate-Elektrode erzeugt wird und Elektronen im Abschnürbereich auf der Seite des Drain- Gebiets beschleunigt werden, was deren Injektion in die schwebende Gate-Elektrode verursacht. Wenn zum Löschen der Information mit ultraviolettem Licht bestrahlt wird, werden die injizierten Elektronen zum Initialisieren der Speicherzelle emittiert. Wenn in einem EEPROM eine hohe Span­ nung (ca. +20 V) bei geerdeter Drain-Elektrode an die steuernde Gate- Elektrode angelegt wird, werden die Elektronen über die dünne Gateoxidschicht in die schwebende Gate-Elektrode injiziert. Wenn umgekehrt die Spannung bei geerdeter steuernder Gate- Elektrode an die Drain-Elektrode angelegt wird, werden die Elektronen von der schwebenden Gate-Elektrode über die dünne Gateoxidschicht emittiert. Wie oben beschrieben, erfolgt die Injektion und Emission der Elektronen über die Gateoxidschicht, was eine Veränderung der Schwellenspannung im Kanalgebiet zur Folge hat, wodurch die Funktion der nichtflüchtigen Informationsspeicherung erhalten wird.
Da Injektion und Emission der Elektronen durch den Tunneleffekt oder den Effekt heißer Elektronen erfolgt, sollte bei dem bekannten nichtflüchtigen Halbleiterspeicher des Typs mit schwebendem Gate eine dünne Gateoxidschicht gebildet sein, um Injektion und Emission der Elektronen effektiv zu gestalten.
Üblicherweise beträgt die Dicke bei einem EPROM ungefähr 30 nm und bei einem EEPROM ungefähr 10 nm.
Bei solchen bekannten nichtflüchtigen Halbleiterspeichern des Typs mit schwebendem Gate werden die beim Einschreiben von Information in die schwebende Gate-Elektrode injizierten Elek­ tronen von der durch die umgebende Isolationsschicht bewirkten Potentialbarriere eingeschlossen und damit gespeichert. Wenn die umgebende Isolationsschicht jedoch während des Her­ stellungsvorgangs beschädigt wird oder einen Defekt aufweist, entweichen die injizierten Elektronen über den beschädigten oder defekten Bereich. Dieser Elektronenleckverlust von der schwebenden Gate-Elektrode verschlechtert die Zuverlässigkeit des Speicherbauelements.
Um die hauptsächliche Ursache für den Elektronenleckverlust herauszufinden, wurde in zwei Proben, welche eine zwischen­ liegende Isolationsschicht mit einer Dicke von 40 nm bzw. 60 nm aufwiesen, Information abgespeichert. Die Proben wurden darauf­ hin für 48 Stunden einer Temperatur von 200°C ausgesetzt. Die Änderung der Schwellenspannung VT wurde in Intervallen von 12 Stunden gemessen; das erhaltene Resultat ist als Diagramm in Fig. 4 graphisch dargestellt und zeigt, daß die ursprüngliche Schwellenspannung VT beider Proben unabhängig von der Dicke der zwischenliegenden Isolationsschicht während 48 Stunden von +4 V auf +2 V abgesunken ist. Der Elektronenleckverlust der schweben­ den Gate-Elektrode ist also nicht von der Dicke der zwischen­ liegenden Isolationsschicht abhängig und erfolgt hauptsächlich über die dünne Gateoxidschicht.
In der in Fig. 3 gezeigten bekannten Zellenstruktur sind die dünne Gateoxidschicht (3), die erste leitende Schicht (4), die zwischenliegende Isolationsschicht (5) und die zweite leitende Schicht (6) nacheinander auf dem Siliziumsubstrat (1) über­ einander gestapelt; die zweite leitende Schicht (6), die zwischenliegende Isolationsschicht (5) und die erste leitende Schicht (4) werden nacheinander geätzt, um eine schwebende und eine darüber gestapelte steuernde Gate-Elektrode zu bilden. Wenn das Ätzen über das erforderliche Maß hinaus erfolgt, werden hierbei auch die Seiten der Gateoxidschicht (3) unter der schwebenden Gate-Elektrode (4) etwas angeätzt, oder die freiliegenden Seiten der Gateoxidschicht (3) erhalten einen Stoß und werden dann durch die reaktiven Ionen während des reaktiven Ionenätzens beschädigt. So werden die freiliegenden Seiten der Gateoxidschicht (3) während des Herstellungsvorgangs beschädigt, was den überwiegenden Teil der Elektronenleckverluste verursacht.
Speziell im Fall von Flash-EEPROMs ist die Gateoxidschicht ungefähr 10 nm dick und in hochintegrierten Bauelementen, im Megabit-Bereich und höher, ist die Dicke der Isolationsschicht noch geringer.
Verfahrensschritte, wie sie im Oberbegriff des Patentanspruchs 1 angegeben sind, sind aus der US 4 775 642 bekannt, wobei dort in einem anschließenden Schritt ohne vorheriges Aufwachsen einer thermischen Oxidschicht mittels Implantation Source- und Drain-Gebiete erzeugt werden.
In der JP 63-38253 (A) ist offenbart, zur Erhöhung der di- elektrischen Durchschlagsfestigkeit in einem Halbleiterbauelement die dünne Gateoxidschicht nach Maskieren mit einer strukturierten Siliziumnitridschicht nachzuoxidieren und dadurch schnabelförmig dicker werdende Randbereiche des Oxids auszubilden, die sich nach anschließender Entfernung der Nitridmaske und Bildung einer ersten Gate-Elektrode unterhalb deren seitlichen Rändern befinden. Anschließend werden eine zwischenliegende Isolationsschicht und eine zweite Gate-Elektrodenschicht gebildet.
Bei einem in der EP 0 379 450 A1 beschriebenen Verfahren wird nach dem Abätzen einer obenliegenden Isolationsschicht sowie der beiden Gate-Elektrodenschichten und der zwischenliegenden Isolationsschicht auch die unterste, an das Substrat angrenzende Isolationsschicht entfernt, bevor mittels Implantation Source- und Drain-Gebiete erzeugt und anschließend weitere Oxidschichten aufgebracht werden.
Weiterhin ist es z. B. aus der US 4 697 330 und aus Ohtsuka, A 4-Mbit CMOS EPROM, IEEE J. of Solid State Circuits, Vol. SC-22, No. 5, Oktober 1987, S. 669 bekannt, die zwischen den Gate-Elektrodenschichten angeordnete Isolationsschicht als Mehrschichtstruktur aus übereinanderliegenden Oxid- und Nitridschichten auszubilden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Halbleiterbauelements mit nichtflüchtigem Speicher bereitzustellen, bei dem das gefertigte Halbleiterbauelement wenig Elektronenleckverluste und eine verbesserte Datenhaltecharakteristik aufweist.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst. Da die Gateoxidschicht an den Randbereichen seitlich unterhalb der schwebenden Gate-Elektrode dicker ist als im mittigen Bereich, wird Elektronenleckverlusten vorgebeugt und die Datenhaltecharakteristik verbessert.
Bevorzugte Ausführungsformen der Erfindung sowie zu deren besserem Verständnis eine Ausführungsform nach dem Stand der Technik sind in den Zeichnungen dargestellt und werden nach­ folgend beschrieben.
Fig. 1 zeigt eine erfindungsgemäße stapelförmige Flach-EEPROM-Zelle im Querschnitt,
Fig. 2 eine graphische Darstellung der charakteristischen Veränderung der Schwellenspannung VT mit der Zeit für EEPROM-Zellen nach Fig. 1 bei einer Temperaturein­ wirkung von 200°C und verschiedenen Dicken des thermischen Oxids,
Fig. 3 eine bekannte stapelförmige Flash-EEPROM-Zelle im Querschnitt,
Fig. 4 eine graphische Darstellung der charakteristischen Änderung der Schwellenspannung VT mit der Zeit für EEPROM-Zellen nach Fig. 3 bei verschiedenen Dicken der zwischenliegenden Oxidschicht,
Fig. 5 ein planares Entwurfsdiagramm einer Matrix mit erfindungsgemäßen stapelförmigen Flash-EEPROM­ Zellen im Ausschnitt,
Fig. 6 einen Querschnitt längs der Linie A-A der Fig. 5,
Fig. 7 einen Querschnitt längs der Linie B-B der Fig. 5,
Fig. 8A bis 8D Querschnitte, die aufeinanderfolgende Stufen eines ersten Herstellungsverfahrens für das erfindungs­ gemäße stapelförmige Flash-EEPROM illustrieren, und
Fig. 9a bis 9d Querschnitte, die aufeinanderfolgende Stufen eines zweiten, bevorzugten Herstellungsverfahrens des erfindungsgemäßen stapelförmigen Flash-EEPROMs illustrieren.
Eine erfindungsgemäße, in Fig. 1 gezeigte Zellenstruktur eines Halbleiterbauelements mit nichtflüchtigem Speicher vom Typ mit einem schwebenden Gate enthält ein n⁺-dotiertes Source-Gebiet (9a) und ein Drain-Gebiet (9b) an der Oberseite eines p-dotier­ ten Halbleitersubstrats (1), die von einem Kanalgebiet getrennt sind, sowie eine beispielsweise mit einer ungefähr 10 nm dicken Oxidschicht gebildete Gateisolationsschicht (3), die über dem Kanalgebiet und jeweils einem Teil des Source-Gebietes (9a) und des Drain-Gebietes (9b) gebildet ist; weiterhin sind stapel­ weise auf die Gateisolationsschicht (3) eine erste leitende Schicht (4) als schwebende Gate-Elektrode, eine zwischenliegen­ de Isolationsschicht (5) und eine zweite leitende Schicht (6) als steuernde Gate-Elektrode aufgebracht, wonach die Bildung der Zelle durch Aufwachsen einer thermischen Oxidschicht (10), deren Dicke mindestens zweimal so groß ist wie diejenige der Gateisolationsschicht (3), auf der Oberfläche der obigen Struktur vervollständigt wird. Während des Wachstums der thermischen Oxidschicht (10) wird der entstehende, sich zum aktiven Bereich der Gateisolationsschicht (3) hin erstreckende und sich mit dieser verbindende, schnabelförmige Randbereich ("bird′s beak") der thermischen Oxidschicht als ein dickerer Schichtbereich (3a) der Gateisolationsschicht (3) vorgesehen. Selbst wenn daher die freiliegenden Seitenbereiche der Gate­ isolationsschicht (3) beschädigt werden, wird dies durch die Erzeugung des dickeren Schichtbereiches (3a) kompensiert, so daß ein Elektronenleckverlust verhindert wird.
Zum Testen der Zuverlässigkeit der erfindungsgemäßen Zellen­ struktur wurde eine hohe Spannung von +20 V für verschiedene Proben mit einer Schichtdicke der thermischen Oxidschicht (10) von 20 nm, 50 nm und 100 nm an die zweite leitende Schicht (6) angelegt und das Source-Gebiet (9a), das Drain-Gebiet (9b) und das Substrat (1) jeweils geerdet. Dies injiziert Elektronen in die erste leitende Schicht (4), zum Beispiel einer schwebenden Gate-Elektrode mit 100 mS. Daraufhin wurden die Proben in einem Ofen für 48 Stunden einer Temperatur von 200°C ausgesetzt. Die Schwellenspannung VT jeder Probe wurde alle 12 Stunden gemessen und das erhaltene graphische Schaubild ist in Fig. 2 gezeigt, woraus ersichtlich ist, daß, wenn die thermische Oxidschicht mit einer Dicke von 20 nm gebildet ist, die Abfallcharakte­ ristik der Schwellenspannung denjenigen ähnelt, die die be­ kannten Zellenstrukturen aufweisen. Für die Proben mit Schicht­ dicken von 50 nm und 100 nm ergibt sich jedoch, daß die Abnahme der Schwellenspannung bemerkenswert verringert ist. Im Fall der Probe mit der Schichtdicke von 100 nm bleibt die Schwellen­ spannung sogar nach 48 Stunden annähernd auf ihrem ursprüng­ lichen Wert.
Nachfolgend wird ein Herstellungsverfahren für die oben be­ schriebene erfindungsgemäße Struktur beschrieben.
In Fig. 5 ist ein planares Entwurfsdiagramm eines erfindungs­ gemäßen Halbleiterbauelements mit nichtflüchtigem Speicher, in Fig. 6 ein Querschnitt längs der Linie A-A der Fig. 5 und in Fig. 7 ein Querschnitt der Linie B-B der Fig. 5 dargestellt. In diesen Zeichnungen sind sich entsprechende Zellenstruktur­ elemente mit denselben Bezugszeichen versehen wie in Fig. 3. Das Bezugszeichen 2 in Fig. 5 bezeichnet eine auf einem Isolationsgebiet in Fig. 6 im Querschnitt sichtbare Feldoxid­ schicht. Das Bezugszeichen 7 in den Fig. 6 und 7 bezeichnet eine Oberflächenschutzschicht zur Planierung der Oberfläche, wie zum Beispiel eine BPSG-Schicht, eine SOG-Schicht, etc., und das Bezugszeichen 8 indiziert eine metallische Elektrode, die als Bitleitung vorgesehen ist und das Drain-Gebiet (9b) über ein Kontaktloch (8a) kontaktiert.
Unter Bezugnahme auf die Fig. 8A bis 8D wird nachfolgend ein erfindungsgemäßes Herstellungsverfahren für einen nichtflüch­ tigen Halbleiterspeicher beschrieben.
Um in CMOS-Technik einen Transistor in einem Bereich eines randseitigen Schaltungsteils eines p-dotierten Substrats (1) einer Siliziumscheibe zu erzeugen, wird zuallererst eine Kontaktoxidschicht aufgewachsen und der zu einem n-Mulden­ bereich gehörige Teil der Kontaktoxidschicht geätzt und ent­ fernt. Daraufhin werden positiv geladene Ionen eines n-Fremd­ atomdotiertyps in den Bereich injiziert, in welchem die Kontaktoxidschicht entfernt wurde, und zwar mit einer Dichte von 4,5 · 1012 Ionen/cm2 und mit einer Energie von 150 KeV; daraufhin wird für 10 Stunden bei 1100°C geheizt, um die Dotieratome zu aktivieren und die n-Mulde zu erzeugen. Die Kontaktoxidschicht wird dann vollständig entfernt und eine weitere Kontaktoxidschicht in einer Dicke von 38 nm aufge­ bracht, auf der eine 150 nm dicke Nitridschicht abgeschieden wird. Der zum Isolationsbereich gehörende Teil der Nitrid­ schicht wird durch Trockenätzen entfernt und der n-Mulden­ bereich von einem Fotolack abgedeckt. Mit der Nitridschicht und der Fotolackschicht als Maske werden dann Borsäureionen vom p-Dotieratomtyp mit einer Dichte von 5,0 · 1013 Ionen/cm2 bei 30 KeV injiziert, der Fotolack entfernt und die Feldoxidschicht mit einer Dicke von ungefähr 800 nm aufgewachsen. Daraufhin werden die Nitridschicht und die Kontaktoxidschicht vollständig entfernt. Im aktiven Gebiet wird die Gateoxidschicht ungefähr 30 nm dick gebildet und Borionen mit 5,0 · 1011 Ionen/cm2 bei 30 KeV injiziert, um die Schwellenspannung des Transistors im aktiven Bereich des peripheren Schaltungsteils einzustellen. Dann werden Borionen mit 2,0 · 1012 Ionen/cm2 und einer Energie von 30 KeV injiziert, um die Schwellenspannung der Zelle im aktiven Bereich des Speicherzellenteils einzustellen, wonach die Gateoxidschicht entfernt und die dünne Gateisolations­ schicht (3) als Oxidschicht mit einer Dicke von 10 nm aufge­ wachsen wird. Daraufhin wird eine erste polykristalline Sili­ ziumschicht, die als schwebende Gate-Elektrode des Speicher­ zellenteils und als Transistor-Gate-Elektrode des peripheren Schaltungsteils dient, mittels eines LPCVD-Verfahrens in einer Dicke von 200 nm abgeschieden. Um den Widerstand der abgeschie­ denen polykristallinen Siliziumschicht zu reduzieren, wird sie anschließend unter Anwendung von POCl3 mit Fremdatomen dotiert. Die erste polykristalline Siliziumschicht wird daraufhin mit einem üblichen fotolithographischen Prozeß strukturiert, wonach der im Speicherzellenbereich liegende Teil der Schicht mit der zwischenliegenden Isolationsschicht (5) bedeckt wird, welche zum Beispiel eine O/N/O-Schicht ist. Nach Abscheiden der ersten Oxidschicht für die O/N/O-Schicht in einer Dicke von 16 nm und der Nitridschicht in einer Dicke von 20 nm wird die zweite Oxidschicht in einer feuchten Sauerstoff-(O2-) Atmosphäre für 10 Minuten bei 1000°C hergestellt, wodurch sich eine thermische Oxidschicht von 4 nm bildet, was die Dicke der auf die Nitrid­ schicht aufgewachsenen Oxidschicht darstellt. Um das Gate der peripheren Schaltung zu bilden, wird letztere durch einen Fotolackprozeß festgelegt und daraufhin die O/N/O- Schicht der peripheren Schaltung durch einen Ätzprozeß entfernt, wonach die Gateoxidschicht in einer Dicke von 40 nm aufgewachsen wird. Hierbei wird das Aufwachsen der Oxidschicht in dem mit der O/N/O-Schicht bedeckten Bereich zurückgehalten. Um die steuern­ de Gate-Elektrode des Speicherzellenteils sowie die Vielfach­ struktur des randseitigen Schaltungsteils vorzusehen, wird dann eine zweite polykristalline Siliziumschicht in einer Dicke von 400 nm abgeschieden und unter Anwendung von POCl3 zur Ver­ ringerung ihres Widerstands mit Fremdatomen dotiert. Der Speicherzellenteil erhält dadurch eine Struktur, die in Fig. 8A im Querschnitt gezeigt ist. Um den Widerstand der zweiten polykristallinen Siliziumschicht weiter herabzusetzen, kann eine Silizidschicht mit hohem Schmelzpunkt, zum Beispiel mit Wolfram, darübergestapelt werden.
Nach der obigen Verfahrensstufe wird das Muster der poly­ kristallinen Siliziumschicht des peripheren Schaltungsteils gebildet sowie ein Muster im Speicherzellenteil durch einen üblichen fotolithographischen Prozeß mittels eines Fotolacks (11) erzeugt. Die zweite polykristalline Siliziumschicht, die zwischenliegende Isolationsschicht mit der O/N/O-Struktur und die erste polykristalline Siliziumschicht werden nacheinander mit dem Muster des Fotolacks (11) als Maske geätzt, was die Herstellung des Speicherzellenbereiches vervollständigt. Fig. 8B zeigt im Querschnitt die gestapelte Struktur der zweiten leitenden Schicht (6) als steuernde Gate-Elektrode, der zwischenliegenden Isolationsschicht (5) und der ersten leiten­ den Schicht (4) für die schwebende Gate-Elektrode, wie sie durch den Ätzprozeß erhalten werden.
Das resultierende Element wird daraufhin in einen Ofen ver­ bracht und zum Aufwachsen einer thermischen Oxidschicht (10) auf die gesamte Oberseite in einer Dicke von 100 nm für 15 Minuten einer feuchten Sauerstoff-(O2-)Atmosphäre ausgesetzt. Dementsprechend bildet der sich von der thermischen Oxidschicht (10) zu den Seiten der Gateisolationsschicht (3) erstreckende schnabelförmige Randbereich einen dickeren Schichtbereich (3a) um die Seiten des schwebenden Gates (3) herum, wie in Fig. 8C dargestellt.
Nachfolgend wird die 100 nm dicke thermische Oxidschicht (10) durch eine reaktive Ionenätzmethode anisotrop geätzt, um un­ gefähr 60 nm der Oxidschicht abzutragen und die Dicke des Bereichs der thermischen Oxidschicht (10), in dem das Source- Gebiet und das Drain-Gebiet gebildet werden, zu verringern. Im Anschluß daran werden Arsenionen vom n⁺-Dotieratomtyp mit einer Dichte von 6,0 · 1015 Ionen/cm2 bei 150 KeV durch den dickenredu­ zierten Oxidschichtbereich hindurch injiziert. Dann wird eine Aufheizung für 20 Minuten bei 975°C durchgeführt, wodurch sich nahe der Oberseite des Substrats (1), wie in Fig. 8D dar­ gestellt, das n⁺-Source-Gebiet (9a) und das n⁺-Drain-Gebiet (9b) bilden. Dadurch wird die erfindungsgemäße Zellenstruktur erhalten.
Um Source und Drain eines Transistors im n-Muldenbereich des peripheren Schaltungsteils zu erzeugen, werden danach Borionen mit einer Dichte von 2,0 · 1015 Ionen/cm2 bei 40 KeV injiziert sowie nacheinander auf der gesamten Oberfläche eine LTO-Schicht mit einer Dicke von 170 nm und eine BPSG-Schicht mit einer Dicke von 700 nm erzeugt und geätzt. Die BPSG-Schicht wird dann für 30 Minuten in einer N2-Atmosphäre aufgeschmolzen, um die Oberfläche unter Bildung der Oberflächenschutzschicht (7) im wesentlichen plan zu machen.
Danach wird die Öffnung für die Metallkontaktierung erzeugt. Ein Metall wird ein 1 µm dick strukturiert abgeschieden, was die metallische Verdrahtung vervollständigt. Mittels eines Legierungsprozesses wird dann ein ohmscher Kontakt zwischen dem Metall in der Kontaktöffnung und dem aktiven Bereich erzeugt.
Ein zweites Herstellungsverfahren für ein Halbleiterbauelement mit nichtflüchtigem Speicher mit der erfindungsgemäßen Zellen­ struktur ist in den Querschnitten der Fig. 9A bis 9D veran­ schaulicht. Die in den Fig. 9A und 9B dargestellten Verfahrens­ schritte sind mit denjenigen der Fig. 8A und 8B des ersten Ver­ fahrens identisch.
Bei dem zweiten Verfahren wird dann, wie aus Fig. 9C zu erkennen, nach Aufbringen der gestapelten Struktur der ersten leitenden Schicht (4), der zwischenliegenden Isolationsschicht (5) und der zweiten leitenden Schicht (6) eine Injektion mit Arsenionen mit einer Dichte von 6,0 · 1015 Ionen/cm2 bei 75 KeV durch die dünne Gateisolationsschicht (3) hindurch vorgenommen.
Nach dem Injektionsschritt wird das Element einer feuchten O2- Atmosphäre für 7 Minuten bei 975°C und daraufhin einer trockenen Atmosphäre für 23 Minuten ausgesetzt, wodurch die thermische Oxidschicht (10), wie in Fig. 9D gezeigt, in einer Dicke von ungefähr 100 nm aufwächst. Während des Wachstums­ prozesses der thermischen Oxidschicht werden die nahe der Ober­ fläche des Substrats (1) injizierten Dotierionen aktiviert, wodurch das n⁺-Source-Gebiet (9a) und das n⁺-Drain-Gebiet (9b) erzeugt werden.
Verglichen mit dem ersten erfindungsgemäßen Verfahren wird bei dem zweiten Verfahren der Ioneninjektionsschritt zuerst und danach das Aufwachsen der thermischen Oxidschicht durchgeführt, was den Vorteil eines geringen Aufwands durch Vermeiden des Ionenätzprozesses sowie des Eindiffundierprozesses durch Aktivierung der injizierten Ionen ("drive-in diffusion"), etc. hat. Außerdem kann die erforderliche Ioneninjektionsenergie halbiert werden.
Die oben beschriebene Erfindung verhindert Leckverluste von in der schwebenden Gate-Elektrode gespeicherten Elektronen durch die Umgebungsbedingungen, wie zum Beispiel Rauschen, hohe Temperaturen, Feuchtigkeit und Druck, so daß die Datenhalte­ eigenschaften verbessert sind. Dies deshalb, weil in dem Halb­ leiterbauelement mit nichtflüchtigem Speicher ein Muster für die schwebende Gate-Elektrode und für die steuernde Gate-Elek­ trode so gebildet sind, daß die Dicke der freiliegenden Seite des aktiven Bereiches der Gateisolationsschicht, die in einem Herstellungsprozeß beschädigt werden könnte, erhöht ist, was die Zelleneigenschaften beträchtlich verbessert und ein Halb­ leiterbauelement mit nichtflüchtigem Speicher schafft, welches eine hohe Zuverlässigkeit besitzt.

Claims (3)

1. Verfahren zur Herstellung eines Halbleiterbauelements, mit nichtflüchtigem Speicher mit den Schritten:
  • - Bilden einer Feldoxidschicht (2) zur Festlegung eines aktiven Bereiches auf einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
  • - thermisches Aufwachsen einer Gateoxidschicht (3) auf die Oberfläche des Halbleitersubstrats im aktiven Bereich;
  • - Abscheiden einer ersten, fremdatomdotierten, polykristallinen Siliziumschicht (4) und Strukturieren dieser abgeschiedenen Schicht durch einen photolithographischen Prozeß;
  • - Bedecken der ersten, strukturierten, polykristallinen Siliziumschicht mit einer Isolationsschicht (5);
  • - Abscheiden einer zweiter polykristallinen Siliziumschicht (6) auf der Isolationsschicht;
  • - Strukturieren der als schwebende Elektroden der Ladungsspeicherung dienenden ersten polykristallinen Siliziumschicht (4) und der über den schwebenden Elektroden angeordneten, als Steuerelektroden dienenden, zweiten polykristallinen Siliziumschicht (6) mittels eines photolithographischen Prozesses, um nacheinanander die übereinanderliegenden Schichten der zweiten polykristallinen Siliziumschicht (6), der zwischenliegenden Isolationsschicht (5) und der ersten polykristallinen Siliziumschicht (4) zu ätzen;
    gekennzeichnet durch die weitere Schrittfolge:
  • - Aufwachsen einer thermischen Oxidschicht (10) auf die gesamte Oberfläche der nach der vorangegangenen Strukturierung erhaltenen Struktur in einer Dicke, die mindestens doppelt so groß ist wie diejenige der dünnen Gateoxidschicht (3), wobei unter den seitlichen Randbereichen der schwebenden Gate-Elektroden (4) sich von der thermischen Oxidschicht (10) zur dünnen Gateoxidschicht hin erstreckende, dickere, schnabelförmige Randbereiche (3a) der dünnen Gateoxidschicht (3) entstehen;
  • - Reduzieren der Schichtdicke der gebildeten thermischen Oxidschicht (10) wenigstens über vorbestimmten Bereichen des Halbleitersubstrats; und
  • - Erzeugen von Source-Gebieten (9a) und Drain-Gebieten (9b) mittels Ionenimplantation von Dotieratomen des gegenüber dem Substrat anderen Leitfähigkeitstyps in die vorbestimmten Bereiche des Halbleitersubstrats durch die schichtdickenverringerte thermische Oxidschicht hindurch und anschließendes Aktivieren der injizierten Dotieratome mittels Erwärmung.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zum Aufwachsen der thermischen Oxidschicht (10) in einer Dicke von ungefähr 100 nm mit einer feuchten Sauerstoff-Atmosphäre für ungefähr 15 Minuten eingewirkt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zwischenliegende Isolationsschicht (5) als eine Oxidschicht, eine Nitridschicht oder eine Schicht gebildet ist, die übereinanderliegende Oxid- und Nitridschichten enthält.
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