DE19630984C2 - Verfahren zur Herstellung einer Doppel-Polysilizium-MONOS-EEPROM-Zelle - Google Patents

Verfahren zur Herstellung einer Doppel-Polysilizium-MONOS-EEPROM-Zelle

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Doppel-Polysilizium-MONOS-EEPROM-Zelle.
Der Markt für elektrisch löschbare programmierbare nur-lesbare Speicher (EEPROM) ist aus historischen Gründen in vier wesentlich unterscheidbare Produktsegmente unterteilt. Diese umfassen die EAROMs, EEPROMs, EEPROM-EAROMs und nicht-flüchtige SRAMs. Unterschiedliche Typen von Vorrichtungen sind für spezifische Anwendungsanforderung in jedem dieser Segmente entwickelt worden. Die EAROMs mit geringer Dichte (kleiner 8 k) sind in solchen Anwendungen, wie zum Beispiel Radioempfänger, automatischen Maschinenregelungseinrichtungen, usw. verwendet worden. EEPROMs mit mittlerer Dichte wurden für auf Microprozessor basierenden Anwendungen gefordert, wie zum Beispiel verteilte Systeme oder für veränderbare Programmspeicher. Diese Teile sind ohne den Gesichtspunkt einer langanhaltenden Beständigkeit und hohen Geschwindigkeitsan­ forderungen entwickelt worden.
In der Veröffentlichung "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" von Nozaki et al., die im IEEE Journal of Solid-State Circuits, Ausgabe 26, Nr. 4, April 1991, Seiten 497 bis 501 veröffentlicht worden ist, wird ein EEPROM beschrieben. Hierbei ist ein Adressgate auf einem Halbleitersubstrat ausgebildet. Das Adressgate überlappt teilweise mit einem Speichergate. Eine O/N/O-Schichtkombination wird als Isolator für den Speicher verwendet. Die O/N/O- Schichtkombination ist aus einer oberen Oxidschicht, einer Silizium-Nitrid-Schicht und einer Tunneloxid-Schicht ausgebildet. Leicht dotierte Bereiche sind jeweils angrenzend am Speichergate und am Adressgate ausgebildet. Eine Source- Elektrode und eine Drain-Elektrode sind jeweils in dem leicht dotierten Bereich ausgebildet. Im Schreibmodus werden Elektronen durch den Fowler Nordheim-Tunneleffekt injeziert. Im Löschmodus wird eine Spannung von -4 V an das Speichergate und eine Spannung von 5 V an ein Substrat(p-well) angelegt. Im Schreibmodus werden -5 V an das Speichergate und -4 V an das Substrat(p-well) und die ausgewählte Drain-Elektrode angelegt.
Die US 4,814,286 (Tam vom 9. Mai 1988) offenbart eine EEPROM- Zelle mit integriertem Auswahltransistor. Die Zeichnungen dieses Patentes zeigen vier auf dem Substrat ausgebildete Bereiche. Der erste Bereich wird mit Ionen negativ dotiert. Der zweite Bereich schließt sich an den Bereich des ersten Bereiches an und erstreckt sich bis zum Rand eines dritten Bereiches, eines Kanals. Der vierte Bereich schließt sich an den Rand des dritten Bereiches an. Der zweite Bereich wird mit Ionen positiv dotiert und der vierte Bereich wird mit Ionen negativ dotiert. Am dritten Bereich ist ein Floatinggate ausgebildet. Ein Steuergate ist über dem Floatinggate ausgebildet und das Steuergate erstreckt sich vom Rand des vierten Bereiches über den dritten und zweiten Bereich bis zumindest zum Rand des ersten Bereiches.
In dem Artikel "A Novel MONOS Nonvolatile Memory Device Ensuring 10-Years DATA Retention after 107 Erase/Write Cycles" aus "IEEE Transactions on Electron Devices, Ausgabe 40, Nr. 11 vom 11. November 1993, Seiten 2011 bis 2017" von Minami et al. wird eine O/N/O-Dreifachschicht mit einer Dicke im Bereich von 20 nm bis 30 nm für einen EEPROM beschrieben.
Die vier Basistechnologien zum Herstellen elektrisch programmierbarer ROMs verwenden alle in einem gewissen Ausmaß den Fowler Nordheim Tunneleffekt, bei dem kalte Elektronen durch die Energiebarriere einer Silizium-Siliziumdioxid­ zwischenschicht tunneln und in ein Oxid-Leitungsband gelangen. Das erste elektrisch wiederprogrammierbare ROM-Verfahren aus den frühen 70iger Jahren verwendet eine Metall-Nitrid-Oxid- Silizium-Zusammensetzung (MNOS) für den Gate-Bereich einer P- Kanalspeicherzelle, die für die Herstellung von Vorrichtungen verwendet werden, die als EAROMs (electrically alterable ROMs) bezeichnet werden. Die dünne Siliziumdioxid-Schicht erlaubt es, Ladungen durchzutunneln, wenn eine Spannung an dem Gate angelegt wird. Diese Ladungen werden in der Zwischenschicht des Silizium-Dioxids zum Silizium-Nitrid gefangen und bleiben darin gefangen, da die Materialien hoch qualitative Isolatoren sind. Ein Doppel-Polysilizium-Verfahren wird in einer Zelle verwendet, die aus einem MNOS-Transistor und einem Wähl- Transistor besteht.
Zum Programmieren wird eine negative Spannung an die Source- Elektrode und an die Drain-Elektrode während das Substrat und das Gate geerdet sind, angelegt. Das Potential am mittigen Abschnitt des Kanals entspricht fast dem der Drain-Elektrode und der Source-Elektrode, so daß Tunnelektronen sich vom Silizium zum Nitrid durch die dünne Oxidschicht bewegen und die Elektronen im Nitrid gefangen werden. Dies bewirkt einen Schwellwert der MNOS-Transistor-Schaltvorganges in die positive Richtung, so daß er schlechter leitet. Beim Löschvorgang werden Elektronen von den Fallen bzw. Fehlstellen im Nitrid durch Anlegen einer negativen Spannung an die Gate-Elektrode abgegeben, während die Source-Elektrode und die Drain-Elektrode geerdet sind.
Aufgabe der Erfindung ist es, die oben beschriebenen Nachteile zu beseitigen. Die Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
Die Erfindung betrifft ein Verfahren zur Herstellung einer Doppel-Polysilizium-MONOS-EEPROM-Zelle. Ein solcher DOPPEL-POLY MONOS-EEPROM, der auf einem Halbleitersubstrat ausgebildet ist, umfaßt eine Source-Elektrode, die in dem Substrat ausgebildet ist, eine Gateoxid-Schicht, die auf dem Halbleitersubstrat angrenzend zu der Source-Elektrode und um eine Abstandsbreite von der Drain-Elektrode beabstandet ist, einem Auswahl-Gate bzw. Select-Gate, das auf der Gateoxid-Schicht ausgebildet ist, einer dielektrischen Schicht, die auf einem Abschnitt der Auswahl-Gates ausgebildet ist, einem Abschnitt der Drain- Elektrode und der Abstandsbreite, wobei eine dielektrische Schicht verwendet wird, um Elektronen zu speichern, und einem Steuer-Gate, das auf der dielektrischen Schicht ausgebildet ist, wobei das Steuer-Gate verwendet wird, um den Mode- bzw. Betriebszustand des EEPROMs zu steuern.
Die vorgehenden Betrachtungen und viele der damit zusammenhängenden Vorteile dieser Erfindung werden leicht erkennbar, wenn die Erfindung genauer verstanden wird aufgrund folgender detaillierter Beschreibung in Verbindung mit den anliegenden Zeichnungen, wobei:
Fig. 1 eine Querschnittsansicht eines Halbleiter Wafers ist, der die Struktur eines EEPROMs zeigt, der gemäß der folgenden Erfindung ausgebildet ist,
Fig. 2 eine Querschnittsansicht eines Halbleiter Wafers, der die Anordnung eines Auswahl-Gates und einer Gateoxid- Schicht zeigt,
Fig. 3 eine Querschnittsansicht eines Halbleiter Wafers zeigt, die Anordnung des Siliziumdioxid-Schicht auf dem Auswahl-Gate und auf dem Substrat darstellt,
Fig. 4 eine Querschnittsansicht eines Halbleiter Wafers, der den Schritt des Ausbildens einer leicht dotierten Drain- Elektrode zeigt,
Fig. 5 eine Querschnittsansicht eines Halbleiter Wafes, der den Schritt des Ausbildens einer Oxid/Nitrid/Oxid/Schicht und einer Polysilizium-Schicht auf dem Auswahl-Gate-Substrat zeigt,
Fig. 6 eine Querschnittsansicht des Halbleiter Wafers, der den Schritt der Ausbildung eines Steuer-Gates zeigt, und
Fig. 7 eine Querschnittsansicht eines Halbleiterwafers, der den Schritt des Ausbildens einer stark dotierten Source- Elektrode und Drain-Elektrode zeigt.
Die Erfindung betrifft einen Doppel-Poly-MONOS (Metalloxid/Nitrid/Oxid Halbleiter) Nur-Lese-Speicher (EEPROM) mit elektrischer Löschfunktion und der programmierbar ist. Wie aus Fig. 1 hervorgeht, umfaßt die EEPROM-Einrichtung Source- und Drain-Regionen (bezeichnet bei n*), die in dem Substrat eines Halbleiter Wafers 1 ausgebildet sind. Eine leicht dotiert Drain-Struktur 11 (LDD) ist angrenzend an die Drain-Elektrode zum Zwecke der Verminderung von heißen Ladungsträgern nahe der Drain-Verbindung ausgebildet. Eine Siliziumdioxid-Schicht 5 ist zwischen der Source-Elektrode und der leicht dotierten Drain- Elektrode 11 ausgebildet. Die Siliziumdioxid-Schicht 5 dient als Gateoxid 5, wie es später näher erläutert wird.
Ein Polysilizium Auswahl-Gate 7 bzw. ein Polysilizium Auswahl- Gate 7 ist auf der Silicium-Dioxid Schicht 5 ausgebildet, durch das Absetzen von Polysilizium. Die Länge des Auswahl-Gates 7 ist kürzer als die Länge des Kanals zwischen der Source- Elektrode und der leicht dotierten Drain-Elektrode 11, wodurch das Auswahl-Gate 7 nicht an der leicht dotierten Drain- Elektrode 11 anliegt. Eine Dreifach-Schicht 13 ist dann auf dem Auswahl-Gate 7, der Source-Elektrode, der leicht dotierten Drain-Elektrode 11 und der Drain-Elektrode ausgebildet. Dies zusammengesetzte Schicht 13 ist aus einer Oxid/Nitrid/Oxid- Zusammensetzung (O/N/O) ausgebildet. Mit herkömmlichen Maskier- und Ätzverfahren wird die O/N/O-Schicht 13 erzeugt, wobei sie über einen Abschnitt des Auswahl-Gates 7, des nicht bedeckten Abschnitts des Kanals und der leicht dotierten Drain-Elektrode 11 sich erstreckt. Ein Steuer-Gate 15 aus Polysilizium ist dann auf der O/N/O Schicht 13 ausgebildet.
Im Programmier-Mode bzw. Programmiervorgang tunneln heiße Ladungsträger von dem Kanal zu der O/N/O-Schicht 13 und werden in der O/N/O-Schicht 13 gefangen. Um dies zu erreichen, sind das Steuer-Gate 7, das Auswahl-Gate und die Drain-Elektrode positiv geladen, während die Source-Elektrode geerdet ist.
Im Löschmodus bzw. Löschvorgang tunneln Ladungsträger von der O/N/O-Schicht zu der Drain-Elektrode. In dem Lösch-Mode liegt eine hohe Spannung an der Drain-Elektrode an, während an dem Auswahl-Gate keine Spannung anliegt, so daß es keinen Elektronenfluß in den Kanal von der Source-Elektrode gibt. Das Auswahl-Gate dient dazu, die Leistung bzw. Energie beizubehalten, da die Einrichtung gelöscht wird, ohne daß ein Stromfluß durch den Kanal der Einrichtung erzeugt wird. Daher ist die Zelle der vorliegenden Erfindung sehr gut für militärische Anwendungen geeignet, da sie dem Einfluß von Strahlung widerstehen kann. Die Zelle kann auch mit einem relativ starken Tunneloxid arbeiten.
Die Ausbildung des Doppel-Polysilizium elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM), die hierin beschrieben ist, umfaßt viele Prozeßschritte, die im Stand der Technik gut bekannt sind. Beispielsweise wird der Verfahrensschritt des Maskierens mit Photolithografie und des Ätzens hierbei intensiv verwendet. Dieses Verfahren umfaßt die Erzeugung einer photolithografischen Maske, die das Muster der auszubildenden Komponenten enthält, Beschichten des Wafers mit einem lichtempfindlichen Material, das als fotoresist bekannt ist, dem Aussetzen des Fotoresists, der auf den Wafer aufgebracht ist, eines Ultraviolett-Lichtes, das durch die Maske gesandt wird, um Teile des Fotoresists aufzuweichen, bzw. zu härten (in Abhängigkeit davon, ob positiver oder negativer Fotoresist verwendet wird, Entfernen der aufgeweichten Teile des Fotoresists, Ätzen zum Entfernen des Materials, das von dem Fotoresist nicht bedeckt wird und Abziehen des übrigen Fotoresists. Dieses photolithografische Maskier- und Ätzverfahren wird auch als "Patterning" und "Etching" bezeichnet.
Wie man nachfolgend erkennen kann, kann diese Technik auch verwendet werden, um einen Doppel-Polysilizium MONOS EEPROM der vorliegenden Erfindung zu erzeugen. Gemäß Fig. 2 ist in einem bevorzugten Ausführungsbeispiel der Erfindung ein Silizium Wafer vorgesehen, der aus einem ein kristallinen Substrat 1 besteht. Das ein kristalline Substrat 1 ist ein P-Typ mit einer <100< cristallografischen Orientierung.
Zuerst wird für Isolationszwecke ein starker Feldoxid-Bereich (FOX) 3 erzeugt. Der FOX 3 Bereich wird mittels Photolithografie und trockener Ätzschritte erzeugt, um eine Nitrit-Silizium-Dioxid-Schichtkombination zu erzeugen. Nachdem der Fotoresist entfernt ist und einer Naßreinigung wird mittels einer thermischen Oxidation in einer Sauerstoff-Dampf-Umgebung der FOX 3 Bereich mit einer Dicke von etwa 400 nm bis 600 nm ausgebildet.
Nachfolgend wird eine erste Siliziumdioxid-Schicht 5 auf dem Substrat 1 ausgebildet, um als Gateoxid 5 zu wirken. Die erste Siliziumdioxid-Schicht wird mittels einer Sauerstoff-Dampf- Umgebung bei einer Temperatur zwischen etwa 850 bis 1.000°C mit einer Dicke von etwa 140 Angström ausgebildet.
Nachfolgend wird eine erste Polysilizium-Schicht 7 über der ersten Siliziumdioxid-Schicht 5, dem Silizium-Substrat 1 und dem Feldoxid-Bereichen 3 ausgebildet. Nachfolgend wird das fotolithografische Maskier- und Ätzverfahren (Patterning und Etching) verwendet, um die erste Polysilizium-Schicht und die erste Siliziumdioxid-Schicht zu ätzen, um ein Gateoxid 5 und eine Auswahl-Gate 7, wie in Fig. 2 gezeigt, auszuformen. Für den Fachmann ist es selbstverständlich, daß auch andere Verfahren zum Aufbringen der ersten Polysilizium-Schicht verwendet werden können. Die Stärke der ersten Polysilizium- Schicht ist vorzugsweise etwa 200 nm und die erste Polysilizium-Schicht ist aus einem dotierten Polysilizium oder einem in-situ-dotierten Polysilizium ausgebildet.
Gemäß Fig. 3 wird eine zweite Siliziumdioxid-Schicht 9 auf dem Auswahl-Gate 7, dem Feld-Oxid 3 und dem Substrat 1 ausgebildet. Dann wird ein anisotroper Ätzvorgang durchgeführt, um die zweite Polysilizium-Schicht 9 zu ätzen, um seitliche Wandabstandshalter 9 zu formen, wie sie in Fig. 4 gezeigt sind. In dem bevorzugten Ausführungsbeispiel ist die Ionen- Quelle für das Ätzen Sauerstoff. Nachfolgend wird eine Ionen- Implantation ausgeführt, um die leicht dotierte Drain-Elektrode (LDD) 11 zu erzeugen. Die Dosierung der Implantation ist 2E13. Nachdem die leicht dotierte Drain-Elektrode 11 ausgebildet ist, werden die seitlichen Wandabstandshalter 9 durch einen Naßätzvorgang entfernt.
Gemäß Fig. 5 wird eine dielektrische Dreifach-Schicht 13 auf dem Auswahl-Gate 7 ausgebildet. Die dielektrische Schicht 13 ist aus drei getrennten Schichten aus Oxid, Nitrid und Oxid zusammengesetzt. Die Stärke der O/N/O Schicht 13 ist etwa 30 nm. Nachfolgend wird eine zweite Polysilizium-Schicht 15 auf der O/N/O Schicht 13 mit einer Stärke von etwa 20 nm bis 30 nm ausgebildet. Die zweite Polysilizium-Schicht 15 wird zum Ausbilden eines Steuergates verwendet und wird daher als solche bezeichnet. Nachfolgend wird ein fotolithografisches Maskier- und Ätzverfahren (Patterning und Etching) verwendet, um die zweite Polysilizium-Schicht 15 und die O/N/O Schicht 13 gemäß dem in Fig. 6 gezeigten Aufbau zu ätzen. Wie man sehen kann, bedecken das Kontroll-Gate 15 und die Dreifach-Schicht 13 einen Abschnitt des Auswahl-Gates, des unbedeckten Abschnittes des Kanals und der leicht dotierten Drain-Elektrode 11.
Nachfolgend wird gemäß Fig. 7 ein Ionen-Implantationsschritt angewandt, um die stark dotierte Source- und Drain-Elektrode auszubilden. Zusätzlich wird ein schneller thermischer Prozeß durchgeführt, um die Ionen in das Substrat 1 zu treiben. Folglich wird ein EEPROM, wie in Fig. 1 gezeigt, ausgebildelt.

Claims (11)

1. Verfahren zum Herstellen einer Doppel-Polysilizium-MONOS- EEPROM-Zelle mit folgenden Schritten:
Ausbilden einer dielektrischen Schicht (5) auf dem Halbleiter- Substrat (1),
Ausbilden einer ersten Polysilizium-Schicht (7) auf der dielektrischen Schicht (5)
Maskieren der ersten Polysilizium-Schicht (7) und der dielektrischen Schicht (5) zur Bildung eines Auswahl-Gates (7) und eines Gate-Oxids (5),
Ausbilden seitlicher Wandabstandshalter (9) an den zwei Seitenwänden des Auswahl-Gates (7),
Ausbilden einer leicht dotierten Drain-Elektrode mittels einer ersten Ionen-Implantation unter Verwendung der seitlichen Wandabstandshalter und des Auswahl-Gates (7) als erste Maske,
Entfernen der Wandabstandshalter (9),
Ausbilden einer ONO-Schicht (13) auf dem Auswahl-Gate (7) und dem Halbleitersubstrat (1) zum Speichern von Ladungsträgern,
Ausbilden einer zweiten Polysilizium-Schicht (15) auf der ONO- Schicht (13),
Maskieren der zweiten Polysilizium-Schicht (15) auf der ONO- Schicht (13), so daß die ONO-Schicht (13) und die zweite Polysilizium-Schicht (15) sich von der leicht dotierten Drain- Elektrode bis auf einen ersten Abschnitt des Auswahl-Gates (7) erstreckt und ein zweiter Abschnitt des Auswahl-Gates (7) frei bleibt, wobei die zweite Polysilizium-Schicht (15) als ein Steuer-Gate (15) verwendet wird, und
Ausbilden einer stark dotierten Source- und Drain-Elektrode durch eine zweite Ionen-Implantation unter Verwendung des zweiten Abschnittes des Auswahl-Gates (7) und des Steuer-Gates (15) als zweite Maske.
2. Verfahren nach Anspruch 1, das ferner folgende Schritte zum Ausbilden der seitlichen Wandabstandshalter (9) umfaßt:
Ausbilden einer dritten dielektrischen Schicht auf dem Auswahl-Gate (7), und
anisotropes Ätzen der dritten dielektrischen Schicht, wobei die seitlichen Wandabstandshalter (9) auf den Seitenwänden des Auswahl-Gates (7) ausgebildet werden.
3. Verfahren nach Anspruch 1 oder 2, wobei die erste dielektrische Schicht (5) Siliziumdioxid aufweist.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste dielektrische Schicht (5) mit einer Dicke im Bereich von etwa 14 nm ausgebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste dielektrische Schicht (5) in einer Sauerstoff-Dampf- Umgebung bei einer Temperatur zwischen etwa 850 bis 1000°C ausgebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die ONO-Schicht (13) mit einer Dicke im Bereich von etwa 30 nm ausgebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die dritte dielektrische Schicht Siliziumdioxid aufweist.
8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die erste Polysilizium-Schicht (7) mit einer Dicke im Bereich von etwa 200 nm ausgebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die zweite Polysilizium-Schicht (15) mit einer Dicke im Bereich von etwa 20 bis 30 nm ausgebildet ist.
10. Verfahren nach einem der Ansprüche 1 bis 9, ferner umfassend ein thermisches Verfahren, um Ionen in das Substrat (1) nach dem Ausbilden der Source- und der Drain-Elektrode einzutreiben.
11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die Wandabstandshalter (9) durch Naßätzen entfernt werden.
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