DE19648285C2 - Flashspeicher und Verfahren zum Herstellen desselben - Google Patents
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Description
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung sowie ein Ver
fahren zu deren Herstellung und insbesondere einen Flashspeicher und ein
Verfahren zum Herstellen desselben.
Im allgemeinen ist ein Flashspeicher ein nichtflüchtiger Speicher, der elek
trisch reprogrammierbar ist. Das Prinzip des Programmierens oder Einschrei
bens von Daten in eine Speicherzelle wird unten erklärt. Zum Programmieren
wird, ähnlich wie bei einem allgemeinen elektrisch programmierbaren Fest
wertspeicher (EPROM), die Injektion von heißen Elektronen benutzt. Das
heißt, eine hohe Spannung wird an ein Steuergate angelegt, um aus einem Be
reich um die Drain der Speicherzelle herum erzeugte Elektronen in ein Floa
tinggate zu injizieren. Folglich wird die Schwellenspannung Vth des Spei
cherzellentransistors vergrößert, wenn mehr als eine vorbestimmte Menge von
Elektronen in das Floatinggate injiziert werden. Die Information "0" oder "1"
wird festgelegt durch die Schwellenspannungsdifferenz zwischen der erhöh
ten Schwellenspannung und der Schwellenspannung des Speicherzellentran
sistors, in welchen keine Elektronen injiziert sind.
Zum Reprogrammieren von Informationen kehrt die Schwellenspannung des
Speicherzellentransistors gemäß der Wanderung (Migration) der in das Floa
tinggate injizierten Elektronen unter Ausnutzung des Fowler-Nordheim-
Tunnelstroms zu ihrem Ausgangswert zurück. Dieser Vorgang benutzt das
dem Flashspeicher eigene Löschgate.
Ein herkömmliches Verfahren zum Herstellen eines Flashspeichers wird unter
Bezugnahme auf die Zeichnung beschrieben. Fig. 1 ist ein Layout eines her
kömmlichen Flashspeichers. Feldoxidschichten 2 werden selektiv auf einem
Substrat 1 gebildet und eine erste n-leitende Polysiliziumschicht wird gemu
stert, um ein Floatinggate 3 zu bilden. Eine zweite n-leitende Polysilizium
schicht wird gemustert, um ein Steuergate 4 senkrecht über dem Floatinggate
3 zu bilden.
Die Fig. 2A bis 2D sind Querschnittsansichten, die ein Verfahren zum
Herstellen des herkömmlichen Flashspeichers veranschaulichen. Wie Fig. 2A
zeigt, wird eine Tunneloxidschicht 5 auf einem p-leitenden Halbleitersubstrat
1 gebildet, und eine erste n-leitende Polysiliziumschicht 3 für das Floatingga
te wird auf der Tunneloxidschicht 5 gebildet. Entsprechend Fig. 2B werden
eine Isolationsschicht 7 und eine zweite n-leitende Polysiliziumschicht 4 für
das Steuergate nacheinander auf der ersten n-leitenden Polysiliziumschicht 3
gebildet.
Entsprechend Fig. 2C wird ein Photoresistmuster (nicht gezeigt) auf der
zweiten n-leitenden Polysiliziumschicht 4 gebildet, und die zweite Polysilizi
umschicht 4, die Isolationsschicht 7, die erste Polysiliziumschicht und die
Tunneloxidschicht 5 werden photolithographisch selektiv entfernt. Entspre
chend Fig. 2D werden Dotierstoffe in das Substrat 1 unter Benutzung
der zweiten Polysiliziumschicht 4 als Maske mittels Ionenimplantation im
plantiert, um Source- und Drain-Dotierstoffbereiche 8 und 9 zu bilden.
Der Source-Dotierstoffbereich 8 ist hier für den Löschbetrieb oder das
Löschen in einer tiefen Grenzschicht (deep junction) der Speicherzelle gebil
det.
Das Programmieren des Flashspeichers wird durch Injektion heißer Elektro
nen aus dem Kanal in das Floatinggate 3 durchgeführt. Das Verhältnis der an
das Floatinggate 3 angelegten Spannung zu der an das Steuergate 4 angeleg
ten Spannung zum Bilden des Kanals wird hier Kopplungsverhältnis genannt.
Der Wirkungsgrad des Programmierens oder die Programmierleistung wird
erhöht, wenn das Kopplungsverhältnis größer wird. Das Löschen von in das
Floatinggate 3 injizierten Elektronen wird durch den Fowler-Nordheim-
Tunneleffekt ausgeführt, während eine positive Spannung an den tiefen Über
gang (deep junction) der Source 8 angelegt wird. Um den Wirkungsgrad des
Löschens oder die Löschleistung zu vergrößern, ist hier die Tunneloxid
schicht 5 unter dem Floatinggate 3 dünn ausgebildet, und das Floatinggate 3
und das Steuergate 4 sind aus n-leitendem Polysilizium. Fig. 3A und 3B zei
gen Energiebanddiagramme oder Bändermodelle im wesentlichen nach Linie
B-B' in Fig. 2D. Fig. 3A ist ein Bändermodell in einem Gleichgewichtszu
stand. Wenn eine positive Spannung an die Source 8 für den Löschbetrieb an
gelegt ist, ändert sich das Bändermodell wie in Fig. 3B gezeigt. Das Ener
gieband der Tunneloxidschicht 5 ist also entsprechend der an die Source 8
angelegten positiven Spannung steil geneigt. Hierdurch tritt ein Tunneln
der Elektronen durch einen dünnen Abschnitt der Energieschwelle der
Tunneloxidschicht 5 auf und das Löschen wird durchgeführt.
Das vorerwähnte herkömmliche Verfahren zum Herstellen eines Flash
speichers hat jedoch die folgenden Probleme. Zunächst wird, da die Oxid
schicht unter dem Floatinggate 3 als Tunneloxidschicht benutzt wird, um
die Löschleistung zu vergrößern, die Programmierleistung verringert. Da
neben wird die Tunneloxidschicht 5 in Folge der Injektion heißer Elektro
nen stark beschädigt, so daß die Zuverläßigkeit der Speicherzelle ver
schlechtert bzw. herabgesetzt wird. Außerdem muß für das Löschen eine
hohe Spannung an die Source 8 angelegt werden, da das Floatinggate 3 aus
n-leitendem Polysilizium besteht.
Bei der aus der EP 0 298 430 A2 bekannten Halbleitervorrichtung ist auf einem Gateoxidfilm ein
erstes Floatinggate über einem Kanalbereich zwischen Source- und Drain
bereichen angeordnet, das teilweise die Source- und Drainbereiche über
lappt. Auf dem Floatinggate ist in üblicher Weise ein Steuergate durch ei
nen Isolationsfilm getrennt vorgesehen. Seitlich neben dem ersten Floa
tinggate, das vom ersten Leitungstyp ist, ist ein zweites Floatinggate über
dem Drainbereich angeordnet, das wie das Substrat vom ersten Leitungs
typ ist.
Die Aufgabe der vorliegenden Erfindung ist es, einen Flashspeicher zu
schaffen, der einen verbesserten Wirkungsgrad beim Programmieren und
beim Löschen aufweist, der insbesondere selbst bei niedriger Spannung
eine vergrößerte Programmier- und Löschleistung ermöglicht und dessen
Speicherzellen eine erhöhte Zuverläßigkeit aufweisen. Ferner ist es eine
Aufgabe der vorliegenden Erfindung ein Verfahren zum Herstellen eines
derartigen Flashspeichers anzugeben.
Diese Aufgabe wird durch den Flashspeicher nach Anspruch 1 und das
Verfahren nach Anspruch 7 gelöst.
Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung
näher erläutert. Es zeigen:
Fig. 1 ein Layout eines herkömmlichen Flashspeichers,
Fig. 2A bis 2D Querschnittansichten im wesentlichen nach Linie A-A'
in Fig. 1, die ein Verfahren zum Herstellen des her
kömmlichen Flashspeichers veranschaulichen,
Fig. 3A und 3B Energiebanddiagramme im wesentlichen nach Linie B-B'
in Fig. 2D,
Fig. 4A bis 4F Querschnittansichten, die ein Verfahren zum Herstellen
eines Flashspeichers nach der vorliegenden Erfindung
veranschaulichen, und
Fig. 5A und 5B Energiebanddiagramme im wesentlichen nach Linie B-B'
in Fig. 4F.
Eine Flashspeicherzelle und ein Verfahren zum Herstellen derselben entspre
chend der vorliegenden Erfindung werden im folgenden mit Bezug auf die
Zeichnung erklärt. Entsprechend Fig. 4A wird eine erste Isolationsschicht 22
auf einem p-leitenden Halbleitersubstrat 21 gebildet, und eine erste Halblei
terschicht 23 wird auf der ersten Isolationsschicht 22 gebildet. Die erste
Halbleiterschicht 23 ist hier n-leitend. Dann wird ein vorbestimmtes Photo
resistmuster (nicht gezeigt) auf der ersten Halbleiterschicht 23 gebildet, und
die erste Halbleiterschicht 23 und die erste Isolationsschicht 22, die auf dem
Substrat 21 liegt, in dem ein Löschen der Elektronen auftritt, werden unter
Benutzung des Photoresistmusters selektiv entfernt.
Entsprechend Fig. 4B werden eine zweite Isolationsschicht 24 und eine
zweite Halbleiterschicht 25 nacheinander auf der gesamten Oberfläche des
Substrats 21 einschließlich der ersten Halbleiterschicht 23 nacheinander ge
bildet. Die zweite Isolationsschicht 24 wird hier als Tunneloxidschicht be
nutzt und dünner ausgebildet, als die erste Isolationsschicht 22. Die zweite
Halbleiterschicht 25 ist p-leitend. Danach wird eine Isolationsschicht 26 zum
Glätten auf der zweiten Halbleiterschicht 25 gebildet. Die Isolationsschicht
26 besteht aus BPSG oder BSG.
Entsprechend Fig. 4C werden die Isolationsschicht 26, die zweite Halbleiter
schicht 25 und die zweite Isolationsschicht 24 um eine vorbestimmte Dicke
entfernt, um eine Höhe zu erhalten, die gleich der Höhe der ersten Halbleiter
schicht 23 ist. Entsprechend Fig. 4D wird dann eine dritte Halbleiterschicht
27 auf der gesamten Oberfläche des Substrats 21 einschließlich der zweiten
Halbleiterschicht 25, also auf der ersten und der zweiten Halbleiterschicht 23,
25 gebildet. Die dritte Halbleiterschicht 27 ist dabei n-leitend. Die erste,
zweite und dritte Halbleiterschicht 23, 25, 27 werden benutzt, um ein Floa
tinggate zu bilden und bestehen aus Polysilizium.
Entsprechend Fig. 4E werden nacheinander eine dritte Isolationsschicht 28
und eine vierte Halbleiterschicht 29 auf der dritten Halbleiterschicht 27 ge
bildet. Die dritte Isolationsschicht 28 besteht aus Oxid, Nitrid oder Oxid-
Nitrid-Oxid (ONO). Die vierte Halbleiterschicht 29 wird benutzt, um ein
Steuergate 29a zu bilden, und besteht aus Polysilizium. Das Substrat 21 wird
dann teilweise photolithographisch freigelegt, um Source- und Drain-
Dotierstoffdiffusionsbereiche 30, 31 zu bilden. Die ersten, zweiten,
dritten und vierten Halbleiterschichten 23, 25, 27 und 29 einschließlich der
dazwischen befindlichen ersten, zweiten und dritten Isolationsschichten 22,
24 und 28 werden also unter Benutzung einer Maske (nicht gezeigt) selektiv
entfernt.
Entsprechend Fig. 4F werden Verunreinigungen in das Substrat 21 ionenim
plantiert, wobei die vierte Halbleiterschicht 29 als Maske benutzt wird, um
die Source- und Drain-Dotierstoffdiffusionsbereiche 30 und 31 zu bil
den. Der Source-Dotierstoffdiffusionsbereich 30 ist hier so gebildet,
daß er tiefer ist als der Drain-Dotierstoffdiffusionsbereich 31.
Fig. 5A und 5B zeigen Bändermodelle entlang der Linie B-B' in Fig. 4F. Ent
sprechend Fig. 5A, die ein Energiebanddiagramm oder Bändermodell eines
Gleichgewichtszustands zeigt, ist die Energiebarriere der Tunneloxidschicht
24 infolge der p-leitenden zweiten Polysiliziumschicht 25 selbst im Gleich
gewichtszustand für das Löschen von Elektronen vorteilhaft. Wie in Fig. 5B
gezeigt, tritt ein Tunneln auf, selbst wenn eine positive Spannung angelegt
wird, die kleiner ist als die im Fall einer Floatingschicht aus n-leitendem
Polysilizium.
Das Floatinggate umfaßt also ein erstes p-leitendes Floatinggate 25, das über
der Source 30 liegt, und ein zweites n-leitendes Floatinggate 23a, das aus der
ersten und dritten Halbleiterschicht 23 und 27 gebildet ist. Das n-leitende
Floatinggate 23a liegt dabei über dem Kanal und überdeckt mit seinem aus
der dritten Halbleiterschicht 27 gebildeten Abschnitt das erste Floatinggate
25.
Erfindungsgemäß ist das Löschen von Elektronen einfach auszuführen, da das
Floatinggate, in welchem das Löschen der Elektronen ausgeführt wird, aus
p-leitendem Polysilizium besteht. Außerdem ist die benachbart zur Drain auf
dem Kanal liegende Oxidschicht dick, in die bzw. durch die heiße Elektronen
injiziert werden. Hierdurch ist es möglich, die Oxidschicht vor einer Ver
schlechterung oder Schwächung infolge des wiederholten Programmierbe
triebs zu schützen. Darüber hinaus ist das Kopplungsverhältnis vergrößert,
und die Programmierleistung ist verbessert.
Claims (17)
1. Flashspeicher mit:
- - einem Substrat (21) vom zweiten Leitungstyp, das erste und zweite durch einen vorbestimmten Abstand voneinander getrennte Dotierstoffbe reiche (30, 31) vom ersten Leitungstyp aufweist,
- - einem Floatinggate (25) vom zweiten Leitungstyp, das über einem Teil des ersten Dotierstoffbereichs (30) angeordnet ist,
- - einem Floatinggate (23a) vom ersten Leitungstyp, das das Floatingga te (25) vom zweiten Leitungstyp bedeckt und sich seitlich des Floatingga tes (25) vom zweiten Leitungstyp erstreckt, und
- - einer Isolationsschicht (28) und einem Steuergate (29a) vom ersten Leitungstyp, die übereinander auf dem Floatinggate (23a) vom ersten Lei tungstyp angeordnet sind.
2. Flashspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der
erste Leistungstyp n-leitend und der zweite Leistungtyp p-leitend ist.
3. Flashspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Floatinggates (23a, 25) vom ersten und zweiten Leitungstyp aus
Polysilizium bestehen.
4. Flashspeicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet,
daß des Steuergate (29a) vom ersten Leitungstyp aus Polysilizium besteht.
5. Flashspeicher nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß die Isolationsschicht (28) aus Oxid oder Nitrid besteht.
6. Flashspeicher nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß die ersten bzw. zweiten Dotierstoffbereiche (30 bzw. 31) als
Source bzw. Drain benutzt werden.
7. Verfahren zum Herstellen eines Flashspeichers mit folgenden Schrit
ten:
- a) Vorbereiten eines Substrats (21),
- b) aufeinanderfolgendes Bilden einer ersten Isolationsschicht (22) und einer ersten Halbleiterschicht (23) vom ersten Leitungstyp auf dem Sub strat ausgenommen einem Teil davon, in welchem ein Löschbetrieb auf tritt,
- c) aufeinanderfolgendes Bilden einer zweiten Isolationsschicht (24) und einer zweiten Halbleiterschicht (25) vom zweiten Leitungstyp auf dem Bereich, in dem der Löschbetrieb auftritt,
- d) Bilden einer dritten Halbleiterschicht (27) vom ersten Leitungstyp auf den ersten und zweiten Halbleiterschichten (23, 25),
- e) aufeinanderfolgendes Bilden einer dritten Isolationsschicht (28) und einer vierten Halbleiterschicht (29a) auf der dritten Halbleiterschicht (27), um wenigstens einen Teil der ersten und zweiten Halbleiterschichten (23, 25) zu überdecken,
- f) Anordnen einer Maske über der vierten Halbleiterschicht (29a) und selektives Entfernen der ersten, zweiten und dritten Halbleiterschichten (23, 25, 27), um einen Teil des Substrats (21) freizulegen, und
- g) Ionenimplantieren von Dotierstoffen des ersten Leitungstyps in den freigelegten Bereich des Substrats (21), um einen Dotierstoffbereich (30, 31) zu bilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die er
sten, zweiten, dritten und vierten Halbleiterschichten (23, 27, 29) n-lei
tend und die zweite Halbleiterschicht (25) p-leitend sind.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß
die erste Isolationsschicht (22) dicker als die zweite Isolationsschicht (24)
ausgebildet ist.
10. Verfahren nach Anspruch 7, 8 oder 9, dadurch gekennzeichnet, daß
die dritte Isolationsschicht (28) aus Oxid, Nitrid oder ONO (Oxid-Nitrid-
Oxid) besteht.
11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekenn
zeichnet, daß die zweite Isolationsschicht (24) eine dünne Oxidschicht
ist, die Tunneln ermöglicht.
12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekenn
zeichnet, daß der Dotierstoffbereich (30, 31) n-leitend ist.
13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch gekenn
zeichnet, daß die Dotierstoffbereiche (30, 31) als Source- und Drain-Be
reiche benutzt werden.
14. Verfahren nach einem der Ansprüche 7 bis 13, dadurch gekenn
zeichnet, daß die ersten, zweiten und dritten Halbleiterschichten (23, 25,
27) ein Floatinggate bilden und daß die vierte Halbleiterschicht (29) ein
Steuergate (29a) bildet.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der
Source-Bereich (30) tiefer ausgebildet ist als der Drain-Bereich (31).
16. Verfahren nach einem der Ansprüche 7 bis 15, dadurch gekenn
zeichnet, daß der Schritt c die folgenden Einzelschritte umfaßt:
- - Nacheinander Bilden der zweiten Isolationsschicht (24) und der zwei ten Halbleiterschicht (25) auf der gesamten Oberfläche des Substrats (21),
- - Ausbilden einer Isolationsschicht (26) zum Glätten auf der zweiten Halbleiterschicht (25),
- - selektives Entfernen der Isolationsschicht (26), so daß sie nur auf ei nem Teil der zweiten Halbleiterschicht (25) gelassen wird, der niedriger als die erste Halbleiterschicht (23) ist, und
- - Entfernen der Isolationsschicht (26), der zweiten Halbleiterschicht (25) und der zweiten Isolationsschicht (24), um eine Höhe gleich der der er sten Halbleiterschicht (23) zu erhalten.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Iso
lationsschicht (26) aus BPSG oder PSG besteht.
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US20040021170A1 (en) * | 1999-03-24 | 2004-02-05 | Caywood John M. | Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell |
US6534816B1 (en) | 1999-03-24 | 2003-03-18 | John M. Caywood | Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell |
US6384451B1 (en) | 1999-03-24 | 2002-05-07 | John Caywood | Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell |
KR100295062B1 (ko) * | 1999-08-17 | 2001-07-12 | 윤종용 | 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 |
KR100624925B1 (ko) * | 1999-11-09 | 2006-09-14 | 주식회사 하이닉스반도체 | 폴리 게이트 인버젼 트랜지스터 |
EP1107317B1 (de) * | 1999-12-09 | 2007-07-25 | Hitachi Europe Limited | Speicheranordnung |
US6479351B1 (en) * | 2000-11-30 | 2002-11-12 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
US6624029B2 (en) * | 2000-11-30 | 2003-09-23 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
US20030113962A1 (en) | 2001-12-14 | 2003-06-19 | Chindalore Gowrishankar L. | Non-volatile memory device with improved data retention and method therefor |
US6737320B2 (en) * | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Double-doped polysilicon floating gate |
US6822285B1 (en) | 2003-07-31 | 2004-11-23 | Atmel Corporation | EEPROM with multi-member floating gate |
KR100546407B1 (ko) * | 2004-04-30 | 2006-01-26 | 삼성전자주식회사 | Eeprom 셀 제조방법 |
KR100692800B1 (ko) | 2004-12-30 | 2007-03-12 | 매그나칩 반도체 유한회사 | 플래시 메모리 장치의 제조방법 |
US8110465B2 (en) * | 2007-07-30 | 2012-02-07 | International Business Machines Corporation | Field effect transistor having an asymmetric gate electrode |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
JP2009289949A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5588293B2 (ja) * | 2010-09-30 | 2014-09-10 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
JP6506095B2 (ja) * | 2015-05-07 | 2019-04-24 | エイブリック株式会社 | 半導体メモリ装置 |
CN113437073B (zh) * | 2020-03-23 | 2023-10-27 | 华邦电子股份有限公司 | 存储器结构及其制造方法 |
US11502093B2 (en) * | 2020-08-07 | 2022-11-15 | Winbond Electronics Corp. | Memory structure and method of manufacturing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0298430A2 (de) * | 1987-07-08 | 1989-01-11 | Hitachi, Ltd. | Halbleiter Anordnung mit schwimmender Gate |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1191566B (it) * | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
US4714519A (en) * | 1987-03-30 | 1987-12-22 | Motorola, Inc. | Method for fabricating MOS transistors having gates with different work functions |
US5063423A (en) * | 1989-04-28 | 1991-11-05 | Nippondenso Co., Ltd. | Semiconductor memory device of a floating gate tunnel oxide type |
US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
JP2585180B2 (ja) * | 1992-09-02 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
US5554552A (en) * | 1995-04-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof |
US5753952A (en) * | 1995-09-22 | 1998-05-19 | Texas Instruments Incorporated | Nonvolatile memory cell with P-N junction formed in polysilicon floating gate |
-
1996
- 1996-04-12 KR KR1019960011064A patent/KR100192546B1/ko not_active IP Right Cessation
- 1996-10-22 JP JP8297950A patent/JP2855518B2/ja not_active Expired - Fee Related
- 1996-11-21 DE DE19648285A patent/DE19648285C2/de not_active Expired - Fee Related
-
1997
- 1997-03-03 US US08/807,979 patent/US5841161A/en not_active Expired - Lifetime
-
1998
- 1998-02-03 US US09/017,926 patent/US6124170A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0298430A2 (de) * | 1987-07-08 | 1989-01-11 | Hitachi, Ltd. | Halbleiter Anordnung mit schwimmender Gate |
Also Published As
Publication number | Publication date |
---|---|
DE19648285A1 (de) | 1997-10-16 |
KR100192546B1 (ko) | 1999-06-15 |
US6124170A (en) | 2000-09-26 |
JP2855518B2 (ja) | 1999-02-10 |
KR970072450A (ko) | 1997-11-07 |
JPH09283644A (ja) | 1997-10-31 |
US5841161A (en) | 1998-11-24 |
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