DE4335834C2 - Nichtflüchtige Speicherzelle mit einer L-förmigen potentialfreien Gateelektrode und Verfahren zu ihrer Herstellung - Google Patents

Nichtflüchtige Speicherzelle mit einer L-förmigen potentialfreien Gateelektrode und Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine nichtflüchtige Speicherzelle mit einer L-förmigen potentialfreien Gateelektrode und ein Verfahren zu Ihrer Herstellung.
Im allgemeinen sind Speicherbauelemente entweder flüchtige Speicher oder nichtflüchtige Speicher. Bei einem flüchtigen Speicher kann neue Information eingespeichert werden, wobei abgespeicherte, alte Information gelöscht wird, während bei einem nichtflüchtigen Speicher "einprogrammierte" Information dauerhaft gespeichert wird.
Repräsentativ für einen flüchtigen Speicher ist ein RAM, bei dem es sich um ein Array von Speicherzellen handelt, die Information in binärer Form spei­ chern, wobei Information je nach Bedarf in eine beliebige Zelle oder aus dieser ausgele­ sen werden kann. Anders gesagt, ist ein RAM ein Lese/­ Schreib-Speicher. Andererseits ist in einem ROM, bei dem es sich um ein für nichtflüchtige Speicher repräsentatives Bau­ element handelt, "einprogrammierte" Information im Speicher abgelegt, und es wird nur ein Lesevorgang ausgeführt.
Als nichtflüchtiger Speicher sind auch ein löschbarer, pro­ grammierbarer ROM und ein elektrisch löschbarer, program­ mierbarer ROM bekannt, in denen die abgespeicherte Informa­ tion löschbar ist und neue Information einprogrammiert wer­ den kann. Solceh EPROMs und EEPROMs sind hinsichtlich des Programmiervorgangs identisch, unterscheiden sich jedoch hinsichtlich des Löschvorgangs. Anders gesagt, ist es so, daß ein EPROM durch ultraviolettes Licht gelöscht werden kann, während ein EEPROM elektrisch gelöscht werden kann. Jedoch weisen ein EPROM und EEPROM dieselbe grundsätzliche Struktur und denselben grundsätzlichen Betrieb auf.
Beim Verkleinern eines EEPROM- oder eines EPROM-Bauelements bis in den unteren Submikrometerbereich hinein treten viele Schwierigkeiten auf wie z. B. die, daß der Kopplungsgrad und die Programmiergeschwindigkeit verringert sind. Demgemäß be­ steht eine Begrenzung für den Integrationsgrad.
Nachfolgend werden EPROM- und EEPROM-Bauelemente aus dem Stand der Technik zusammen mit bei diesen auftretenden Schwierigkeiten diskutiert, um zu einem besseren Verständnis des Hintergrunds der Erfindung zu gelangen. Dabei wird auf die beigefügten Zeichnungen, anfangs auf Fig. 4, Bezug ge­ nommen. Es handelt sich um einen Querschnitt, der die Struk­ tur einer herkömmlichen EEPROM-Zelle mit symmetrischem Auf­ bau zeigt. Wie in Fig. 4 dargestellt, weist eine solche EEPROM-Zelle ein Halbleitersubstrat 11 auf, das durch einen Isolierfilm 12 gegen ein potentialfreies Gate 13 isoliert ist, das von einem Zwischenschicht-Isolierfilm 14 abgedeckt wird, der ein Steuergate 15 gegen das potentialfreie Gate isoliert. Im Substrat sind ein Sourcebereich 16 und ein Drainbereich 17 ausgebildet, die über einen Kanalbereich 18 voneiander getrennt sind, der sich mit dem Gate 13 über­ lappt.
Information wird im potentialfreien Gate 13 abgespeichert, das auf dem zwischen dem Sourcebereich 16 und dem Drainbe­ reich 17 im Substrat ausgebildeten Kanalbereich 18 liegt. Der Mechanismus zum Abspeichern von Information geht dahin, daß beim Anlegen einer Spannung an das Steuergate 15 heiße Elektronen mit hoher Energie im Kanalbereich 18 erzeugt wer­ den und dann durch das an das Steuergate 15 angelegte elek­ trische Feld durch den Gateisolierfilm 12 hindurch in das potentialfreie Gate 13 injiziert und dort gespeichert wer­ den. Die im potentialfreien Gate 13 abgespeicherte Informa­ tion kann durch Einstrahlen ultravioletten Lichts gelöscht werden.
Jedoch weist die symmetrische EPROM-Zelle, bei der sowohl der Sourcebereich 16 als auch der Drainbereich 17 mit dem Kanalbereich überlappen, einen niedrigen Kopplungsgrad auf, und es wird nur ein kleiner elektrischer Strom durch in ihm erzeugte heiße Elektronen erzeugt, was die Schwierigkeit zur Folge hat, daß der Programmierwirkungsgrad verringert wird. Darüber hinaus muß zum Erzielen eines relativ starken Gate­ stroms eine relativ hohe Spannung zum Programmieren an das Steuergate 15 angelegt werden. Jedoch ist eine verwickelte externe Schaltung dazu erforderlich, die hohe Spannung an das Steuergate anzulegen, so daß der Integrationsgrad der Zelle nicht ausreichend erhöht werden kann.
Nachfolgend wird eine detaillierte Beschreibung zu einem herkömmlichen Verfahren zum Herstellen eines symmetrischen EPROM-Bauelements unter Bezugnahme auf Fig. 5 gegeben.
Zunächst wird in einem Schritt A über einem p-Substrat 21 ein Paar Gateoxidfilme 23 ausgebildet, auf dem dann ein Paar Gates 25, Steuergates 29 und Zwischenschicht-Isolierfilme 25 zwischen den Gates 25 und den Steuergates 29 ausgebildet werden. Anschließend wird ein dünner Isolierfilm auf der ge­ samten sich ergebenden Struktur ausgebildet.
Anschließend wird in einem Schritt B ein dicker Isolierfilm abgeschieden und dann anisotropem Ätzen unterzogen, um Ab­ standshalter 33 an Seitenwänden der Gates auszubilden.
Ein Schritt C wird ausgeführt, um einen der an den Seiten­ wänden des Gates ausgebildeten Abstandshalter zu entfernen. Zu diesem Zweck wird ein Photoresistfilm über die ganze Struktur aufgetragen und dann einem Musterbildungsvorgang unterzogen, um ein Photoresistmuster 35 auszubilden, durch das der an einer Seitenwand des Gates ausgebildete Abstands­ halter 33 freigelegt wird.
Schließlich werden in einem Schritt D ein Source und ein Drainbereich ausgebildet. Unter Verwendung des Isolierfilms 31 als Ätzstopp wird der freigelegte Abstandshalter 33 durch Trockenätzen entfernt. Danach wird das Photoresistmuster 35 entfernt, wobei es den an einer Seitenwand des Gates ausge­ bildeten Abstandshalter zurückläßt. Darauf folgend werden n-Dotierstoffe mit hoher Dichte in das Substrat implantiert, um in diesem Fremdstoffbereich 37 und 39 auszubilden. Bei­ spielsweise wirkt der n+-Fremdstoffbereich 37 als Source­ bereich der Speicherzelle, während der n+-Fremdstoffbereich 39 als Drainbereich wirkt.
Bei einem herkömmlichen EPROM-Bauelement mit Schichtgate­ struktur wird der Sourcebereich 37 mit solcher asymmetri­ scher Struktur ausgebildet, daß der Sourcebereich 37 das Gate überlappt, jedoch der Drainbereich 39 dieses nicht überlappt. Bei einem solchen EPROM-Bauelement mit Schicht­ struktur ist es erforderlich, an den Drainbereich 32 zum Programmieren eine hohe Spannung anzulegen. Die Hochspannung ermöglicht es, daß ein starker Gatestrom fließt, so daß die Programmiergeschwindigkeit schneller als beim herkömmlichen symmetrischen EPROM-Bauelement ist.
Jedoch hat das herkömmliche Verfahren zum Herstellen eines asymmetrischen EPROM-Bauelements mit einem Photoätzprozeß eine Begrenzung hinsichtlich hoher Integrationsdichte für Zellen, da das Gate durch einen herkömmlichen Photoätzprozeß nicht mit Submikrometergröße festgelegt werden kann.
Darüber hinaus ist, wie dies aus Fig. 5 erkennbar ist, der Kopplungsgrad zwischen dem Steuergate und dem potentialfrei­ en Gate klein, wodurch die Schwierigkeit auftritt, daß der Programmierwirkungsgrad verringert ist.
Fig. 6 zeigt einen Querschnitt eines herkömmlichen asymme­ trischen EEPROM-Bauelements. Das Bauelement ist auf einem Substrat 41 ausgebildet, in dem ein Drainbereich 43 mit fla­ chem Übergang und ein relativ tiefer Sourcebereich ausgebil­ det sind, die einen Kanal 44 zwischen sich festlegen. Bei diesem Bauelement ist ein Gateisolierfilm 45 über dem Kanal­ bereich 44 ausgebildet, und zwar bis in den Drainbereich 43 hinein, überlappend mit einem Teil des Sourcebereichs 42. Über dem Gateisolierfilm 45 ist ein potentialfreies Gate 46 ausgebildet, das durch einen Zwischenschicht-Isolierfilm 47 gegen ein Steuergate 48 isoliert ist, um für hohe Kapazität zu sorgen.
Obwohl die herkömmliche EEPROM-Zelle asymmetrische Struktur aufweist, unterscheidet sie sich dennoch vom asymmetrischen EPROM-Bauelement gemäß Fig. 5. D. h., daß beim EEPROM-Bau­ element der Sourcebereich 42 und der Drainbereich 43 das Gate einzeln überlappen, wobei der erstere aus einem Diffu­ sionsbereich 42-1 mit flachem Übergang und einem Diffusions­ bereich 42-2 mit tiefem Übergang besteht und der letztere aus einem einzigen, flachen Diffusionsbereich besteht.
Bei der herkömmlichen EEPROM-Struktur werden heiße Elektro­ nen im Kanalbereich 44 erzeugt, wenn der Drainbereich 43 mit höherer Spannung versorgt wird als der Sourcebereich 42 und das Steuergate 48 mit sehr viel höherer Spannung versorgt wird. Diese heißen Elektroden werden dann über den Gatefilm 45 in das potentialfreie Gate 46 injiziert und dort einge­ speichert. Demgemäß ist Information in das EEPROM-Bauelement einprogrammiert.
Ein Löschvorgang wird dadurch ausgeführt, daß der Drainbe­ reich 43 auf Potentialfrei geschaltet wird und ein hohe Spannung an den Sourcebereich 42 angelegt wird, wobei das Steuergate 48 auf Massepotential gehalten wird. Unter dieser Bedingung erfolgt Tunneln zwischen den übereinanderliegenden Abschnitten des potentialfreien Gates 46 und des Sourcebe­ reichs 42, so daß die im potentialfreien Gate 46 abgespei­ cherte Information gelöscht wird.
Beim herkömmlichen EEPROM-Bauelement spielt die kapazitive Kopplung zwischen dem potentialfreien Gate 46 und dem Steu­ ergate 48 eine wichtige Rolle zum Festlegen der Ladungsmen­ ge, die im potentialfreien Gate 46 abgespeichert werden und diesem entnommen werden kann. Anders gesagt, wird ein star­ ker Gatestrom erzeugt, wenn der kapazitive Kopplungsgrad groß ist. Demgemäß ist die Programmiergeschwindigkeit er­ höht.
Ein derartiges EPROM-Bauelement, wie es anhand der Fig. 4, 5 und 6 dargestellt ist, ist aus der US 4,852,062 be­ kannt.
Da bei einem solchen herkömmlichen EEPROM-Bauelement wie auch beim EPROM-Bauelement in Fig. 5 das potentialfreie Gate und das Steuergate als ebene Struktur vorliegen, muss die Länge des Gates vergrößert werden, um den Überlappungsbereich zwischen dem potentialfreien Gate 46 und dem Steuergate 48 zu erhöhen. Jedoch hat die Länge des Gates Einfluss auf den Integrationsgrad des Bauelements, sodass eine Beschränkung für die Größe besteht und demgemäß auch der Überlappungsbereich zwischen des Gates begrenzt ist. Demgemäß nimmt der Kopplungsgrand mit zunehmender Integ­ rationsdichte ab, wodurch die Programmiergeschwindigkeit langsam wird.
Aus der US 5,138,573 ist bereits ein Verfahren zum Herstellen eines nicht­ flüchtigen Speichers mit folgenden Schritten bekannt:
  • - Abscheiden eines CVD-Oxidfilms über einem Halbleitersubstrat vom ers­ ten Leitungstyp; Photoätzen des CVD-Oxidfilms, um einen Teil desselben auf dem Substrat zurückzulassen; Ausbilden eines Gateoxidfilms auf den freige­ legten Teil des Substrats; Aufbringen eines ersten Polysiliziumfilms über der gesamten sich jeweils ergebenden Struktur; Rückätzen des ersten Polysilizi­ umfilms, um ein potentialfreies Gate zu bilden; Implantieren von Dotierstof­ fen vom zweiten Leitungstyp in das Substrat, um Drainbereiche zu bilden; Be­ seitigen des CVD-Oxidfilms, Aufbringen eines Isolierfilms und eines zweiten Polysiliziumfilms, Ätzen des zweiten Polysiliziumfilms und des Isolierfilms, um ein das potentialfreie Gate überdeckende Steuergate zu erhalten und das Substrat ansonsten freizulegen; Implantieren von Dotierstoffen vom zweiten Leitungstyp um Sourcebereiche zu bilden; Auftragen eines Oxidfilms über der gesamten sich ergebenden Struktur, und anisotopes Rückätzen des Oxidfilms, um Abstandshalter an beiden Seiten des Gates auszubilden.
Die US 5,138,573 zeigt somit einen nichtflüchtigen Speicher, der ein sich im Wesentlichen senkrecht zum Substrat erstreckendes potentialungebundenes Gate aufweist, auf dem ein U-förmiges Steuergate so angeordnet ist, dass das Steuergerät das potentialungebundene Gate übergreift. An dem so aufgebau­ ten Stapelgate sind Seitenwandisolatoren vorgesehen. Ein Sourcebereich ho­ her Dichte vom zweiten Leitungstyp ist so im Substrat ausgebildet, dass er sich bis an den Rand des Steuergates erstreckt, während der Drainbereich ei­ nen ersten Bereich hoher Dichte, der sich unter das Steuergate bis zum Floa­ tinggate erstreckt, und einen zweiten Bereich hoher Dichte aufweist, der im ersten Bereich ausgebildet ist und sich bis an den Rand des Steuergates er­ streckt.
Aus der JP 61-58272 A ist eine weitere nichtflüchtige Speicherzelle bekannt, bei der ein Floatinggate sich im Wesentlichen senkrecht zum Substrat er­ streckt. Ein L-förmiges Steuergate ist an dem Floatinggate so ausgebildet, dass es mit seinem langen sich senkrecht zum Substrat erstreckenden Schen­ kel benachbart zum Floatinggate liegt, während es mit seinem kurzen Schen­ kel auf einem Gateisolierfilm auf dem Substrat aufsteht.
Der Erfindung liegt die Aufgabe zugrunde, eine nichtflüchtige Speicherzelle an­ zugeben, bei der der Kopplungsgrad deutlich verbessert und der Gatestrom maximiert ist, während die Abmessungen der Gateelektrode im unteren Submikrome­ terbereich liegen, sodass eine hohe Integrationsdichte erzielt werden kann. Eine weitere Aufgabe dieser Erfindung ist es ein Verfahren zum Herstellen ei­ ner derartigen nichtflüchtigen Speicherzelle anzugeben.
Die vorstehenden Aufgaben werden durch das Verfahren gemäß dem Anspruch 1 bzw. durch die nichtflüchtige Speicherzelle gemäß dem Anspruch 2 gelöst.
Die obigen und weitere Aufgaben und Vorteile der Erfindung gehen aus der folgenden Beschreibung hervor.
Die Beschreibung und die beigefügten Zeichnungen veranschaulichen Ausfüh­ rungsbeispiele, die nur verschiedene Arten veranschaulichen, durch die das Prinzip der Erfindung realisiert werden kann.
In den Zeichnungen ist folgendes dargestellt:
Fig. 1 ist ein Ablaufdiagramm in Form von Querschnitten zum Veranschauli­ chen eines Verfahrens zum Herstellen eines erfindungsgemäßen asymmetri­ schen EPROM-Bauelements;
Fig. 2 ist ein Diagramm, das Gateströme abhängig von Gatespannungen bei einem erfindungsgemäßen und einem herkömmlichen Bauelement zeigt;
Fig. 3 ist ein Diagramm, das die Beziehung zwischen der Programmierge­ schwindigkeit und Programmierwegen für die Erfindung und den Stand der Technik zeigt;
Fig. 4 ist ein schematischer Querschnitt eines herkömmlichen symmetrischen EPROM-Bauelements;
Fig. 5 ist ein Ablaufdiagramm in Querschnitten zum Veranschaulichen eines Verfahrens zum Herstellen eines herkömmli­ chen asymmetrischen EPROMs; und
Fig. 6 ist ein schematischer Querschnitt eines herkömmlichen asymmetrischen EEPPROM-Bauelements.
In einem durch Fig. 1A veranschaulichten Schritt A wird über einem p-Halbleiter 51 ein dicker CVD-Oxidfilm 53 abgeschie­ den.
Anschließend wird in einem Schritt B der CVD-Oxidfilm 53 mit einem Photoresistfilm beschichtet, der dann einem Musterbil­ dungsvorgang unterzogen wird, um ein Photoresistmuster 55 nur in einem Abschnitt zurückzulassen, in dem in einem spä­ teren Schritt ein Sourcebereich auszubilden ist. Infolge­ dessen wird ein Teil des CVD-Films freigelegt.
Danach wird der freigelegte CVD-Oxidfilm 53 in einem Schritt C unter Verwendung des Photoresistfilms als Maske einer Photoätzbehandlung unterzogen, gefolgt von der Ausbildung eines Gateisolierfilms 57 über dem sich ergebenden Substrat mit entferntem CVD-Film.
In einem Schritt D werden ein erster Polysiliziumfilm 59, ein Zwischenschicht-Isolierfilm 61 und ein zweiter Polysili­ ziumfilm 63 aufeinanderfolgend jeweils ganz über der sich ergebenden Struktur abgeschieden.
In einem Schritt E wird ein Rückätzprozeß ausgeführt, um ein Gate 65 an einem Seitenteil des CVD-Oxidfilms auszubilden, wodurch ein als Seitenwand ausgebildetes Gate vorliegt. Wäh­ rend dieses Prozesses wird der erste Polysiliziumfilm 59 als potentialfreies Gate ausgebildet, während der zweite Poly­ siliziumfilm 63 als Steuergate ausgebildet wird.
Demgemäß weist das Gate 65 das potentialfreie Gate 59, das Steuergate 69 und den zwischen diesen ausgebildeten Zwi­ schenschicht-Isolierfilm 61 auf, was zu großem Kapazitäts­ wert führt. Das potentialfreie Gate 59 besteht aus einem eben auf dem Gateisolierfilm 57 ausgebildeten Bereich 59-1 und einem Bereich 59-2, der sich entlang der Seitenwand des CVD-Oxidfilms 53 vom Bereich 59-1 ausgehend rechtwinklig zu diesem erstreckt. Der ebene Bereich 59-1 und der verlängerte Bereich 59-2 weisen gleiche Dicke auf.
Das Steuergate 63 ist so strukturiert, daß es sich in seiner Längsrichtung rechtwinklig zum flachen Bereich 59-2 des po­ tentialfreien Gates 59 erstreckt.
Der Zwischenschicht-Isolierfilm 61, der das potentialfreie Gate 59 vom Steuergate 61 isoliert, ist dazwischen angeord­ net, und er besteht aus einem Dünnfilm aus einer dielektri­ schen Substanz mit Oxid-Nitrid-Oxid-Struktur.
Erfindungsgemäß werden der erste Polysiliziumfilm 59, der Zwischenschicht-Isolierfilm 61 und der zweite Polysilizium­ film 63 jeweils mit gewünschter Dicke ausgebildet, so daß die Länge des Gates im unteren Submikrometerbereich oder darunter ausgebildet werden kann.
In einem Schritt F werden unter Verwendung des CVD-Oxidfilms 53 und des Gates 65 als Maske n-Dotierstoffe mit hoher Dich­ te in das Substrat eindiffundiert, um einen n+-Diffusions­ bereich 67 mit flachem Übergang in diesem auszubilden. Ein solcher Diffusionsbereich 67 bildet einen Drainbereich, der die im potentialfreien Gate 59 abgespeicherte Information löscht.
Nachfolgend werden, wie dies aus einem Schritt G erkennbar ist, Abstandshalter ausgebildet. Zu diesem Zweck wird der CVD-Oxidfilm 53 entfernt, gefolgt von der Abscheidung eines Oxidfilms über der gesamten Oberfläche der sich ergebenden Struktur. Danach wird der Oxidfilm anisotrop geätzt, um Ab­ standshalter 69 und 70 an den Seitenwänden des Gates 65 aus­ zubilden. Während ein Abstandshalter 69 an einer Seitenwand des Gates 65 ausgebildet wird, wird der andere Abstandshal­ ter 70 an der anderen Seitenwand des Gates 65 ausgebildet.
Zuletzt werden in einem Schritt H unter Verwendung des Gates 65 und der Abstandshalter 69 und 70 als Maske n-Dotierstoffe mit hoher Dichte in das Substrat implantiert, um Diffusions­ bereiche 71 und 72 mit tiefem Übergang zu schaffen.
Der Diffusionsbereich 71, der einen Sourcebereich bildet, ist um die Dicke des Abstandshalters 69 vom Gate entfernt. Der Diffusionsbereich 72, der zusammen mit dem Diffusions­ bereich mit flachem Übergang den Drainbereich bildet, ist um die Dicke des Abstandshalters 70 vom Gate entfernt.
Was den Drainbereich betrifft, besteht er aus dem Diffu­ sionsbereich 67 mit flachem Übergang und hoher Fremdstoff­ dichte, der unter dem potentialfreien Gate 59 liegt, und dem Diffusionsbereich mit tiefem Übergang und hoher Fremdstoff­ dichte, der anschließend an den Diffusionsbereich 67 mit flachem Übergang so ausgebildet ist, daß das Gate 65 den Drainbereich teilweise überlappt. Andererseits besteht der Sourcebereich nur aus dem Diffusionsbereich mit tiefem Über­ gang mit hoher Fremdstoffdichte, der nicht mit dem poten­ tialfreien Gate überlappt. Demgemäß weisen der Sourcebereich und der Drainbereich asymmetrische Struktur auf.
Der durch das erfindungsgemäße Verfahren hergestellte nicht­ flüchtige Speicher weist folgendes auf: ein Halbleitersub­ strat von erstem Leitungstyp; einen auf dem Substrat ausge­ bildeten Gateisolierfilm; ein potentialfreies Gate, das aus zwei integral hergestellten Bereichen besteht, von denen der eine flach auf dem Gatefilm liegt und sich der andere von einem Endbereich des ersten Bereichs rechtwinklig zu diesem erstreckt, ein sich in Längsrichtung erstreckendes Steuer­ gate, das über dem anderen Endteil des flachen Bereichs des potentialfreien Gates liegt und rechtwinklig zum flachen Be­ reich steht; eine Zwischenschichtisolierung, die zwischen dem potentialfreien Gate und dem Steuergate angeordnet ist und für große Kapazität sorgt; ein Paar Abstandshalter, von denen der eine an einer Seitenwand des verlängerten Bereichs des potentialfreien Gates ausgebildet ist und der andere an der Seitenwand ausgebildet ist, die aus dem potentialfreien Gate und dem Steuergate besteht; einen Sourcebereich hoher Dichte zweiten Leitungstyps, der im Substrat ausgebildet ist und um die Dicke des ersteren Abstandshalters vom poten­ tialfreien Gate entfernt ist; einen ersten Drainbereich hoher Dichte vom zweiten Leitungstyp, der im Substrat ausge­ bildet ist und unter dem potentialfreien Gate mit diesem überlappt; und einen zweiten Drainbereich hoher Dichte vom zweiten Leitungstyp, der um die Dicke des letzteren Ab­ standshalters vom potentialfreien Gate entfernt ist und anschließend an den ersten Drainbereich hoher Dichte liegt.
Beim erfindungsgemäßen EEPROM-Bauelement wird Information durch den im Sourcebereich 71 erzeugten Gatestrom in das po­ tentialfreie Gate 59 einprogrammiert, wohingegen Löschung dadurch erzielt wird, daß die im potentialfreien Gate abge­ speicherten Ladungsträger in die Drainbereiche 67 und 72 ab­ gezogen werden.
In Fig. 2 sind Gateströme abhängig von Gatespannungen bei einem erfindungsgemäßen und einem herkömmlichen Bauelement dargestellt. Wie in Fig. 2 dargestellt, ist das erfindungs­ gemäße Bauelement hinsichtlich des Gatestroms dem herkömm­ lichen Bauelement überlegen.
Fig. 3 ist ein Diagramm, das die Beziehung zwischen der Pro­ grammgeschwindigkeit und den Programmwegen für die Erfindung und den Stand der Technik zeigt. Aus der Figur ist deutlich erkennbar, daß die Programmiergeschwindigkeit bei der Erfin­ dung ausgezeichnet ist.
Wie vorstehend beschrieben, liegt bei einem herkömmlichen nichtflüchtigen Speicher mit Schichtstruktur das Steuergate flach über dem potentialfreien Gate, wodurch lediglich die Unterseite des Steuergates mit der Oberseite des potential­ freien Gates überlappt, wodurch der Kopplungsgrad gering ist. Demgegenüber ist beim erfindungsgemäßen nichtflüchtigen Speicher das potentialfreie Gate L-förmig, wodurch es mit zwei Oberflächen des Steuergates überlappen kann, d. h. mit der Unterseite und der einen Seitenfläche des Steuergates, so daß der Kopplungsgrad verbessert ist.
Darüber hinaus überlappt sich der Sourcebereich nicht unter­ halb des Gates mit diesem, sondern es ist um die Dicke des Abstandshalters von diesem entfernt, was zur asymmetrischen Struktur des nichtflüchtigen Speichers beiträgt, zusammen mit der Tatsache, daß der Drainbereich bis unter das Gate reicht, wodurch der Gatestrom maximiert werden kann. Demge­ mäß ist eine hohe Programmiergeschwindigkeit selbst mit ge­ ringer Spannung möglich, wie in den Fig. 2 und 3 darge­ stellt.
Ferner können das potentialfreie Gate und das Steuergate gemäß der Erfindung durch einen üblichen Ätzprozeß an der Seitenwand im unteren Submikrometerbereich oder darunter ausgebildet werden. Darüber hinaus kann durch die Erfindung ein Drainbereich mit flachem Übergang ausgebildet werden, ohne daß ein herkömmlicher Prozeß zum Beseitigen von Ab­ standshaltern erforderlich ist, wodurch der Integrationsgrad des Bauelements verbessert werden kann.

Claims (6)

1. Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle mit den fol­ genden Schritten:
  • - Abscheiden eines CVD-Oxidfilms (53) über einem Halbleitersubstrat (51) von erstem Leitungstyp;
  • - Photoätzen des CVD-Oxidfilms (53), um einen Teil desselben auf dem Halbleitersubstrat (51) zurückzulassen;
  • - Ausbilden eines Gateoxidfilms (57) auf dem freigelegten Teil des Halblei­ tersubstrats (51);
  • - Aufeinanderfolgendes Aufbringen eines ersten Polysiliziumfilms (59), eines Isolierfilms (61) und eines zweiten Polysiliziumfilms (63);
  • - Rückätzen des ersten Polysiliziumfilms (59), des Isolierfilms (61) und des zweiten Polysiliziumfilms (63), um einen Gatestapel zu bilden, der aus einer potentialfreien Gateelektrode (59) an einer Seitenwand des CVD-Oxidfilms (53), einem Zwischenschichtisolierfilm (61) und einer Steuergateelektrode (63) besteht, wobei die potentialfreie Gateelektrode (59) L-förmig ausgebildet wird und zwei Bereiche (59-1, 59-2) aufweist, von denen ein flacher Bereich (59-1) an den Gateoxidfilm (57) angrenzt und sich ein anderer Bereich (59-2) von ei­ nem ersten Endabschnitt des flachen Bereichs (59-1) aus rechtwinklig zum flachen Bereich (59-1) erstreckt, die Steuergateelektrode (63) sich in Längs­ richtung erstreckt und über einem zweiten Endabschnitt des flachen Bereichs (59-1) der potentialfreien Gateelektrode und rechtwinklig zum flachen Bereich (59-1) steht, und der Zwischenschichtisolierfilm (61) zwischen der potential­ freien Gateelektrode (59) und der Steuergateelekrode (63) liegt und für eine große Kapazität sorgt;
  • - Implantieren von Dotierstoffen von zweitem Leitungstyp in das Halblei­ tersubstrat (51), um einen Drainbereich (67) hoher Dichte mit flachem Über­ gang zu erzielen;
  • - Beseitigen des CVD-Oxidfilms (53);
  • - Auftragen eines Oxidfilms über der gesamten sich ergebenden Struktur;
  • - anisotropes Ätzen des Oxidfilms, um Abstandshalter (69, 70) an beiden Seiten des Gatestapels auszubilden; und
  • - Implantieren von Dotierstoffen zweiten Leitungstyps in das Halbleiter­ substrat (51), um einen Sourcebereich (71) hoher Dichte mit tiefem Übergang und einen Drainbereich (72) hoher Dichte mit tiefem Übergang herzustellen.
2. Nichtflüchtige Speicherzelle mit:
einem Halbleitersubstrat (51) von erstem Leitungstyp;
einem auf den Halbleitersubstrat (51) ausgebildeten Gateisolierfilm (57);
einer potentialfreien Gateelektrode (59) die L-förmig ausgebildet ist und zwei Bereiche (59-1, 59-2) aufweist, von denen ein flacher Bereich (59-1) an den Gateisolierfilm (57) angrenzt und sich ein anderer Bereich (59-2) von ei­ nem ersten Endabschnitt des flachen Bereichs (59-1) aus rechtwinklig zum flachen Bereich (59-1) erstreckt;
eine Steuergateelektrode (63), die sich in Längsrichtung erstreckt und über dem zweiten Endabschnitt des flachen Bereichs (59-1) der potentialfrei­ en Gateelektrode (59) rechtwinklig zu dem flachen Bereich (59-1) liegt;
einer Zwischenschichtisolierung (61), die zwischen der potentialfreien Gateelektrode (59) und der Steuergateelektrode (63) liegt und für eine große Kapazität sorgt;
einem Paar Abstandshalter (69, 70), von denen der erste Abstandshalter (69) an einer Seitenwand des anderen Bereichs (59-2) der potentialfreien Ga­ teelektrode (59) angrenzt und der zweite Abstandshalter (70) an den flachen Bereich (59-1) der potentialfreien Gateelektrode (59) und an die Steuerga­ teelektrode (63) angrenzt;
einem Sourcebereich (71) hoher Dichte und von zweitem Leitungstyp, der im Halbleitersubstrat (51) ausgebildet ist und um die Dicke des ersten Abstandshalters (69) von der potentialfreien Gateelektrode (59) entfernt ist;
einem ersten Drainbereich (67) hoher Dichte, der bis unter die potential­ freie Gateelektrode (59) reicht; und
einem zweiten Drainbereich (72) vom zweiten Leitungstyp, der um die Dicke des zweiten Abstandshalters (70) von der potentialfreien Gateelektrode (59) entfernt liegt und anschließend an den ersten Drainbereich (67) hoher Dichte liegt.
3. Nichtflüchtige Speicherzelle nach Anspruch 2, bei dem die Tiefe des Übergangs im zweiten Drainbereich (72) so tief ist wie diejenige im Sourcebe­ reich (71), jedoch tiefer als diejenige im ersten Drainbereich (67).
4. Nichtflüchtige Speicherzelle nach einem der Ansprüche 2 oder 3, da­ durch gekennzeichnet, dass der erste Drainbereich (67) als Pfad zum Lö­ schen von in der potentialfreien Gateelektrode (59) abgespeicherter Informati­ on dient.
5. Nichtflüchtige Speicherzelle nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass eine untere Fläche und eine Seitenfläche der Steuerga­ teelektrode (63) an die Oberfläche des flachen Bereichs (59-1) und an eine Seitenfläche des anderen Bereichs (59-2) der potentialfreien Gateelektrode (59) angrenzen.
6. Nichtflüchtige Speicherzelle nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der flache Bereich (59-1) und der andere Be­ reich (59-2) der potentialfreien Gateelektrode (59) gleiche Dicke aufweisen.
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