DE102006053438A1

DE102006053438A1 - Halbleiterstruktur, Halbleiterspeichereinrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE102006053438A1
Application number: DE102006053438A
Authority: DE
Inventors: Frank Dr. Heinrichsdorff; Ricardo Pablo Dr. Mikalo; Stephan Dr. Riedel; Mark Dr. Isler
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-10-30
Filing date: 2006-11-13
Publication date: 2008-05-15
Also published as: US20080099828A1

Abstract

Eine Halbleiterspeichereinrichtung umfasst ein Halbleitersubstrat (4), eine Mehrzahl von ersten Leitbahnen (7), eine Mehrzahl von zweiten Leiterbahnen (8) und eine Mehrzahl von Speicherzellen (1). Die zweiten Leitbahnen (8) umfassen dotierte Gebiete (2) innerhalb des Substrates (4) und haben eine Weite w2 und eine Tiefe d2. Das Verhältnis der Tiefe d2 zur Weite w2 ist größer als 1. Eine Halbleiterstruktur umfasst ein Halbleitersubstrat (4), ein dotiertes Gebiet (2) und einen Ladungsträgerhaftbereich (14) unterhalb des dotierten Gebietes (2) und an das dotierte Gebiet (2) angrenzend. Eine Halbleiterspeichereinrichtung umfasst ein Halbleitersubstrat (4), eine Mehrzahl von ersten Leitbahnen (7), eine Mehrzahl von zweiten Leitbahnen (8), eine Mehrzahl von Ladungsträgerhaftbereichen (14) und eine Mehrzahl von Speicherzellen (1). Die zweiten Leitbahnen (8) sind als dotierte Gebiete (2) innerhalb des Substrates (4) ausgebildet, wobei die Ladungsträgerhaftbereiche (14) unterhalb der jeweiligen dotierten Gebiete (2) angeordnet sind und an diese jeweiligen dotierten Gebiete (2) angrenzen. Es werden Verfahren zur Herstellung der Halbleiterstruktur und der Halbleiterspeichereinrichtungen bereitgestellt.

Description

Die Erfindung betrifft eine Halbleiterstruktur, eine Halbleiterspeichereinrichtung und Verfahren zur Herstellung derselben.
Halbleiterstrukturen, wie beispielsweise Speicherzellenfelder, umfassen dotierte Gebiete. Diese dotierten Gebiete bilden in einem solchen Speicherzellenfeld beispielsweise Leitbahnen, die in einem Halbleitersubstrat ausgebildet sind.
Um Massendatenspeichereinrichtungen herzustellen, sind die Speicherzellen üblicherweise als Teil einer großen Matrix von Speicherzellen organisiert und werden auch so produziert. Je nachdem, welche der bekannten Architekturen und Betriebsmethoden genutzt wird, kann jede Zelle entweder individuell oder als Teil einer Gruppe/eines Blocks von Speicherzellen adressiert, programmiert, gelesen und/oder gelöscht werden. In Abhängigkeit vom Typ der Speicherzelle kann beispielsweise eine bestimmte Speicherzelle durch die Adressierung mindestens einer Wortleitung und mindestens einer Bitleitung adressiert werden. Dotierte Gebiete können als vergrabene Leitbahnen (beispielsweise Bitleitungen) in einem Virtual-Ground-Speicherzellenfeld verwendet werden. Eine spezielle Technologie, die ein Virtual-Ground-Feld als Speicherzellenfeld nutzt, ist die NROM-Technologie, die allgemein bekannt ist. Die vorliegende Erfindung kann auf die NROM-Technologie angewendet werden, ist jedoch nicht darauf begrenzt.
Ein weiteres Schrumpfen der Abmessungen der Speicherzellen selbst und der Speicherzellenfelder verursachen neue Effekte oder verstärkten bekannte Effekte, wie beispielsweise die Störung der Programmierung von benachbarten Speicherzellen und die Erhöhung des Widerstandes der Leitbahnen, welche die Leistung der Speichereinrichtung beeinträchtigen. Ein weiterer Effekt, dessen Wirkung verstärkt wird, ist der Leckstrom zwischen einer vergrabenen Leitbahn und dem Substrat.
Damit liegt der Erfindung die Aufgabe zu Grunde, eine verbesserte Halbleiterspeichervorrichtung, eine verbesserte Halbleiterstruktur sowie Verfahren zur Herstellung einer Halbleiterstruktur und einer solchen Halbleiterspeichervorrichtung zur Verfügung zu stellen.
Gemäß der vorliegenden Erfindung wird die Aufgabe gelöst durch eine Halbleiterstruktur nach Anspruch 8, eine Halbleiterspeichereinrichtung nach Anspruch 1, 7 oder 14 und Verfahren nach Anspruch 20 oder 38 bzw. 28 oder 43. Vorteilhafte Ausgestaltung bzw. Weiterbildungen des Erfindungsgedankens sind in den abhängigen Ansprüchen formuliert.
Gemäß der vorliegenden Erfindung umfasst eine Halbleiterspeichereinrichtung ein Halbleitersubstrat, eine Mehrzahl von ersten Leitbahnen, eine Mehrzahl von zweiten Leitbahnen und eine Mehrzahl von Speicherzellen. Die ersten Leitbahnen erstrecken sich entlang einer ersten Richtung, und die zweiten Leitbahnen erstrecken sich entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist. Jede zweite Leitbahn ist elektrisch von den ersten Leitbahnen isoliert und umfasst ein dotiertes Gebiet, das innerhalb des Substrats ausgebildet ist. Jedes dotierte Gebiet grenzt an die Substratoberfläche. Jede zweite Leitbahn hat eine Weite und eine Tiefe. Die Weite wird an der Substratoberfläche entlang einer dritten Richtung gemessen, wobei die dritte Richtung entlang der Substratoberfläche senkrecht zur zweiten Richtung definiert ist. Die Tiefe wird von der Substratoberfläche gemessen, wobei das Verhältnis der Tiefe zu der Weite jeder zweiten Leitbahn größer als 1 ist. Die Speicherzellen bilden ein Speicherzellenfeld, wobei jede Speicherzelle des Speicherzellenfeldes durch mindestens eine erste Leitbahn und mindestens eine zweite Leitbahn adressiert werden kann.
Gemäß einem weiteren Aspekt der Erfindung, umfasst eine Halbleiterspeichereinrichtung ein Halbleitersubstrat, eine Mehrzahl von ersten Leitbahnen, eine Mehrzahl von zweiten Leitbahnen und eine Mehrzahl von Speicherzellen. Das Halbleitersubstrat hat eine obere Substratoberfläche, die eine (100)-Ebene des Substrats ist. Die ersten Leitbahnen erstrecken sich entlang einer ersten Richtung und die zweiten Leitbahnen erstrecken sich entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist. Jede zweite Leitbahn ist elektrisch von den ersten Leitbahnen isoliert und umfasst ein dotiertes Gebiet, das innerhalb des Substrats ausgebildet ist. Jedes dotierte Gebiet grenzt an die Substratoberfläche an und weist einen Übergang zum Substrat auf. Der Übergang weist Seitenwände auf, die im Wesentlichen parallel zu (111)-Ebenen des Substrats sind. Die Speicherzellen bilden ein Speicherzellenfeld, wobei jede Speicherzelle des Speicherzellenfeldes durch mindestens eine erste Leitbahn und mindestens eine zweite Leitbahn adressiert werden kann.
Gemäß der vorliegenden Erfindung umfasst eine Halbleiterstruktur ein Halbleitersubstrat, das eine obere Substratoberfläche aufweist, ein dotiertes Gebiet, das an die Substratoberfläche angrenzt, und einen Ladungsträgerhaftbereich. Der Ladungsträgerhaftbereich ist unterhalb des dotierten Gebietes angeordnet, grenzt an dieses an und weist im Wesentlichen dieselben lateralen Abmessungen wie das dotierte Gebiet auf.
Gemäß der vorliegenden Erfindung umfasst eine Halbleiterspeichereinrichtung ein Halbleitersubstrat, eine Mehrzahl von ersten Leitbahnen, eine Mehrzahl von zweiten Leitbahnen, eine Mehrzahl von Ladungsträgerhaftbereichen und eine Mehrzahl von Speicherzellen. Die ersten Leitbahnen erstrecken sich entlang einer ersten Richtung und die zweiten Leitbahnen erstrecken sich entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist. Die zweiten Leitbahnen sind als dotierte Gebiete innerhalb des Substrats ausgebildet und elektrisch von den ersten Leitbahnen isoliert. Jedes dotierte Gebiet grenzt an die Substratoberfläche. Jeder Ladungsträgerhaftbereich ist unterhalb eines jeweiligen dotierten Gebietes angeordnet, grenzt an das jeweilige dotierte Gebiet an und weist im Wesentlichen dieselben lateralen Abmessungen wie das jeweilige dotierte Gebiet auf. Die Speicherzellen bilden ein Speicherzellenfeld, wobei jede Speicherzelle des Speicherzellenfeldes durch mindestens eine erste Leitbahn und mindestens eine zweite Leitbahn adressiert werden kann.
Weiterhin stellt die Erfindung ein Verfahren zur Herstellung einer Halbleiterstruktur bereit. Zunächst wird ein Halbleitersubstrat, das eine Oberfläche aufweist, bereitgestellt. Ein Graben, der eine Grabenoberfläche aufweist, wird in der Substratoberfläche ausgebildet. Vorbestimmte Bereiche der Substratoberfläche werden bedeckt, wobei zumindest die Grabenoberfläche unbedeckt bleibt. Dotanden werden in die unbedeckte Substratoberfläche und die Grabenoberfläche implantiert. Nachfolgend wird der Graben mit einem Material gefüllt.
Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung zur Verfügung. Zunächst wird ein Halbleitersubstrat, das eine Oberfläche aufweist, bereitgestellt. Eine Mehrzahl von Halbleiterspeicherzellen wird zumindest teilweise im Halbleitersubstrat ausgebildet. Die Speicherzellen bilden ein Speicherzellenfeld. Eine Mehrzahl von Gräben, die sich entlang einer zweiten Richtung erstrecken, werden in der Substratoberfläche zwischen den Speicherzellen ausgebildet. Jeder Graben weist eine Grabenoberfläche auf. Vorbestimmte Bereiche der Substratoberfläche werden bedeckt, wobei zumindest die Grabenoberflächen unbedeckt bleiben. Dotanden werden in die unbedeckte Substratoberfläche und die Grabenoberflächen eingebracht. Dabei wird eine Mehrzahl von zweiten Leitbahnen, die sich entlang der zweiten Richtung erstrecken, erzeugt. Nachfolgend werden die Gräben mit einem Material gefüllt. Eine Mehrzahl von ersten Leitbahnen, die sich entlang einer ersten Richtung erstrecken, wird ausgebildet. Die erste Richtung ist dabei von der zweiten Richtung verschieden. Die ersten Leitbahnen sind elektrisch von den zweiten Leitbahnen isoliert. Jede Speicherzelle kann durch mindestens eine erste Leitbahn und mindestens eine zweite Leitbahn adressiert werden.
Weiterhin stellt die Erfindung ein weiteres Verfahren zur Herstellung einer Halbleiterstruktur zur Verfügung. Zunächst wird ein Halbleitersubstrat, das eine Oberfläche aufweist, bereitgestellt. Ein Ladungsträgerhaftbereich wird innerhalb des Halbleitersubstrats ausgebildet. Ein dotiertes Gebiet wird innerhalb des Halbleitersubstrats ausgebildet, wobei das dotierte Gebiet an die Substratoberfläche und den Ladungsträgerhaftbereich angrenzt. Das dotierte Gebiet ist oberhalb des Ladungsträgerhaftbereichs angeordnet und weist im Wesentlichen dieselben lateralen Abmessungen wie der Ladungsträgerhaftbereich auf.
Die Erfindung stellt ein weiteres Verfahren zur Herstellung einer Halbleiterspeichereinrichtung zur Verfügung. Zunächst wird ein Halbleitersubstrat, das eine Oberfläche aufweist, bereitgestellt. Eine Mehrzahl von Halbleiterspeicherzellen wird zumindest teilweise im Halbleitersubstrat ausgebildet. Die Speicherzellen bilden ein Speicherzellenfeld. Eine Mehrzahl von Ladungsträgerhaftbereichen wird innerhalb des Halbleitersubstrats ausgebildet, wobei die Ladungsträgerhaftbereiche sich entlang einer zweiten Richtung erstrecken. Eine Mehrzahl von dotierten Gebieten, die sich entlang der zweiten Richtung erstrecken, wird ausgebildet. Jedes dotierte Gebiet grenzt an die Substratoberfläche und einen jeweiligen Ladungsträgerhaftbereich, ist oberhalb des jeweiligen Ladungsträgerhaftbereichs angeordnet und weist im Wesentlichen dieselben lateralen Abmessungen wie der jeweilige Ladungsträgerhaftbereich auf. Die Mehrzahl der dotierten Gebiete bildet eine Mehrzahl von zweiten Leitbahnen, die sich entlang der zweiten Richtung erstrecken. Eine Mehrzahl von ersten Leitbahnen, die sich entlang einer ersten Richtung erstrecken, wird ausgebildet. Die erste Richtung ist dabei von der zweiten Richtung verschieden. Die ersten Leitbahnen sind elektrisch von den zweiten Leitbahnen isoliert. Jede Speicherzelle kann durch mindestens eine erste Leitbahn und mindestens eine zweite Leitbahn adressiert werden.
Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert. Es zeigen:
1 eine Draufsicht auf eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung,
2 einen schematischen Querschnitt durch die Speichereinrichtung der 1,
3 einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung,
4 ein Detail eines schematischen Querschnitts durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung,
5 einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung,
6 einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung,
7 einen schematischen Querschnitt durch eine Ausführungsform einer Halbleiterstruktur in einem ersten Schritt des erfindungsgemäßen Verfahrens,
8A einen schematischen Querschnitt durch die Ausführungsform der 7 in einem zweiten Verfahrensschritt,
8B einen schematischen Querschnitt durch eine Ausführungsform einer Halbleiterstruktur in einem zweiten Schritt des erfindungsgemäßen Verfahrens,
8C einen schematischen Querschnitt durch eine Ausführungsform einer Halbleiterstruktur in einem zweiten Schritt des erfindungsgemäßen Verfahrens,
9 einen schematischen Querschnitt durch die Ausführungsform der 7 in einem dritten Verfahrensschritt,
10A einen schematischen Querschnitt durch die Ausführungsform der 7 in einem vierten Verfahrensschritt,
10B einen schematischen Querschnitt durch eine Ausführungsform einer Halbleiterstruktur in einem vierten Schritt des erfindungsgemäßen Verfahrens,
11 einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterstruktur gemäß der vorliegenden Erfindung,
12 einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung,
13–16 schematische Querschnitte durch die Ausführungsform der 11 in verschiedenen Schritten des erfindungsgemäßen Verfahrens.
In den Figuren sind identische bzw. einander entsprechende Bereiche, Bauteile/Bauteilgruppen mit denselben Bezugszeichen gekennzeichnet.
1 zeigt eine Draufsicht auf ein NROM-Speicherzellenfeld. Vergrabene Bitleitungen 8 und Wortleitungen 7, welche die Bitleitungen 8 schneiden, definieren eine Gitterstruktur. Jeweilige Speicherzellen 1 sind unterhalb der Wortleitungen 7 zwischen zwei jeweiligen Bitleitungen 8 angeordnet. Zwei Spei cherzellen 1 sind beispielhaft durch die gestrichelten Linien in 1 dargestellt. Unterhalb der Wortleitungen sind Gategebiete bereitgestellt, wobei die Diffusionsgebiete der Bitleitungen die Source/Drain-Bereiche einer jeweiligen Speicherzelle definieren. Die Wortleitungen 7 und die Gatebereiche der einzelnen Speicherzellen sind voneinander durch eine isolierende Schicht 9 beabstandet.
2 zeigt einen Querschnitt durch eine Ausführungsform des NROM-Zellenfeldes von 1 entlang der Linie I-I, d.h. entlang einer Wortleitung 7. Beispielhaft sind in 2 zwei Speicherzellen 1 vollständig dargestellt. Eine NROM-Zelle 1 ist z.B. ein n-Kanal-MOSFET-Bauteil, wobei das Gatedielektrikum durch einen Speicherschichtstapel 27 ersetzt ist. Wie in 2 gezeigt, ist der Speicherschichtstapel 27 oberhalb eines Kanals 28 und unter einer Gateelektrode 26 angeordnet. Der Kanal 28 ist in einem p-dotierten Substrat 4 ausgebildet. Der Speicherschichtstapel 27 umfasst gewöhnlicherweise eine Ladungsträgerhaftschicht 272, die beispielsweise eine Siliziumnitridschicht sein kann. Eine untere Grenzschicht 271 ist unterhalb der Ladungsträgerhaftschicht angeordnet. Eine obere Grenzschicht 273 ist oberhalb der Ladungsträgerhaftschicht angeordnet. Damit umgeben die untere und die obere Grenzschicht die Ladungsträgerhaftschicht 272 sandwichartig. Die obere und die untere Grenzschichten 271, 273 haben eine Dicke größer als 2 nm, um ein direktes Tunneln zu vermeiden.
In Abhängigkeit vom Typ der Speichereinrichtung, können die Speicherzellen beispielsweise durch einen Ladungstransport aus dem Kanal 28 in die Ladungsträgerhaftschicht 272 durch ein Tunneln durch die untere Grenzschicht 271 programmiert werden, und beispielsweise durch einen Ladungstransport von der Ladungsträgerhaftschicht 272 in den Kanal 28 durch ein Tunneln durch die untere Grenzschicht 271 gelöscht werden.
Die Gateelektrode 26 kann aus einem Halbleitermaterial ausgebildet sein, beispielsweise aus Polysilizium. Einzelne Gateelektroden 26 sind durch eine Wortleitung 7 miteinander verbunden, wobei die Wortleitung 7 beispielsweise aus einer Polysiliziumschicht 12, einer metallischen Schicht 11 und einer Deckschicht 10 ausgebildet sein kann.
Eine Ladung, die im Speicherschichtstapel 27 gespeichert ist, bestimmt die Schwellspannung des Transistors. Demgemäß kann eine Ladung, die im Speicherschichtstapel 27 eingefangen ist, durch das Anlegen von korrespondierenden Spannungen an die Gateelektrode 26 und jeweilige Bitleitungen 8 detektiert werden. Eine isolierende Schicht 9 isoliert die Bitleitungen 8 elektrisch von der Wortleitung 7 in den Bereichen zwischen zwei Speicherzellen 1.
Vergrabene Bitleitungen 8 können als dotierte Gebiete 2 im Substrat 4 ausgebildet sein. Das Substrat 4 hat eine Oberfläche 40, die in der in 2 dargestellten Ausführungsform eine (100)-Ebene des Substrats 4 ist. Ein Übergang oder eine Grenzfläche 42 ist zwischen dem dotierten Gebiet 2 und dem Substrat 4 angeordnet. Der Übergang 42 erstreckt sich in der in 2 dargestellten Ausführungsform entlang (111)-Ebenen des Substrats 4. Anders ausgedrückt: die Seitenwände des Übergangs 42 sind im Wesentlichen parallel zu (111)-Ebenen des Substrats 4 ausgenommen schmale Bereiche, die an die Substratoberfläche 40 angrenzen. Die Bitleitungen 8 haben eine Weite w2, die senkrecht zur Richtung der Bitleitungen 8 an der Oberfläche 40 gemessen wird, und erstrecken sich von der Oberfläche 40 in das Substrat 4 bis zu einer Tiefe d2, die von der Substratoberfläche 40 aus gemessen wird.
Vorzugsweise weist das Dotierungsprofil des dotierten Gebiets 2, das an der Stelle, wo das dotierte Gebiet seine maximale Tiefe erreicht (in 2 durch den Pfeil A dargestellt), gemessen wird, mindestens zwei Maxima der Dotierstoffkonzentration auf. Das Dotierprofil ist die Dotierstoffkonzentration in dem dotierten Gebiet 2 als Funktion des Abstands von der Substratoberfläche 40.
Wie in 2 gezeigt, umfasst die Halbleiterspeichereinrichtung ein Halbleitersubstrat 4, eine Mehrzahl von ersten Leitbahnen 7, eine Mehrzahl von zweiten Leitbahnen 8 und eine Mehrzahl von Halbleiterspeicherzellen 1. Das Halbleitersubstrat 4 ist von einem ersten Leitungstyp und hat eine obere Substratoberfläche 40, die eine (100)-Ebene des Substrats 4 ist. Erste Leitbahnen 7 erstrecken sich entlang einer ersten Richtung, während sich die zweiten Leitbahnen 8 entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstrecken. Jede zweite Leitbahn 8 ist elektrisch von den ersten Leitbahnen 7 isoliert und umfasst ein dotiertes Gebiet 2, das von einem zweiten Leitungstyp ist. Der zweite Leitungstyp ist dabei dem ersten Leitungstyp entgegengesetzt. Jedes dotierte Gebiet 2 ist innerhalb des Substrats 4 ausgebildet, grenzt an die Substratoberfläche 40 an und hat einen Übergang 42 zum Substrat 4, wobei der Übergang 42 Seitenwände aufweist, die im Wesentlichen parallel zu (111)-Ebenen des Substrats 4 sind. Speicherzellen 1 sind zumindest teilweise im Substrat 4 ausgebildet. Genauer gesagt, bilden die dotierten Gebiete 2 die Source/Drain-Gebiete der Speicherzellen 1. Die Speicherzellen 1 bilden ein Speicherzellenfeld, wobei jede Speicherzelle 1 durch mindestens eine erste Leitbahn 7 und mindestens eine zweite Leitbahn 8 adressiert werden kann.
3 zeigt einen schematischen Querschnitt durch eine andere Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung. Beispielhaft zeigt 3 einen Querschnitt durch ein NROM-Zellenfeld entlang einer Wortleitung (Linie I-I wie in 1 dargestellt). Wie in 3 zu sehen, ist der prinzipielle Aufbau der zweiten Ausführungsform der Speichereinrichtung gemäß der Erfindung dem der ersten Ausführungsform der Speichereinrichtung, die in 2 dargestellt ist, sehr ähnlich. Jedoch weisen die Übergänge 42 der dotierten Gebiete 2 vom Substrat 4 eine andere Form mit Bezug auf die 2 auf. Der Übergang 42 weist Seitenbereiche auf und kann einen Bodenbereich aufweisen. Der Winkel α der Seitenbereiche zur Substratoberfläche 40 ist größer als 90°. Die Übergänge 42 erstrecken sich von der Substratoberfläche 40 bis zu der maximalen Tiefe der Bitleitung 8, d.h. bis d2. Mit anderen Worten: das dotierte Gebiet 2, das von der Bitleitung 8 umfasst wird, erstreckt sich über die gesamte Tiefe d2 der Bitleitung 8.
Jede Bitleitung 8 hat eine Tiefe d2, die von der Substratoberfläche 40 des Substrats 4 gemessen wird, und eine Weite w2, die an der Oberfläche 40 gemessen wird. Das Verhältnis der Tiefe d2 zur Weite w2 ist größer als 1.
Wie in 3 gezeigt, umfasst die Halbleiterspeichereinrichtung ein Halbleitersubstrat 4, eine Mehrzahl von ersten Leitbahnen 7, eine Mehrzahl von zweiten Leitbahnen 8 und eine Mehrzahl von Halbleiterspeicherzellen 1. Das Halbleitersubstrat 4 hat eine obere Substratoberfläche 40 und ist von einem ersten Leitungstyp. Die ersten Leitbahnen 7 erstrecken sich entlang einer ersten Richtung, während sich die zweiten Leitbahnen 8 entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstrecken. Jede zweite Leitbahn 8 ist elektrisch von den ersten Leitbahnen 7 isoliert und umfasst ein dotiertes Gebiet 2, das von einem zweiten Leitungstyp ist. Dabei ist der zweite Leitungstyp dem ersten Leitungstyp entgegengesetzt. In der Ausführungsform, die in 3 dargestellt ist, sind die Bitleitungen 8 durch die dotierten Gebiete 2 ausgebildet. Jedes dotierte Gebiet 2 ist innerhalb des Substrats 4 ausgebildet und grenzt an die Substratoberfläche 40. Jede zweite Leitbahn 8 hat eine Weite w2 und eine Tiefe d2. Die Weite w2 wird an der Oberfläche 40 entlang einer dritten Richtung gemessen, wobei die dritte Richtung an der Oberfläche 40 senkrecht zu der zweiten Richtung definiert ist. Die Tiefe d2 wird von der Oberfläche 40 gemessen. Das Verhältnis der Tiefe d2 zur Weite w2 ist größer als Eins. Die Speicherzellen 1 sind zumindest teilweise im Substrat 4 ausgebildet. Genauer gesagt, bilden die dotierten Gebiete 2 die Source/Drain-Bereiche der Speicherzellen 1. Die Speicherzellen 1 bilden ein Speicherzellenfeld, wobei jede Speicherzelle 1 durch mindestens eine erste Leitbahn 7 und mindestens eine zweite Leitbahn 8 adressiert werden kann.
4 zeigt ein Detail eines schematischen Querschnitts durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung. Der prinzipielle Aufbau der dritten Ausführungsform der Speichereinrichtung gemäß der Erfindung ist dem der zweiten Ausführungsform der Speichereinrichtung, die in 3 dargestellt ist, sehr ähnlich. 4 zeigt eine Bitleitung 8, die durch ein dotiertes Gebiet 2 innerhalb des Substrats 4 ausgebildet ist, wobei sich das dotierte Gebiet 2 von der Substratoberfläche 40 erstreckt. Auf der linken und der rechten Seite der Bitleitung 8 sind Speicherschichtstapel 27 und Gateelektroden 26 auf der Substratoberfläche 40 ausgebildet. Der Kanal 28, die isolierende Schicht 9 und die Wortleitung 7, wie sie mit Bezug auf 3 beschrieben sind, sind zur Vereinfachung der Darstellung nicht gezeigt. Das dotierte Gebiet 2 und das Substrat 4 sind voneinander durch den Übergang 42 getrennt. Das dotierte Gebiet 2 hat eine maximale Tiefe d2, die von der Substratoberfläche 40 gemessen wird, und eine Weite w2, die an der Substratoberfläche 40 gemessen wird.
Wie in 4 gezeigt, umfasst das dotierte Gebiet 2 einen ersten, einen zweiten und einen dritten Bereich 21, 22 und 23. Der erste Bereich 21 erstreckt sich von der linken Seite des Übergangs 42 des dotierten Gebiets 2 zum Substrat 4 bis zu einer Weite w21. Der zweite Bereich 22 erstreckt sich von der Weite w21 bis zu einer Weite w1. Der dritte Bereich 23 erstreckt sich von der Weite w1 bis zur Weite w2, welche die rechte Seite des Übergangs 42 ist. Alle Weiten w21, w1 und w2 werden von der linken Seite des Übergangs 42 an der Substratoberfläche 40 gemessen. Der erste und der dritte Bereich 21, 23 erstrecken sich bis zu einer Tiefe d1 in das Substrat 4, während sich der zweite Bereich 22 wesentlich tiefer bis zu einer Tiefe d2 erstreckt. Mit anderen Worten: der zweite Bereich 22 erstreckt sich bis zu einer Tiefe d2, die größer als die Tiefe d1 ist. Das Verhältnis der Tiefe d1 zur Weite w21 ist kleiner als Eins. Dasselbe trifft für das Verhältnis der Tiefe d1 zur Weite w23 = w2 – w1 des dritten Bereiches 23 zu. Das Verhältnis der Tiefe d2 zur Weite w22 = w1 – w21 des zweiten Bereiches 22 kann größer als Eins sein, so wie mit Bezug auf 3 erläutert. Der Übergang 42 des zweiten Bereichs 22 hat Seitenbereiche und einen Bodenbereich. Der Winkel der Seitenbereiche zur Substratoberfläche 40 ist größer als 90°, wie mit Bezug auf 3 erläutert. Die Weiten w21 und w23 des ersten und dritten Bereichs 21 und 23 können so festgelegt werden, dass das Verhältnis der Tiefe d2 zur Weite w2 größer als 1 ist.
Nichtsdestotrotz kann der zweite Bereich 22 des dotierten Gebiets 2 jede andere beliebige Form aufweisen. Beispielsweise kann der zweite Bereich 22 wie das dotierte Gebiet 2, das mit Bezug auf 2 erläutert wurde, ausgebildet sein. Mit anderen Worten: der Übergang 42 des zweiten Bereichs 22 kann sich entlang von (111)-Ebenen des Substrats 4 erstrecken.
Das dotierte Gebiet 2 kann den zweiten Bereich 22 und nur einen der Bereiche 21 oder 23 umfassen. Wenn das dotierte Gebiet 2 zwei Bereiche 21 und 23 umfasst, so können diese Bereiche unterschiedlich ausgebildet sein. Das heißt, die Tiefe und/oder die Weite des Bereichs 21 kann anders definiert sein als die des Bereichs 23.
In den mit Bezug auf die 3 und 4 beschriebenen Ausführungsbeispielen der Halbleiterspeichereinrichtung kann das Dotierungsprofil des dotierten Gebiets 2, das an der Stelle gemessen wird, wo das dotierte Gebiet 2 seine maximale Tiefe erreicht, mindestens zwei Maxima der Dotierstoffkonzentration aufweisen, wie bereits mit Bezug auf 2 erläutert.
Die Bitleitungen 8 der Ausführungsformen der Halbleiterspeichereinrichtung, die mit Bezug auf die 2 bis 4 beschrieben sind, sind vollständig aus einem halbleitenden Material ausgebildet. Mit anderen Worten: alles Material der Bitleitungen 8 ist halbleitendes Material, welches vorzugsweise monokristallines Material ist.
Jedoch ist es möglich, dass die Bitleitungen 8 monokristalline dotierte Gebiete 2, die innerhalb des Substrats 4 ausgebildet sind, und Bereiche 24 aus polykristallinem Material umfassen, wie dies in 5 dargestellt ist. 5 zeigt einen schematischen Querschnitt durch eine vierte Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung. Die monokristallinen dotierten Gebiete 2 erstrecken sich vom Übergang 42 bis zu Ebenen 43, wobei die Ebenen 43 im Wesentlichen parallel zum Übergang 42 sind. Die polykristallinen Bereiche 24 füllen den Raum zwischen den Ebenen 43 und der Ebene der Substratoberfläche 40 auf. Der Übergang 42 kann Seitenwände aufweisen, die im Wesentlichen parallel zu (111)-Ebenen des Sub strats 4 sind, wie dies in 5 gezeigt und mit Bezug auf 2 beschrieben ist. Der Übergang 42 kann jedoch auch jede andere beliebige Form aufweisen, beispielsweise Formen, wie sie mit Bezug auf die 3 und 4 beschrieben wurden. In diesem Falle, kann das Verhältnis der Tiefe d2 zur Weite w2 größer als 1 sein.
Der Abstand d4 zwischen dem Übergang 42 und den Ebenen 43 kann durch die Dotierparameter definiert werden. Nahe der Substratoberfläche 40 kann d4 kleiner sein als an Stellen mit einer höheren Tiefe gemessen von der Substratoberfläche 40. Der polykristalline Bereich 24 erstreckt sich maximal bis zu einer Tiefe d5, gemessen von der Substratoberfläche 40, wobei d5 kleiner als d2 ist.
Mit Bezug auf die dritte Ausführungsform, die in 4 dargestellt ist, kann der zweite Bereich 22 der Bitleitung 8 einen polykristallinen Bereich 24 und ein monokristallines dotiertes Gebiet 2 umfassen, wobei die ersten und dritten Bereiche 21 und 23 nur monokristalline dotierte Gebiete 2 umfassen können.
Große Tiefen d2 der Bitleitungen 8, wie sie in den 2 bis 5 gezeigt sind, führen zu einem großen Querschnitt der Bitleitungen 8 und damit zu einem geringen Widerstand der Bitleitungen 8. Weiterhin ist die Störung der Programmierung von benachbarten Zellen durch Störelektronen reduziert. Da der Weg, den Störelektronen zu einer benachbarten Speicherzelle zurücklegen müssten, lang und die Fläche des Übergangs 42 groß ist, ist die Wahrscheinlichkeit des Einfangens oder Absorbierens der Störelektronen durch die Bitleitungen 8 hoch.
Die Bitleitungen 8 sind entlang aller Übergänge 42 gleich dotiert. Mit anderen Worten: die Dotierprofile, die entlang einer Bitleitung 8 beginnend bei einer ersten Speicherzelle 1 und weiterführend zu einer benachbarten Speicherzelle 1 gemessen werden, sind dieselben für alle Bitleitungen 8 in einer Querschnittsebene und dieselben für alle Querschnittsebenen durch die Speichereinrichtung, wobei die Ebenen senkrecht zu der Richtung der Bitleitungen 8 sind. Das heißt, das Dotierprofil einer Bitleitung 8, das in einem Querschnitt entlang einer Wortleitung 7 gemessen wird, ist dasselbe wie das Dotierprofil, das in einem Querschnitt zwischen zwei Wortleitungen 7 gemessen wird, und ist dasselbe wie ein Dotierprofil, das in einem Querschnitt entlang einer anderen Wortleitung 7 gemessen wird.
6 zeigt einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung. Der prinzipielle Aufbau der fünften Ausführungsform der Speichereinrichtung gemäß der Erfindung ist dem der ersten Ausführungsform der Speichereinrichtung, wie er in 2 dargestellt ist, ähnlich. Jedoch umfasst jede Bitleitung 8 ein dotiertes Gebiet 2, das innerhalb des Substrats 4 ausgebildet ist, und einen isolierenden Bereich 25. Jedes dotierte Gebiet 2 grenzt teilweise an die Substratoberfläche 40 und reicht bis zu einer maximalen Tiefe d2 gemessen von der Oberfläche 40. Jedes dotierte Gebiet 2 erstreckt sich von einem Übergang 42 zum Substrat 4 bis zu Ebenen 43, die im Wesentlichen parallel zum Übergang 42 sind. Jeder isolierende Bereich 25 erstreckt sich von diesen Grenzebenen 43 zu einer Ebene der Substratoberfläche 40, wobei der Raum zwischen den Grenzebenen 43 und der Substratoberfläche 40 ausgefüllt wird. Der Übergang 42 kann Seitenwände aufweisen, die im Wesentlichen parallel zu (111)-Ebenen des Substrats 4 sind, wie in 2 dargestellt. Der Übergang 42 kann jedoch auch andere Formen, wie beispielsweise beschrieben mit Bezug auf 3 und 4 aufweisen. In diesem Falle kann das Verhältnis der Tiefe d2 zur Weite w2 größer als 1 sein. Im Falle, dass die Bitleitung 8 wie mit Be zug auf 4 beschrieben ausgebildet ist, ist der isolierende Bereich 25 nur innerhalb des zweiten Bereichs 22 ausgebildet.
Der isolierende Bereich 25 ist aus einem isolierende Material ausgebildet. In einer vorteilhaften Ausführungsform der Speichereinrichtung ist das Material des isolierenden Bereichs 25 dasselbe wie das der isolierenden Schicht 9. Mit anderen Worten: der isolierende Bereich 25 kann ein Teil der isolierenden Schicht 9 sein.
Der Abstand d4 zwischen dem Übergang 42 und den Ebenen 43 kann durch die Dotierparameter definiert werden. In der Nähe der Substratoberfläche 40 ist d4 kleiner als an Stellen mit einer höheren Tiefe gemessen von der Substratoberfläche 40. Der isolierende Bereich 25 erstreckt sich maximal bis zu einer Tiefe d5, die von der Substratoberfläche 40 gemessen wird, wobei d5 kleiner als d2 ist.
Gemäß dieser Ausführungsform der Erfindung ist die Störung der Programmierung von benachbarten Zellen durch Störelektronen wie mit Bezug auf die 3 bis 5 beschrieben reduziert.
Die Ausführungsformen der Erfindung, die mit Bezug auf die 1 bis 6 beschrieben wurden, sind nicht auf NROM-Zellenfelder beschränkt. Bitleitungen 8 gemäß der Erfindung können auch in anderen Speichereinrichtungen, die vergrabene Leitbahnen nutzen, ausgebildet sein. Darüber hinaus kann die Erfindung in jedem Source/Drain-Gebiet, in dem heiße Ladungsträger, wie beispielsweise Störelektronen, unterdrückt werden sollen, wie beispielsweise zwischen Auswahl- und Zelltransistoren in FG-NAND-Bauteilen, eingesetzt werden.
Verfahren zur Herstellung einer Halbleiterstruktur und einer Halbleiterspeichereinrichtung gemäß der Erfindung sind mit Bezug auf die 7 bis 10B erläutert. Diese Figuren zeigen schematische Querschnitte durch eine Halbleiterstruktur, die beispielsweise als Bitleitung 8 einer Halbleiterspeichereinrichtung gemäß der Erfindung genutzt wird.
Zunächst wird ein Halbleitersubstrat 4, das eine obere Oberfläche 40 aufweist, bereitgestellt. Das Substrat 4 kann andere dotierte Gebiete, vergrabene Schichten, Halbleiterbauteile oder einen Schichtstapel aus halbleitenden, leitenden und/oder isolierenden Schichten umfassen. Jedoch ist das Substrat 4 zumindest in dem Bereich der Substratoberfläche 40, in dem die Halbleiterstruktur oder die Halbleiterspeichereinrichtung gemäß der Erfindung hergestellt werden soll, ein halbleitendes Substrat.
Eine Deckschicht 5, die vorbestimmte Bereiche der Substratoberfläche 40 bedeckt, wird ausgebildet, wie in 7 gezeigt. Die Deckschicht 5 kann beispielsweise ein Schichtstapel sein, der einen Gatestapel und eine Deckschicht umfasst. Der Gatestapel kann einen Speicherschichtstapel 27 und eine Gateelektrode 26 umfassen. Die Deckschicht kann die Oberseite und die Seitenwände des Gatestapels bedecken und den Gatestapel vor einer unerwünschten Strukturierung, beispielsweise in einem folgenden Ätzprozess, schützen.
Die Deckschicht 5 dient als Maske für das Ausbilden eines Grabens 3 in der Oberfläche 40 des Substrats 4. Die 8A bis 8C zeigen verschiedene Ausführungsformen des Grabens 3 entsprechend den Ausführungsformen der Halbleiterspeichereinrichtung, wie sie mit Bezug auf die 2 bis 4 beschrieben wurden. Der Graben 3 kann durch einen Nassätzprozess oder einen Trockenätzprozess ausgebildet werden. Der Graben 3 hat eine Oberfläche 30, die Seitenwände umfasst.
Die Seitenwände können durch (111)-Ebenen des Substrats 4 ausgebildet sein für den Fall, dass die Substratoberfläche 40 eine (100)-Ebene des Substrats 4 ist und dass ein Ätzprozess ausgeführt wird, welcher von der kristallografischen Richtung des Substrats 4 abhängig ist. Die resultierende Struktur ist in 8A dargestellt.
Der Graben 3 kann Seitenwände und einen Bodenbereich aufweisen, wobei der Winkel α zwischen den Seitenwänden und der Substratoberfläche 40 größer als 90° ist. Der Winkel beträgt vorzugsweise zwischen 95° und 135°, und kann vorteilhafterweise zwischen 100° und 120° betragen. Die resultierende Struktur ist in 8B dargestellt. Nichtsdestotrotz sind andere Formen des Grabens 3 möglich, wie beispielsweise ein Graben mit Seitenwänden jedoch ohne einen Bodenbereich oder ein Graben mit einer gebogenen Form ohne gerade Seitenwände und/oder ohne geraden Bodenbereich.
Der Graben 3 erstreckt sich bis zu einer vorbestimmten Tiefe d3 in das Substrat 4, wobei die Tiefe d3 größer als 5 nm ist. Beispielsweise ist d3 zwischen 10 und 100 nm und beträgt vorteilhafterweise etwa 50 nm. Die Tiefe d3 wird von der Oberfläche 40 des Substrats 4 gemessen.
Im Anschluss an das Ausbilden des Grabens 3 kann die Deckschicht 5 so strukturiert werden, dass Bereiche der Substratoberfläche 40, die an den Graben 3 angrenzen, nicht von der Deckschicht 5 bedeckt werden. Die resultierende Struktur ist in 8C dargestellt, wobei der Graben 3 jede Form wie mit Bezug auf die 8A und 8B beschrieben, aufweisen kann. Die Strukturierung der Deckschicht 5 kann beispielsweise durch ei nen Ätzprozess erfolgen. Beispielsweise kann die Dicke der Deckschicht, die den Gatestapel bedeckt, an den Seitenwänden des Gatestapels reduziert werden.
Danach werden, wie in 9 dargestellt, Dotanden in die unbedeckte Substratoberfläche 40 implantiert. Die Implantation der Dotanden ist durch die Pfeile 6 dargestellt. Die Deckschicht 5 kann als Implantationsmaske dienen. Jedoch ist es auch möglich, die Deckschicht 5, die zur Ausbildung des Grabens 3 genutzt wurde, von der Substratoberfläche 40 zu entfernen und eine neue Deckschicht 5, die vorbestimmte Bereiche der Substratoberfläche 40 bedeckt und dabei die gesamte Grabenoberfläche 30 unbedeckt lässt, auszubilden. Im Ergebnis, werden die Dotanden in die gesamte Grabenoberfläche 30 implantiert. 9 zeigt die Implantation beispielsweise für die Struktur, die in 8A dargestellt ist. Jedoch kann die Struktur ebenfalls wie in 8B oder 8C dargestellt ausgebildet sein. Als Ergebnis der Implantation wird ein ursprüngliches dotiertes Gebiet 2' ausgebildet, welches sich bis zu einer maximalen Tiefe d2' in das Substrat 4 erstreckt. Der Übergang 42 des ursprünglichen dotierten Gebiets 2' erstreckt sich im Wesentlichen parallel zur Oberfläche 30 des Grabens 3 und zu den unbedeckten Bereichen der Substratoberfläche 40. Nahe der Grenze der unbedeckten Bereiche der Substratoberfläche 40 zu bedeckten Bereichen der Oberfläche 40 erstreckt sich der Übergang 42 im Wesentlichen senkrecht zur Oberfläche 40. Das ursprüngliche dotierte Gebiet 2' hat eine Weite w2', die an der Oberfläche 40 gemessen wird. Die Weite w2' ist ein wenig größer als die Weite des unbedeckten Bereichs der Substratoberfläche 40 infolge der Streuung von Dotanden während der Implantation.
Danach wird der Graben 3 mit einem Material gefüllt. Das Material kann beispielsweise ein halbleitendes Material 41, wie in 10A dargestellt, oder ein isolierendes Material 9, wie in 10B dargestellt, sein.
Wie in 10A dargestellt, bilden das halbleitende Material 41 und das dotierte Gebiet 2, das durch das ursprüngliche dotierte Gebiet 2' gebildet wurde, zusammen eine dotierte Struktur 20. Die dotierte Struktur 20 kann beispielsweise eine Bitleitung einer Halbleiterspeichereinrichtung bilden. Das halbleitende Material 41 kann vorzugsweise monokristallin sein und durch einen Epitaxieprozess ausgebildet werden. Das halbleitende Material 41 kann aber auch polykristallin sein und durch einen Abscheideprozess ausgebildet werden. Wenn das Material 41 polykristallin ist, so bildet das Material 41 einen polykristallinen Bereich 24 der dotierten Struktur 20, wie dies mit Bezug auf 5 beschrieben wurde.
Das halbleitende Material 41 wird vorzugsweise als dotiertes Material vom selben Leitungstyp wie das ursprüngliche dotierte Gebiet 2' ausgebildet. Dies kann durch eine in-situ-Dotierung des halbleitenden Materials 41 während der Ausbildung des Materials 41 oder durch eine nachfolgend ausgeführte zweite Implantation von Dotanden in das halbleitende Material 41 erreicht werden. Im Falle einer zweiten Implantation von Dotanden, die nach der Ausbildung des halbleitenden Materials 41 innerhalb des Grabens 3 ausgeführt wird, zeigt das Dotierprofil der dotierten Struktur 20, dass an der Stelle der maximalen Tiefe der dotierten Struktur 20 gemessen wird, mindestens zwei Maxima der Dotierstoffkonzentration. Das erste Maximum befindet sich dabei innerhalb des halbleitenden Materials 41, während sich das zweite Maximum innerhalb des dotierten Gebietes 2 befindet.
Die resultierende Struktur 20 hat eine Weite w2 und eine Tiefe d2, wie dies beispielsweise in der 10A dargestellt ist.
Die Weite w2 und die Tiefe d2 können ein wenig größer sein als die Weite w2' bzw. die Tiefe d2' aufgrund der Diffusion von Dotanden während des Auffüllens des Grabens 3 mit halbleitendem Material 41.
Das halbleitende Material 41 kann den Graben 3 so auffüllen, dass das Substrat 4 eine planare Oberfläche 40 über die gesamte Halbleiterstruktur hinweg aufweist, wie in 10A gezeigt.
Es ist aber auch möglich, das halbleitende Material 41 so auszubilden, dass es die Oberfläche 40 des Substrats 4 übersteigt. Mit anderen Worten: Es kann mehr halbleitendes Material 41 ausgebildet werden, als Substratmaterial bei der Ausbildung des Grabens 3 entfernt wurde. Damit ist die maximale Dicke des Materials 41, das den Graben 3 füllt, größer als die maximale Tiefe d3 des Grabens 3. Das halbleitende Material 41 ist somit im Raum zwischen verschiedenen Bereichen der Deckschicht 5 ausgebildet.
10B zeigt die resultierende Struktur, wenn der Graben 3 mit einem isolierenden Material 9 aufgefüllt wird. In diesem Falle umfasst die resultierende Struktur, welche eine Bitleitung sein kann, ein dotiertes Gebiet 2, das durch das ursprüngliche dotierte Gebiet 2' gebildet wird, und einen isolierenden Bereich 25, der durch das isolierende Material 9 ausgebildet wird, wie mit Bezug auf 6 beschrieben. Das isolierende Material 9 kann die Substratoberfläche 40 übersteigen, wie dies in 10B dargestellt ist. Mit anderen Worten: Es kann mehr isolierendes Material 9 gebildet werden, als Substratmaterial während der Ausbildung des Grabens 3 entfernt wurde. Damit ist die maximale Dicke des Materials 9, das den Graben 3 füllt, größer als die maximale Tiefe d3 des Grabens 3. Das isolierende Material 9 ist somit in dem Gebiet zwischen verschiedenen Bereichen der Deckschicht 5 ausgebildet. Jedoch kann das isolierende Material 9 sich auch nur bis zur Ebene der Substratoberfläche 40 erstrecken.
Die resultierende Struktur, die in der 10B dargestellt ist, weist eine Weite w2 und eine Tiefe d2 auf, wie mit Bezug auf 10A beschrieben. Dabei kann das Füllen des Grabens 3 mit isolierendem Material 9 die Diffussion von Dotanden verursachen. Der isolierende Bereich 25 hat eine maximale Tiefe d5, die von der Substratoberfläche 40 gemessen wird, welche der Tiefe d3 des Grabens 3 entspricht. Die Grenzebenen 43 zwischen dem dotierten Gebiet 2 und dem isolierenden Bereich 25, wie sie mit Bezug auf die 6 beschrieben wurden, werden durch die Oberfläche 30 des Grabens 3 definiert.
Obwohl dies in keiner der Figuren gezeigt ist, ist es möglich, den Graben 3 teilweise mit halbleitendem Material 41 und teilweise mit isolierendem Material 9 aufzufüllen. Beispielsweise kann das halbleitende Material 41 einen unteren Bereich des Grabens 3 füllen und sich damit von der Tiefe d2 bis zu einer Tiefe, gemessen von der Substratoberfläche 40, die kleiner als d2 ist, erstrecken. Das isolierende Material 9 kann einen oberen Bereich des Grabens 3 füllen und sich damit von dieser Tiefe bis zur Substratoberfläche 40 oder darüber hinaus erstrecken.
Um die Halbleiterspeichereinrichtung gemäß der Erfindung, wie sie in den 2 bis 6 dargestellt ist, herzustellen, werden Gatestacks ausgebildet, wie dies mit Bezug auf 7 beschrieben wurde. Die Gatestacks können die Deckschicht 5 bilden und können als Streifen ausgebildet sein, die sich in Richtung der Bitleitungen 8, wie in 1 gezeigt, erstrecken. Nachfolgend werden die Gräben 3 und dotierte Gebiete 2 so ausgebildet, wie dies mit Bezug auf die 8A bis 10B be schrieben wurde. Die resultierenden Strukturen, die die dotierten Gebiete umfassen, bilden die Bitleitungen 8.
Nach der Ausbildung der Bitleitungen 8 wird eine isolierende Schicht 9 zwischen den Gatestacks ausgebildet. Die Deckschicht wird zumindest von der Oberseite der Gatestacks entfernt. Im Ergebnis ist zumindest die Oberfläche der Oberseite der Gateelektrode 26 unbedeckt. Eine elektrisch leitende Wortleitungsschicht oder ein Wortleitungsschichtstapel, der zumindest eine elektrisch leitende Schicht angrenzend an die Gateelektrode 26 umfasst, wird auf der Oberseite der Gateelektroden und der isolierenden Schicht 9 ausgebildet. Solch ein Schichtstapel kann beispielsweise eine halbleitende Schicht 12, eine metallische Schicht 11 und eine Deckschicht 10 umfassen, wie dies für die Wortleitung 7, die in den 2 bis 4 gezeigt ist, erläutert wurde. Die Wortleitungsschicht oder der Wortleitungsschichtstapel wird so strukturiert, dass eine Mehrzahl von einzelnen Wortleitungen 7, die sich entlang einer Richtung erstrecken, die sich von der Richtung der Bitleitungen 8 unterscheidet, ausgebildet wird. Die Gateelektroden 26 und die Speicherschichtstapel 27 werden so strukturiert, dass einzelne Speicherzellen ausgebildet werden, wobei jede Speicherzelle unterhalb einer einzelnen Wortleitung 7 angeordnet ist. Die Strukturierung der Gateelektroden 26 und der Speicherschichtstapel 27 kann im selben Prozess wie die Strukturierung der Wortleitungen 7 ausgeführt werden. Nichtsdestotrotz ist es auch möglich, einzelne Speicherzellen in einem separaten Prozessschritt zu strukturieren oder Speicherzellen und Wortleitungen mit anderen Prozesssequenzen und/oder in anderen Ausbildungsformen auszubilden. Die resultierenden Speichereinrichtungen sind beispielsweise in den 2 bis 6 dargestellt.
Da die dotierten Gebiete 2, die von den vergrabenen Bitleitungen 8 umfasst werden, durch die Implantation von Dotanden in dem Graben 3 ausgebildet werden, wird dieselbe Menge von Dotanden wie für die Implantation in eine planare Substratoberfläche über ein größeres Gebiet, welches die Grabenoberfläche 30 ist, verteilt. Damit wird die maximale Dichte der Dotanden innerhalb des dotierten Gebietes 2 verglichen mit einem dotierten Gebiet 2, das durch die Implantation in eine planare Substratoberfläche 40 ausgebildet wird, reduziert, was zu einer geringeren Ausdiffusion der Dotanden in das Substrat 4 führt. Damit wird die Verkürzung der Kanallänge des Kanals 28 einer Speicherzelle 1 verringert. Des Weiteren werden mehr Dotanden im dotierten Gebiet 2 aktiviert und die Beweglichkeit der Ladungsträger ist erhöht, da die maximale Dichte der Dotanden reduziert ist. Damit kann der spezifische elektrische Widerstand der Bitleitungen 8 reduziert werden, was zu einem geringeren Widerstand führt.
11 zeigt einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterstruktur gemäß der Erfindung. Ein Halbleitersubstrat 4, das eine obere Substratoberfläche 40 aufweist, umfasst ein dotiertes Gebiet 2 und einen Ladungsträgerhaftbereich 14 unterhalb des dotierten Gebietes 2. Das dotierte Gebiet 2 ist innerhalb des Substrats 4 ausgebildet und erstreckt sich von der Substratoberfläche 40 bis zu einer Tiefe d2 in das Substrat 4. Das dotierte Gebiet 2 kann hochdotiert sein und kann beispielsweise ein Source/Drain-Gebiet eines elektronischen Bauteils oder eine Leitbahn ausbilden. Der Ladungsträgerhaftbereich 14 ist innerhalb des Substrats 4 ausgebildet und erstreckt sich von der Tiefe d2 bis zu einer Tiefe d14 in das Substrat 4. Die Tiefen d2 und d14 werden von der Substratoberfläche 40 gemessen, wobei d2 größer als Null ist. Der Ladungsträgerhaftbereich 14 weist im Wesentlichen dieselben lateralen Abmessungen wie das dotierte Gebiet 2 auf und grenzt an das dotierte Gebiet 2 an. Mit anderen Worten: die obere Grenzfläche des Ladungsträgerhaftbereichs 14 grenzt an die untere Grenzfläche des dotierten Gebietes 2 an.
Der Ladungsträgerhaftbereich 14 ist ein Gebiet mit einem reduzierten oder sogar unterbundenen Ladungsträgertransport. Anders ausgedrückt: der Ladungsträgerhaftbereich 14 ist ein Gebiet mit einem erhöhten spezifischen Widerstand verglichen mit dem des Materials des Substrats 4. Der Ladungsträgerhaftbereich 14 kann aus halbleitendem Material ausgebildet sein, beispielsweise als ein Bereich des Substrats 4, der durch eine höhere Anzahl von Rekombinationszentren verglichen mit dem normalen Halbleitermaterial charakterisiert ist. Der Bereich 14 kann eine gestörte Kristallstruktur und/oder eingebettete Verunreinigungen enthalten. Diese Verunreinigungen sind nicht-leitend und umfassen Teilchen eines zusätzlichen, nicht-dotierenden Elements. Das heißt, es sind Teilchen eines Elements ausgenommen der Gruppen III oder V. Aktivierte Teilchen von dotierenden Elementen, wie beispielsweise B, As, P oder Sb, erhöhen die Leitfähigkeit eines halbleitenden Substrats in einem so dotierten Gebiet. Demgegenüber bilden Teilchen eines nicht-dotierenden Elements, wie beispielsweise Xe, N oder O, Haftstellen für Ladungsträger innerhalb des Halbleitermaterials. Eine gestörte Kristallstruktur des Halbleitersubstrats 4 wirkt ebenfalls als Ladungsträgerhaftstellen. Ladungsträgerhaftstellen verringern die Leitfähigkeit des Halbleitersubstrats 4. Wenn eine genügend große Anzahl von Teilchen eines nicht-dotierenden Elements, wie beispielsweise von Sauerstoff, in das Halbleitersubstrat 4 eingebracht wird, kann sich ein isolierendes Material, wie beispielsweise SiO₂, im Ladungsträgerhaftbereich 14 ausbilden. Dieses isolierende Material reduziert den Ladungsträgertransport noch mehr oder unterbindet den Ladungsträgertransport in einem gewissen Ausmaß. Der La dungsträgerhaftbereich 14 kann vollständig aus einem isolierenden Material ausgebildet sein.
12 zeigt einen schematischen Querschnitt durch eine Ausführungsform der Halbleiterspeichereinrichtung gemäß der Erfindung. Als Beispiel zeigt 12 einen Querschnitt durch ein NROM-Zellenfeld entlang einer Wortlinie (Linie I-I wie in 1 dargestellt). Jedoch kann der Ladungsträgerhaftbereich 14 unterhalb eines dotierten Gebietes 2 gemäß der Erfindung auch in anderen Speichereinrichtungen, die vergrabene Leitbahnen nutzen, ausgebildet sein. Weiterhin kann die Erfindung auch in jedem Source/Drain-Bereich, in dem heiße Ladungsträger unterdrückt werden sollen, wie beispielsweise zwischen einem Auswahltransistor und einem Zelltransistor in FG-NAND Bauteilen, genutzt werden.
Wie in 12 zu sehen ist, ist der prinzipielle Aufbau der sechsten Ausführungsform der Speichereinrichtung gemäß der Erfindung dem der Ausführungsform der Speichereinrichtung, die in 2 dargestellt ist, sehr ähnlich. Jedoch sind die vergrabenen Bitleitungen 8 als flache dotierte Gebiete 2, die beispielsweise durch die Implantation von Dotanden eines Elements der Gruppen III oder V in eine planare Substratoberfläche 40 erzeugt wurden, ausgebildet. Die Ladungsträgerhaftbereiche 14 unterhalb der dotierten Gebiete 2 sind wie der Ladungsträgerhaftbereich der fünften Ausführungsform der Halbleiterstruktur, die mit Bezug auf 11 beschrieben wurde, ausgebildet. Mit anderen Worten: ein Ladungsträgerhaftbereich 14 ist unterhalb eines jeden dotierten Gebietes 2 angeordnet. Jeder Ladungsträgerhaftbereich 14 hat im Wesentlichen dieselben lateralen Abmessungen, das sind Weite und Länge, wie ein jeweiliges dotiertes Gebiet 2 und grenzt an dieses jeweilige dotierte Gebiet 2 an. Das dotierte Gebiet 2 erstreckt sich von der Substratoberfläche 40 bis in eine Tiefe d2 in das Substrat 4. Der Ladungsträgerhaftbereich 14 erstreckt sich von der Tiefe d2 bis zu einer Tiefe d14 in das Substrat 4.
Wie in 12 gezeigt, umfasst die Halbleiterspeichereinrichtung ein Halbleitersubstrat 4, eine Mehrzahl von ersten Leitbahnen 7, eine Mehrzahl von zweiten Leitbahnen 8, eine Mehrzahl von Ladungsträgerhaftbereichen 14 und eine Mehrzahl von Halbleiterspeicherzellen 1. Das Halbleitersubstrat 4 hat eine obere Substratoberfläche 40 und ist von einem ersten Leitungstyp. Die ersten Leitbahnen 7 erstrecken sich entlang einer ersten Richtung, während sich die zweiten Leitbahnen 8 entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist, erstrecken. Die zweiten Leitbahnen 8 sind elektrisch von den ersten Leitbahnen 7 isoliert und als dotierte Gebiete 2 innerhalb des Substrats 4 ausgebildet. Die dotierten Gebiete 2 sind von einem zweiten Leitungstyp, der dem ersten Leitungstyp entgegengesetzt ist. Jedes dotierte Gebiet 2 grenzt an die Substratoberfläche 40 an. Jeder Ladungsträgerhaftbereich 14 ist unterhalb eines jeweiligen dotierten Gebietes 2 innerhalb des Substrats 4 angeordnet. Jeder Ladungsträgerhaftbereich 14 hat im Wesentlichen dieselben lateralen Abmessungen wie ein jeweiliges dotiertes Gebiet 2 und grenzt an das jeweilige dotierte Gebiet 2 an. Die Speicherzellen 1 sind zumindest teilweise im Substrat 4 ausgebildet. Genauer gesagt, bilden die dotierten Gebiete 2 die Source/Drain-Gebiete der Speicherzellen 1. Die Speicherzellen 1 bilden ein Speicherzellenfeld, wobei jede Speicherzelle 1 durch mindestens eine erste Leitbahn 7 und mindestens eine zweite Leitbahn 8 adressiert werden kann.
Die Ladungsträgerhaftbereiche 14 reduzieren die Migration von Störelektronen von einer Speicherzelle 1 in eine benachbarte Speicherzelle 1. Die Migration ist durch die Ausbildung von Haftstellen innerhalb des Ladungsträgerhaftbereichs 14 oder durch die Ausbildung eines isolierenden Materials innerhalb des Ladungsträgerhaftbereichs 14 reduziert. Des Weiteren sind Leckströme von der Bitleitung 8 in das Substrat 4 reduziert. Damit wird der Stromverbrauch der Halbleiterspeichereinrichtung reduziert.
Ein Verfahren zur Herstellung einer Ausführungsform der Halbleiterstruktur gemäß der Erfindung wird mit Bezug auf die 13 bis 16 erläutert. Diese Figuren zeigen schematische Querschnitte durch die Ausführungsform der Halbleiterstruktur, die in 11 dargestellt ist.
Zunächst wird ein Halbleitersubstrat 4, das eine obere Substratoberfläche 40 aufweist, bereitgestellt. Das Substrat 4 kann andere dotierte Bereiche, vergrabene Schichten, Halbleiterbauteile oder einen Schichtstapel aus halbleitenden, leitenden und/oder isolierenden Schichten umfassen. Jedoch ist das Substrat 4 zumindest in dem Bereich der Substratoberfläche 40, in dem die Halbleiterstruktur gemäß der Erfindung hergestellt werden soll, ein Halbleitersubstrat.
Eine Deckschicht 5 wird so ausgebildet, dass sie vorbestimmte Bereiche der Substratoberfläche 40 bedeckt, wie in 13 dargestellt. Die Deckschicht 5 kann beispielsweise ein Schichtstapel sein, der einen Gatestapel und eine Deckschicht, die den Gatestapel bedeckt, umfasst. Der Gatestapel kann einen Speicherschichtstapel 27 und eine Gateelektrode 26 umfassen. Die Deckschicht kann die Oberseite und die Seitenwände des Gatestapels bedecken und den Gatestapel vor einer unerwünschten Beeinflussung, wie beispielsweise in einem folgenden Implantationsprozess, schützen.
Die Deckschicht 5 dient als eine Maske für die Implantation von nicht-dotierenden Teilchen in die unbedeckten Bereiche der Substratoberfläche 40, wie in 14 dargestellt. Die Implantation der nicht-dotierenden Teilchen ist durch die Pfeile 6' dargestellt. Das Dotierprofil, d.h. die Konzentration der nicht-dotierenden Teilchen als Funktion der Tiefe, gemessen von der Substratoberfläche 40, hängt von den Teilchen selbst (ihrer Masse) und der Implantationsenergie ab. Ein ursprünglicher Ladungsträgerhaftbereich 14' und ein gestörter Bereich 16 werden durch die Implantation ausgebildet. Der ursprüngliche Ladungsträgerhaftbereich 14' ist durch eine Anzahl von nicht-dotierenden Teilchen und eine gestörte Kristallstruktur charakterisiert, wobei die gestörte Kristallstruktur nicht durch eine nachfolgend ausgeführte Temperaturbehandlung ausgeheilt werden kann. Demgegenüber können Schädigungen in dem geschädigten Bereich 16 durch eine nachfolgend ausgeführte Temperaturbehandlung entfernt werden. Die Abmessungen und die Anordnung des ursprünglichen Ladungsträgerhaftbereiches 14' sind im Wesentlichen dieselben wie die des Ladungsträgerhaftbereichs 14, während die Abmessungen und die Anordnung des geschädigten Bereichs 16 im Wesentlichen dieselben wie die des dotierten Gebietes 2 sind, das nachfolgend ausgebildet wird.
Wird beispielsweise Sauerstoff als nicht-dotierendes Teilchen implantiert, kann die Implantationsdosis im Bereich von 1 × 10¹⁵ bis 5 × 10¹⁵ cm^–2 für die Ausbildung eines Ladungsträgerhaftbereiches 14, der ein halbleitendes Material mit gestörter Kristallstruktur und eingebetteten Verunreinigungen umfasst, sein. Zur Ausbildung eines Ladungsträgerhaftbereiches 14, der ein isolierendes Material umfasst, wie beispielsweise SiO₂, muss die Implantationsdosis wesentlich größer sein, beispielsweise größer als 5 × 10¹⁶ cm^–2.
Anschließend an die Implantation der nicht-dotierenden Teilchen wird eine Temperaturbehandlung mit Temperaturen zwischen 400°C und 500°C ausgeführt. Im Ergebnis wird die gestörte Kristallstruktur des geschädigten Bereiches 16 beseitigt und der ursprüngliche Ladungsträgerhaftbereich 14' wird in den Ladungsträgerhaftbereich 14 umgewandelt, wie in 15 dargestellt. Die Umwandlung des ursprünglichen Ladungsträgerhaftbereichs 14' in den Ladungsträgerhaftbereich 14 kann beispielsweise die Ausdiffusion von nicht-dotierenden Teilchen in das Substrat 4, die Beseitigung von Schäden in Randbereichen des ursprünglichen Ladungsträgerhaftbereichs 14' und/oder die Ausbildung eines isolierenden Materials innerhalb des Ladungsträgerhaftbereichs 14 umfassen.
Nachfolgend werden Dotanden in das Substrat 4 implantiert, was durch die Pfeile 6 in 16 dargestellt ist. Im Ergebnis wird ein dotiertes Gebiet 2 innerhalb des Substrats 4 oberhalb des Ladungsträgerhaftbereiches 14 ausgebildet, wobei das dotierte Gebiet 2 an den Ladungsträgerhaftbereich 14 angrenzt, wie in 16 gezeigt. Die Deckschicht 5 dient als Implantationsmaske für die Implantation 6 der Dotanden. Die Deckschicht 5 für die Implantation von Dotanden ist vorzugsweise dieselbe Deckschicht, wie die Deckschicht 5 für die Implantation von nicht-dotierenden Teilchen, die in 14 dargestellt ist. In diesem Falle ist der Ladungsträgerhaftbereich 14 selbstjustiert zu den dotierten Gebieten 2. Jedoch ist es auch möglich, eine andere Deckschicht 5, beispielsweise aus einem anderen Material oder mit anderen Abmessungen, als Maske für die Implantation von Dotanden zur Ausbildung des dotierten Gebietes 2 zu verwenden.
Die Tiefen d2 des dotierten Gebietes 2 und d14 des Ladungsträgerhaftbereichs 14 werden durch die Implantationsenergie definiert, während die lateralen Abmessungen des Ladungsträgerhaftbereichs 14 und des dotierten Gebiets 2 durch die Implantationsmaske, die Implantationsdosis und die Ausdiffusion in folge des thermischen Budgets nachfolgender Prozessschritte definiert werden.
Zur Herstellung der Halbleiterspeichereinrichtung gemäß der Erfindung, die beispielsweise in 12 dargestellt ist, werden Gatestapel ausgebildet, wie sie mit Bezug auf die 13 beschrieben wurden. Die Gatestapel können die Deckschicht 5 bilden und können als Streifen ausgebildet sein, die sich entlang der Richtung der Bitleitungen 8, die in 1 dargestellt sind, erstrecken. Nachfolgend werden Ladungsträgerhaftbereiche 14 und dotierte Gebiete 2 ausgebildet, wie dies mit Bezug auf die 14 bis 16 erläutert wurde. Die dotierten Gebiete 2 bilden die Bitleitungen 8.
Nachfolgend zur Ausbildung der dotierten Gebiete 2 wird eine isolierende Schicht 9 zwischen den Gatestapeln ausgebildet. Die Deckschicht, die die Gatestapel bedeckt, wird zumindest von der Oberseite der Gatestapel entfernt. Im Ergebnis ist zumindest die obere Oberfläche der Gateelektrode 26 freigelegt. Eine elektrisch leitfähige Wortleitungsschicht oder ein Wortleitungsschichtstapel, der zumindest eine elektrisch leitende Schicht angrenzend an die Gateelektrode 26 umfasst, wird auf den Gateelektroden 26 und der isolierenden Schicht 9 ausgebildet. Solch ein Schichtstapel kann beispielsweise eine halbleitende Schicht 12, eine metallische Schicht 11 und eine Deckschicht 10 umfassen, wie dies für die Wortleitung 7 in 12 dargestellt ist. Die Wortleitungsschicht oder der Wortleitungsschichtstapel wird so strukturiert, dass eine Mehrzahl von einzelnen Wortleitungen 7, die sich entlang einer Richtung, die sich von der Richtung der Bitleitungen 8 unterscheidet, erstrecken, ausgebildet wird. Gateelektroden 26 und Speicherschichtstapel 27 werden so strukturiert, dass einzelne Speicherzellen ausgebildet werden, wobei jede Speicherzelle unterhalb einer einzelnen Wortleitung 7 angeordnet ist. Die Strukturierung der Gateelekttoden 26 und der Speicherschichtstapel 27 kann in demselben Prozessschritt wie die Strukturierung der Wortleitungen 7 durchgeführt werden. Jedoch ist es auch möglich, einzelne Speicherzellen in einem separaten Prozessschritt zu strukturieren oder Speicherzellen und Wortleitungen mit anderen Prozesssequenzen und/oder in anderen Ausbildungsformen auszubilden. Die resultierende Speichereinrichtung ist beispielsweise in 12 dargestellt.

1: Speicherzelle
10: Deckschicht (Nitrid)
11: metallische Schicht
12: halbleitende Schicht
14: Ladungsträgerhaftbereich
14': ursprünglicher Ladungsträgerhaftbereich
16: gestörter Bereich
2: dotiertes Gebiet
2': ursprüngliches dotiertes Gebiet
20: dotierte Struktur
21: erster Bereich der Bitleitung
22: zweiter Bereich der Bitleitung
23: dritter Bereich der Bitleitung
24: polykristalliner Bereich der Bitleitung
25: isolierender Bereich der Bitleitung
26: Gateelektrode (Polysilizium)
27: Speicherschichtstapel
271: untere Grenzschicht
272: Ladungsträgerhaftschicht
273: obere Grenzschicht
28: Kanal
3: Graben
30: Oberfläche des Grabens
4: Substrat
40: Oberfläche des Substrats
41: halbleitendes Material
42: Übergang der Bitleitung zum Substrat
43: Grenzebene
5: Deckschicht
6: Implantation von Dotanden
6': Implantation von nicht-dotierenden Stoffen
7: erste Leitbahn
8: zweite Leitbahn
9: isolierende Schicht
d1: Tiefe eines Bereiches der Bitleitung
d2: maximale Tiefe der Bitleitung
d2': maximale Tiefe des ursprünglichen dotierten Gebietes
d3: Tiefe des Grabens
d4: Abstand zwischen den Bezugszeichen 42 und 43
d5: maximale Tiefe des polykristallinen bzw. des isolierenden Bereiches der Bitleitung
d14: Tiefe des Ladungsträgerhaftbereiches
w1: Weite eines Bereiches der Bitleitung
w2: Weite der Bitleitung
w2': Weite des ursprünglichen dotierten Gebietes
w21: Weite des ersten Bereiches der Bitleitung
w22: Weite des zweiten Bereiches der Bitleitung
w23: Weite des dritten Bereiches der Bitleitung
A: Stelle der maximalen Tiefe des dotierten Gebietes
α: Winkel zwischen den Seitenwänden des Übergangs 42 und der Oberfläche 40

Claims

Eine Halbleiterspeichereinrichtung, umfassend: – ein Halbleitersubstrat (4), das eine obere Substratoberfläche (40) aufweist, – eine Mehrzahl von ersten Leitbahnen (7), die sich entlang einer ersten Richtung erstrecken, – eine Mehrzahl von zweiten Leitbahnen (8), die sich entlang einer zweiten Richtung erstrecken, wobei die zweite Richtung sich von der ersten Richtung unterscheidet, jede zweite Leitbahn (8) elektrisch isoliert von den ersten Leitbahnen (7) ist und ein dotiertes Gebiet (2), das innerhalb des Substrats (4) ausgebildet ist, umfasst, wobei jedes dotierte Gebiet (2) an die Substratoberfläche (40) angrenzt, jede zweite Leitbahn (8) eine Weite w2 und eine Tiefe d2 aufweist, wobei die Weite w2 entlang der Substratoberfläche (40) entlang einer dritten Richtung gemessen wird, wobei die dritte Richtung entlang der Substratoberfläche (40) senkrecht zur zweiten Richtung definiert ist, die Tiefe d2 von der Substratoberfläche (40) gemessen wird, wobei das Verhältnis der Tiefe d2 zur Weite w2 jeder zweiten Leitbahn (8) größer als Eins ist, und – eine Mehrzahl von Halbleiterspeicherzellen (1), die zumindest teilweise im Halbleitersubstrat (4) ausgebildet sind, wobei die Speicherzellen (1) ein Speicherzellenfeld bilden, wobei jede der Speicherzellen (1) durch mindestens eine erste Leitbahn (7) und mindestens eine zweite Leitbahn (8) adressiert werden kann.
Die Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterspeicherzellen (1) NROM-Zellen sind.
Die Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede zweite Leitbahn (8) weiterhin einen isolierenden Bereich (25) umfasst, wobei das dotierte Gebiet (2) sich vom Übergang (42) der jeweiligen zweiten Leitbahn (8) zum Substrat (4) bis zu Ebenen (43), die im Wesentlichen parallel zu diesem Übergang (42) sind, erstreckt und wobei der isolierende Bereich (25) ein isolierendes Material umfasst und den Bereich zwischen diesen Ebenen (43) und einer Ebene der Substratoberfläche (40) ausfüllt.
Die Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede zweite Leitbahn (8) weiterhin einen polykristallinen halbleitenden Bereich (24) umfasst, wobei das dotierte Gebiet (2) sich vom Übergang (42) der jeweiligen zweiten Leitbahn (8) zum Substrat (4) bis zu Ebenen (43), die im Wesentlichen parallel zu diesem Übergang (42) sind, erstreckt und wobei der polykristalline Bereich (24) ein polykristallines halbleitendes Material umfasst und den Bereich zwischen diesen Ebenen (43) und der Ebene der Substratoberfläche (40) ausfüllt.
Die Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Dotierprofil der zweiten Leitbahn (8), das entlang der Stelle (A) der maximalen Tiefe der entsprechenden zweiten Leitbahn (8) gemessen wird, mindestens zwei Maxima der Dotierstoffkonzentration aufweist.
Die Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Tiefe d2 jeder zweiten Leitbahn (8) größer als 40 nm und kleiner als 200 nm ist.
Eine Halbleiterspeichervorrichtung, umfassend: – ein halbleitendes Substrat (4), das eine obere Substratoberfläche (40) aufweist, die eine (100)-Ebene des Substrats (4) ist, – eine Mehrzahl von ersten Leitbahnen (7), die sich entlang einer ersten Richtung erstrecken, – eine Mehrzahl von zweiten Leitbahnen (8), die sich entlang einer zweiten Richtung erstrecken, wobei die zweite Richtung von der ersten Richtung verschieden ist, jede zweite Leitbahn (8) elektrisch isoliert von den ersten Leitbahnen (7) ist und ein dotiertes Gebiet (2), das innerhalb des Substrats (4) ausgebildet ist, umfasst, wobei jedes dotierte Gebiet (2) an die Substratoberfläche (40) angrenzt und einen Übergang (42) zum Substrat (4) aufweist, wobei der Übergang (42) zum Substrat (4) Seitenwände hat, die im Wesentlichen parallel zu (111)-Ebenen des Substrats (4) sind, und – eine Mehrzahl von Halbleiterspeicherzellen (1), die zumindest teilweise in dem Halbleitersubstrat (4) ausgebildet sind, wobei die Speicherzellen (1) ein Speicherzellenfeld ausbilden, wobei jede der Speicherzellen (1) durch mindestens eine erste Leitbahn (7) und mindestens eine zweite Leitbahn (8) adressiert werden kann.
Eine Halbleiterstruktur, umfassend: – ein Halbleitersubstrat (4) mit einer Substratoberfläche (40), – ein dotiertes Gebiet (2), das an die Substratoberfläche (40) angrenzt, und – einen Ladungsträgerhaftbereich (14) mit einem erhöhten spezifischen Widerstand mit Bezug auf das Material des Substrats (4), wobei der Ladungsträgerhaftbereich (14) im Wesentlichen dieselben lateralen Abmessungen wie das dotierte Gebiet (2) aufweist, unterhalb des dotierten Ge biets (2) im Halbleitersubstrat (4) angeordnet ist und an das dotierte Gebiet (2) angrenzt.
Die Halbleiterstruktur nach Anspruch 8, dadurch gekennzeichnet, dass der Ladungsträgerhaftbereich (14) das Halbleitersubstrat (4) und Teilchen eines zusätzlichen, nicht-dotierenden Materials umfasst, wobei die Kristallstruktur des Substrats (4) innerhalb des Ladungsträgerhaftbereichs (14) gestört ist.
Die Halbleiterstruktur nach Anspruch 9, dadurch gekennzeichnet, dass das nicht-dotierende Material Sauerstoff, Xe oder N umfasst.
Die Halbleiterstruktur nach Anspruch 9, dadurch gekennzeichnet, dass die Konzentration der Teilchen des nicht-dotierenden Materials innerhalb des Ladungsträgerhaftbereichs (14) größer als 1 × 10¹⁵ cm^–3 ist.
Die Halbleiterstruktur nach Anspruch 8, dadurch gekennzeichnet, dass der Ladungsträgerhaftbereich (14) ein elektrisch isolierendes Material umfasst.
Die Halbleiterstruktur nach Anspruch 12, dadurch gekennzeichnet, dass das isolierende Material ein Oxid des Halbleitersubstrats (4) umfasst.
Eine Halbleiterspeichereinrichtung, umfassend: – ein Halbleitersubstrat (4) mit einer oberen Substratoberfläche (40), – eine Mehrzahl von ersten Leitbahnen (7), die sich entlang einer ersten Richtung erstrecken, – eine Mehrzahl von zweiten Leitbahnen (8), die sich entlang einer zweiten Richtung erstrecken, wobei die zweite Richtung sich von der ersten Richtung unterscheidet, die zweiten Leitbahnen (8) als dotierte Gebiete (2) innerhalb des Substrats (4) ausgebildet sind und elektrisch von den ersten Leitbahnen (7) isoliert sind, wobei jedes dotierte Gebiet (2) an die Substratoberfläche (40) angrenzt, – eine Mehrzahl von Ladungsträgerhaftbereichen (14), die im Wesentlichen dieselben lateralen Abmessungen wie die jeweiligen dotierten Gebiete (2) haben, wobei die Ladungsträgerhaftbereiche (14) unterhalb der jeweiligen dotierten Gebiete (2) innerhalb des Halbleitersubstrats (4) angeordnet sind und an die jeweiligen dotierten Gebiete (2) angrenzen, und – eine Mehrzahl von Halbleiterspeicherzellen (1), die zumindest teilweise im Halbleitersubstrat (4) ausgebildet sind, wobei die Speicherzellen (1) ein Speicherzellenfeld ausbilden, wobei jede der Speicherzellen (1) durch mindestens eine erste Leitbahn (7) und mindestens eine zweite Leitbahn (8) adressiert werden kann.
Die Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Ladungsträgerhaftbereiche (14) das Halbleitersubstrat (4) und Teilchen eines nicht-dotierenden Materials umfassen, wobei die Kristallstruktur des Substrats (4) innerhalb des Ladungsträgerhaftbereichs (14) gestört ist.
Die Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, dass das nicht-dotierende Material Sauerstoff, Xe oder N umfasst.
Die Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, dass die Konzentration der Teilchen des nicht-dotierenden Materials innerhalb des Ladungsträgerhaftbereiches (14) größer als 1 × 10¹⁵ cm^–3 ist.
Die Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Ladungsträgerhaftbereiche (14) ein elektrisch isolierendes Material umfassen.
Die Halbleiterspeichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass das isolierende Material ein Oxid des Halbleitersubstrats (4) ist.
Ein Verfahren zur Herstellung einer Halbleiterstruktur, umfassend: – das Bereitstellen eines Halbleitersubstrats (4) mit einer Substratoberfläche (40), – das Ausbilden eines Grabens (3) in der Substratoberfläche (40), wobei der Graben (3) eine Grabenoberfläche (30) aufweist, – das Bedecken vorgegebener Bereiche der Substratoberfläche (40), wobei zumindest die gesamte Grabenoberfläche (30) unbedeckt bleibt, – das Implantieren von Dotanden in die unbedeckte Substratoberfläche (40) und die gesamte Grabenoberfläche (30), und – das Auffüllen des Grabens (3) mit einem Material.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Tiefe d3 des Grabens (3) gleich oder größer als 10 nm und gleich oder kleiner als 100 nm ist, wobei die Tiefe von der Substratoberfläche (40) gemessen wird.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Substrat (4) einkristallin ist, die Substratoberfläche (40) eine (100)-Ebene des Halbleitersubstrats (4) ist, und der Graben (3) Seitenwände aufweist, die durch (111)-Ebenen des Halbleitersubstrats (4) gebildet werden.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der Graben (3) Seitenwände und einen Bodenbereich aufweist, wobei der Winkel α zwischen den Seitenwänden und der Substratoberfläche (40) größer als 90° ist.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Auffüllen des Grabens (3) das Ausbilden eines einkristallinen halbleitenden Materials innerhalb des Grabens (3) umfasst.
Das Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass das Verfahren weiterhin das Implantieren von Dotanden in das einkristalline halbleitende Material innerhalb des Grabens (3) umfasst.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Auffüllen des Grabens (3) das Abscheiden eines polykristallinen halbleitenden Materials innerhalb des Grabens (3) umfasst.
Das Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Auffüllen des Grabens (3) das Ausbilden eines isolierenden Materials innerhalb des Grabens (3) umfasst.
Ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, umfassend: – das Bereitstellen eines Halbleitersubstrats (4), das eine Oberfläche (40) aufweist, – das Ausbilden einer Mehrzahl von Halbleiterspeicherzellen (1) zumindest teilweise im Halbleitersubstrat (4), wobei die Speicherzellen (1) ein Speicherzellenfeld bilden, – das Ausbilden einer Mehrzahl von Gräben (3), die sich entlang einer zweiten Richtung in der Substratoberfläche (40) zwischen den Halbleiterspeicherzellen (1) erstrecken, wobei jeder Graben (3) eine Grabenoberfläche (30) aufweist, – das Bedecken vorbestimmter Bereiche der Substratoberfläche (40), wobei zumindest die gesamten Grabenoberflächen (30) unbedeckt bleiben, – das Einbringen von Dotanden in die unbedeckte Substratoberfläche (40) und die gesamten Grabenoberflächen (30), wobei eine Mehrzahl von zweiten Leitbahnen (8) erhalten wird, – das Auffüllen der Gräben (3) mit einem Material, und – das Ausbilden einer Mehrzahl von ersten Leitbahnen (7), die sich entlang einer ersten Richtung erstrecken, wobei die erste Richtung sich von der zweiten Richtung unterscheidet, wobei die ersten Leitbahnen (7) elektrisch isoliert von den zweiten Leitbahnen (8) durch ein isolierendes Material sind, und wobei jede Speicherzelle (1) durch zumindest eine erste Leitbahn (7) und mindestens eine zweite Leitbahn (8) adressiert werden kann.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die Tiefe d3 jedes Grabens (3) gleich oder größer als 10 nm ist, wobei die Tiefe von der Substratoberfläche (40) gemessen wird.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass das Einbringen der Dotanden in die unbedeckte Substratoberfläche (40) und die Grabenoberflächen (30) das Implantieren der Dotanden umfasst.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass das Ausbilden der Mehrzahl von Speicherzellen (1) das Ausbilden einer Mehrzahl von Gatestapelstreifen umfasst, wobei sich die Gatestapelstreifen entlang der zweiten Richtung erstrecken und wobei die Gatestapelstreifen als Maske für die Ausbildung der Gräben (3) dienen.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die Substratoberfläche (40) eine (100)-Ebene des Halbleitersubstrats (4) ist und jeder Graben (3) Seitenwände aufweist, die durch (111)-Ebenen des Halbleitersubstrats (4) gebildet werden.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass jeder Graben (3) Seitenwände und einen Bodenbereich aufweist, wobei der Winkel α zwischen den Seitenwänden und der Substratoberfläche (40) größer als 90° ist.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass das Auffüllen der Gräben (3) das Ausbilden eines monokristallinen halbleitenden Materials innerhalb der Gräben (3) umfasst.
Das Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass das Verfahren weiterhin das Einbringen von Dotanden in das einkristalline halbleitende Material innerhalb der Gräben (3) umfasst.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass das Füllen der Gräben (3) das Abscheiden eines polykristallinen halbleitenden Materials innerhalb der Gräben (3) umfasst.
Das Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass das Füllen der Gräben (3) das Ausbilden eines isolierenden Materials innerhalb der Gräben (3) umfasst.
Ein Verfahren zur Herstellung einer halbleitenden Struktur, umfassend: – das Bereitstellen eines Halbleitersubstrats (4), das eine Oberfläche (40) aufweist, – das Ausbilden eines Ladungsträgerhaftbereichs (14) innerhalb des Halbleitersubstrats (4), und – das Ausbilden eines dotierten Gebietes (2) im Halbleitersubstrat (4), wobei das dotierte Gebiet (2) an die Substratoberfläche (40) und an den Ladungsträgerhaftbereich (14) angrenzt, oberhalb des Ladungsträgerhaftbereichs (14) angeordnet ist und im Wesentlichen die gleichen lateralen Abmessungen wie der Ladungsträgerhaftbereich (14) aufweist.
Das Verfahren nach Anspruch 38, dadurch gekennzeichnet, dass das Ausbilden des Ladungsträgerhaftbereichs (14) das Implantieren von Teilchen eines nicht-dotierenden Materials in das Substrat (4) umfasst.
Das Verfahren nach Anspruch 39, dadurch gekennzeichnet, dass die Implantationsdosis der Teilchen groß genug ist, um ein isolierendes Material in dem Ladungsträgerhaftbereich (14) auszubilden.
Das Verfahren nach Anspruch 40, dadurch gekennzeichnet, dass die Implantationsdosis größer als 5 × 10¹⁶ cm^–2 ist.
Das Verfahren nach Anspruch 39, dadurch gekennzeichnet, dass das Ausbilden des Ladungsträgerhaftbereichs (14) weiterhin das Ausführen einer Temperaturbehandlung umfasst, wobei die Temperaturbehandlung nach der Implantation der Teilchen vorgenommen wird.
Ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, umfassend: – das Bereitstellen eines Halbleitersubstrats (4), das eine Oberfläche (40) aufweist, – das Ausbilden einer Mehrzahl von Halbleiterspeicherzellen (1) zumindest teilweise im Halbleitersubstrat (4), wobei die Speicherzellen (1) ein Speicherzellenfeld bilden, – das Ausbilden einer Mehrzahl von Ladungsträgerhaftbereichen (14) innerhalb des Halbleitersubstrats (4), wobei die Ladungsträgerhaftbereiche (14) sich entlang einer zweiten Richtung erstrecken, – das Ausbilden einer Mehrzahl von dotierten Gebieten (2), die sich entlang der zweiten Richtung erstrecken, wobei jedes dotierte Gebiet (2) an die Substratoberfläche (40) und an einen jeweiligen Ladungsträgerhaftbereich (14) angrenzt, im Wesentlichen die gleichen lateralen Abmessungen wie der jeweilige Ladungsträgerhaftbereich (14) aufweist und oberhalb des jeweiligen Ladungsträgerhaftbereichs (14) angeordnet ist, wodurch eine Mehrzahl von zweiten Leitbahnen (8) ausgebildet wird, die sich entlang der zweiten Richtung erstrecken, und – das Ausbilden einer Mehrzahl von ersten Leitbahnen (7), die sich entlang einer ersten Richtung erstrecken, wobei die erste Richtung von der zweiten Richtung verschieden ist, die ersten Leitbahnen (7) durch ein isolierendes Material von den zweiten Leitbahnen (8) elektrisch isoliert sind, und wobei eine jede Speicherzelle (1) durch mindestens eine erste Leitbahn (7) und mindestens eine zweite Leitbahn (8) adressiert werden kann.
Das Verfahren nach Anspruch 43, dadurch gekennzeichnet, dass das Ausbilden der Mehrzahl von Ladungsträgerhaftbereichen (14) die Implantation von Teilchen eines nicht-dotierenden Materials in das Substrat (4) umfasst.
Das Verfahren nach Anspruch 44, dadurch gekennzeichnet, dass die Implantationsdosis der Teilchen groß genug ist, um ein isolierendes Material in den Ladungsträgerhaftbereichen (14) auszubilden.
Das Verfahren nach Anspruch 45, dadurch gekennzeichnet, dass die Implantationsdosis größer als 5 × 10¹⁶ cm^–2 ist.
Das Verfahren nach Anspruch 44, dadurch gekennzeichnet, dass das Ausbilden der Mehrzahl von Ladungsträgerhaftbereichen (14) weiterhin das Ausführen einer Temperaturbehandlung umfasst, wobei die Temperaturbehandlung nach der Implantation der Teilchen ausgeführt wird.