DE19748910C2 - Verfahren zum Herstellen einer EEPROM-Zelle mit hoher Packungsdichte - Google Patents

Description

Die Erfindung bezieht sich auf elektrisch löschbare, programmierbare Speichervor­ richtungen (EEPROM) hoher Packungsdichte und speziell auf ein Verfahren zum Her­ stellen einer EEPROM-Zelle hoher Packungsdichte mit verminderter Lesezeit.

Die JP 2-308571 A beschreibt eine Halbleiterspeicherstruktur mit einer Schicht aus Sili­ ziumoxid auf einem Siliziumsubstrat, einer Tunnelfensteröffnung auf dem Siliziumsub­ strat, das einen Oberflächenbereich freilegt, einer Schicht aus Tunneloxid in der Tunnel­ fensteröffnung, einer Schicht aus Polysilizium, einem dielektrischen Material über der Polysiliziumschicht und einer zweiten Schicht aus Polysilizium über dem dielektrischen Material. Um zu verhindern, daß andere Speicherzellen irrtümlich gelöscht werden, wenn in eine bestimmte Speicherzelle geschrieben wird, wird auf einem Kanal auf der Drainseite ein dickerer Isolationsfilm ausgebildet als auf der Sourceseite.

Die US 5,604,366 beschreibt Speicherzelltransistoren mit abgestufter Dicke des Gate Dielektriums.

Es ist eine fundamentale Herausforderung beim Schaffen einer elektrisch löschbaren, programmierbaren Festspeicherzelle (EEPROM-Zelle), einen steuerbaren und repro­ duzierbaren elektrischen Effekt, welcher in ausreichendem Maße nichtlinear ist, so zu nutzen, daß die Speicherzelle bei ein und derselben Spannung in weniger als 1 ms be­ schrieben oder gelöscht werden kann und bei einer anderen Spannung gelesen werden kann, ohne daß eine Änderung der einprogrammierten Daten über mehr als 10 Jahre aufträte. Der Fowler-Nordheim-Tunnel-Effekt zeigt die erforderliche Nichtlinearität und wird für den Betrieb von EEPROM-Speichern weithin angewendet.

Im Silizium (Si) beträgt die Energiedifferenz zwischen dem Leitungsband und dem Va­ lenzband 1,1 eV. Im Siliziumdioxid (SiO₂) beträgt die Energiedifferenz zwischen diesen Bändern etwa 8,1 eV, wobei das Leitungsband im SiO₂ 3,2 eV über dem in Si liegt. Da die Elektronenenergie bei thermischer Zimmertemperatur etwa 0,025 eV beträgt, ist die Wahrscheinlichkeit, daß ein Elektron im Si genügend thermische Energie erhalten kann, um die Si-zu-SiO₂-Barriere zu überwinden und in das Leitungsband von SiO₂ einzudrin­ gen, sehr klein. Wenn Elektronen auf ein Floating-Gate aus Polysilizium gebracht wer­ den, welches von SiO₂ umgeben ist, so wird dieses Bänderschema von sich aus den Er­ halt von Daten sicherstellen.

Die Fowler-Nordheim-Emission, welche bereits früh in diesem Jahrhundert für den Fall der Elektronenemission aus Metallen in das Vakuum beobachtet wurde, ist im Jahre 1969 auch von Lenzliger und Snow für die Elektronenemission von Silizium nach Silizi­ umdioxid beobachtet worden. In Gegenwart eines starken elektrischen Feldes an der Si- SiO₂-Grenzfläche werden die Energiebänder deformiert, und es gibt eine kleine aber endliche Wahrscheinlichkeit, daß ein Elektron in dem Leitungsband des Si quanten­ mechanisch durch die Energiebarriere tunnelt und im Leitungsband des SiO₂ auftaucht.

Der Tunnelstrom wächst exponentiell mit dem angelegten Feld gemäß der folgenden allgemeinen Gleichung für die Stromdichte:

J = (AE2)exp(-B/E),

worin A und B Konstanten und E das Feld an der Si-SiO₂-Grenzfläche sind.

Dieser Strom ist bei einer Stromdichte von 10E-6 A/cm² beobachtbar, wenn das Feld an der Si-SiO₂-Grenzfläche etwa 10 MV/cm beträgt. Lokale Felder dieser Größenordnung, können bei praktikablen Spannungen zur Verwendung in der Mikroelektronik durch das Anlegen einer Spannung über entweder eine dünne (etwa 10 nm) aufgewachsene Oxid­ schicht auf Siliziumgrundmaterial oder über eine dickere (etwa 50 nm) aufgewachsene Oxidschicht auf Polysilizium erhalten werden. Im letzteren Fall ergibt sich die Ver­ stärkung des Feldes aus der texturierten Polysiliziumgestalt, d. h. aus den Bereichen mit konvexer (positive) Krümmung an der Polysilizium-Polysiliziumoxid-Grenzfläche, was zu einer Tunnelverstärkung bei ähnlichen Spannungen wie im ersten Fall führt.

Die theoretisch ideale EEPROM-Speicherzelle weist einen einzelnen Transistor auf, welcher durch das Anwenden elektrischer Signale auf eine spezifizierte Zeile oder Reihe und eine spezifizierte Spalte der Speichermatrix adressierbar ist. Um eine logische "1" oder eine logische "0" in diese "ideale" Zelle zu schreiben, wird zum Beispiel eine Spannung an das Steuer-Gate angelegt, welches der Zeile (Wortleitung) in der ausge­ wählten Zelle entspricht, während eine Spannung, die entweder einer "1" oder einer "0" entspricht, an die Source- oder Drain-Zone entsprechend der Spalte (Bitleitung) der aus­ gewählten Zelle angelegt wird.

Eine bedeutende Schwierigkeit, der man bei den Versuchen begegnet, diese "ideale" Zelle zu realisieren, folgt aus dem Erfordernis, einen zusätzlichen Zugriffstransistor in jeder Speicherzelle bereitzustellen, um die Auswahl einer einzelnen Zeile von Spei­ cherzellen zu ermöglichen, während Daten in der ausgewählten Zelle geändert werden, ohne daß zufällig Daten, die in anderen Zeilen gespeichert sind, geschrieben oder ge­ löscht werden. Leider vergrößert die Anwesenheit eines zusätzlichen Zugriffstransistors in jeder Speicherzelle die Größe der Zelle und führt zu einer unpraktischen Chipgröße für Megabit-Speichermatrizen hoher Packungsdichte.

Daher ist es ein Ziel, ein Verfahren zum Herstellen einer EEPROM-Zelle zur Verfügung zu stellen, das selbstausrichtend ist, um eine kompaktere Zelle mit einem einfacheren Herstellungsprozeß zu realisieren.

Fig. 1A zeigt einen Querschnitt der wohlbekannten FLOTOX-EEPROM-Speicherzelle. In der FLOTOX-Zelle wird das Tunneloxid, welches typischerweise weniger als 10 nm dick ist, über einen Bereich, welcher auf photolitographischem Wege in der Drain- Region geschaffen ist (oder in einer Erweiterung der Drain-Region, genannt verdecktes n+), aufgewachsen. Das Laden des Floating-Gate zum Programmieren der Zelle wird durch Erden von Source- und Drain-Zone und Anlegen einer hohen Spannung an das Steuer-Gate erreicht. Die FLOTOX-Zelle ist derart gestaltet, daß ein großer Anteil der angelegten Spannung über das Tunneloxid eingekoppelt wird, was zum Transport von Elektronen aus der Drain-Zone in das Floating-Gate führt. Entladen des Floating-Gate zum Löschen der Zelle wird durch Erden des Steuer-Gate, durch Floaten der Source- Zone und durch Anlegen einer hohen Spannung an die Drain-Zone erreicht. In diesem Fall wird der größte Teil der angelegten Spannung über das Tunneloxid eingekoppelt, jedoch bei umgekehrtem Feld, so daß Elektronen von dem Floating-Gate zur Drain-Zone tunneln. Die Source-Zone wird in potentialfreien Zustand gebracht, so daß kein kontinu­ ierlicher Strompfad entsteht, was einen wichtigen Faktor darstellt, wenn eine interne La­ dungspumpe verwendet wird, um die hohe Spannung aus einer Versorgung mit ≦ 5 V zu erzeugen.

Wenn eine einzelne Transistorspeicherzelle in eine typische Matrix mit Drain-Zonen gebracht wird, die an Metallspalten angeschlossen sind, und Gate-Zonen, die an gemein­ samen Polysilizium-Wortleitungen angeschlossen sind, bedeutet das Löschen der Zelle mit der geerdeten Wortleitung, daß eine hohe Spannung an alle Drains in einer gemein­ samen Spalte angelegt wird. Das Löschen kann in nichtausgewählten Zellen verhindert werden, indem nichtausgewählte Wortleitungen auf eine hohe Span­ nung gebracht werden. Jedoch bedeutet dies, daß nicht ausge­ wählte Zellen entlang derselben Wortleitung programmiert wer­ den könnten. Um solche störenden Umstände zu vermeiden, nutzt die FLOTOX-Zelle, wie in Fig. 1A gezeigt, einen getrennten Zu­ griffstransistor, um die Drain-Zone von der Spalten-Bitleitung zu isolieren. Der Zugriffstransistor ist für Zeilen ausge­ schaltet, die nicht für das Löschen ausgewählt wurden.

Fig. 1B zeigt ein Layout der FLOTOX-Zelle nach Fig. 1A, wobei der Querschnitt aus Fig. 1A senkrecht zur Wortleitung (Steuer- Gate) und durch das Tunneloxidfenster gelegt ist.

Fig. 2A-2G illustrieren die Folge eines Prozeßablaufes, der für die Herstellung der FLOTOX-Zelle aus Fig. 1A verwendet wird. Wie in Fig. 2A gezeigt, beginnt der Herstellungsablauf mit der Bildung einer Oxidschicht 10 auf einem Siliziumsub­ strat 12, gefolgt vom Formen einer Abdeckmaske (Photoresist- Maske) 14 und einem Ionenimplantationsschritt, um die verdeck­ ten n+-Bereiche 16 der EEPROM-Speicherzelle zu bilden.

Wie in Fig. 2B gezeigt, wird nach dem Bilden der verdeckten n+-Bereiche 16 eine Tunnelfensteröffnung 18 in die Oxidschicht 10 geätzt, wobei eine zweite Abdeckmaske 20 verwendet wird. Eine dünne Schicht aus Tunneloxid 22 einer Dicke von ungefähr 80 Å wird dann in dem Tunnelfenster aufgewachsen, wie in Fig. 2C gezeigt.

Mit Bezug auf Fig. 2D wird nach dem Aufwachsen des Tunneloxids 22 eine erste Schicht aus Polysilizium aufgebracht und bis auf eine gewünschte Leitfähigkeit dotiert. Dem folgt das Bilden einer Oxid/Nitrid/Oxid-Schicht (ONO) über der ersten Polysili­ ziumschicht. Die ONO-Schicht und die darunterliegende erste Polysiliziumschicht werden dann maskiert und geätzt, so daß das Floating-Gate aus Polysilizium der Speicherzelle mit einer darüberliegenden ONO-Schicht 26 geschaffen wird. Rückoxidation und Rückätzung führen zur Ausbildung von Seitenwand-Zwischen­ lagen 28 aus Oxid an den Rändern von Floating-Gate 24 und ONO 26.

Bezugnehmend auf Fig. 2E wird sodann eine zweite Schicht aus Polysilizium aufgebracht, bis zu einer gewünschten Konzentra­ tion dotiert und dann geätzt, um ein Steuer-Gate 30 der Spei­ cherzelle und das Gate 32 des Zugriffstransistors der FLOTOX- Zelle zu schaffen. Anschließend wird eine N+-Source/Drain/Im­ plantation durchgeführt, um die Speicherzelle durch Erzeugen der Source/Drain-Gebiete 34 des Zugriffstransistors zu schaf­ fen, wie in Fig. 2F gezeigt.

Schließlich wird eine Schicht aus dielektrischem Material 36 geformt, planiert und sodann geätzt, um eine Kontaktöffnung zur N+-Drain/Bit-Leitung 34 zu bilden. Dem folgt die Ausbil­ dung einer Metall-Bitleitungsstruktur 38, was zu der FLOTOX- Zelle nach Fig. 2G führt (welche identisch mit der Zelle aus Fig. 1A ist).

Die FLOTOX-Zelle hat mehrere Nachteile. Zunächst ist sie an­ fällig auf Fehlausrichtung zwischen dem Tunnelfenster und dem verdeckten N+-Gebiet der Speicherzelle. Die zweite Schicht Polysilizium wird verwendet, um die Wortleitung der Speicher­ zelle und das Gate des Zugriffstransistors zu bilden. Jedoch gibt es keine selbstausgerichtete Kante aus Poly-1/Poly-2, um die Bereitstellung von Poly-1/Poly-2-Gates des Speicherzellen­ transistors zu ermöglichen. Darüber hinaus ist die Zelle an­ fällig für eine Fehlausrichtung zwischen dem Poly-2-Zugriff­ stransistor-Gate und dem Poly-1-Floating-Gate der Speicherzel­ le.

In einem Aufsatz von E. K. Shelton, "Low-power EE-PROM can be reprogrammed fast", Zeitschrift Electronics, 31. Juli 1980, Seiten 89-92, ist ein EEPROM-Konzept offenbart, welches ähn­ lich dem oben beschriebenen FLOTOX-Konzept ist. Jedoch ist gemäß Fig. 3 anstelle eines Tunneloxidbereiches, welcher lito­ graphisch oberhalb der Drain-Zone geschaffen ist (verdecktes N+), bei der Shelton-Zelle ein Tunnelbereich in einem Kanal unter dem Polysilizium-Floating-Gate geschaffen. Das Polysili­ zium-Floating-Gate überlagert teilweise die Drain-Seite des Kanals, während der verbleibende Teil des Kanals (Source-Sei­ te) von einem darüberliegenden Aluminium-Steuer-Gate über­ lagert wird. Das Aluminium-Steuer-Gate ist gegen das Polysili­ zium-Floating-Gate durch eine dünne Siliziumnitrid-Schicht isoliert.

Weiterhin ist die Shelton-Speicherzelle in einer P-Vertiefung auf einem N-Substrat gebildet. Die Steuerung des Potentials der P-Vertiefung gestattet das Weglassen eines für jede Spei­ cherzelle gesonderten Zugriffstransistors. Das Potential der P-Vertiefung und die Source- und Drain-Zonen der nicht ausge­ wählten Zellen werden während des Programmiervorganges ausge­ wählt, um zu verhindern, daß Minoritätenladungsträger irgend­ ein Floating-Gate zum Substrat hin entladen, während zugelas­ sen ist, ein individuelles, ausgewähltes Floating-Gate zu pro­ grammieren.

Das Programmieren der Zelle nach Fig. 3 wird erreicht, indem man die P-Vertiefung erdet und die Drain-Zone über einen La­ dungswiderstand an die Programmierspannung anschließt. Die Source-Zone wird entweder mit der Programmierspannung oder mit Erde verbunden, abhängig davon, ob eine "1" oder eine "0" ge­ speichert werden soll. Um die Programmierung in Gang zu set­ zen, wird das Aluminium-Steuer-Gate an die hohe Spannung ange­ schlossen. Wenn das Source-Potential ebenfalls an die hohe Spannung angeschlossen wird, schaltet der interne Zugriffs­ transistor nicht ein, und die Oberfläche der P-Vertiefung un­ ter dem Floating-Gate verarmt an Elektronen. Nur eine geringe Potentialdifferenz liegt zwischen der Oberfläche der P-Vertie­ fung und dem Floating-Gate vor. Daher tunneln keine Elektronen in das Gate, und die Zelle verbleibt in einem 0-Zustand. Wenn die Source-Anschlußstelle mit Erde verbunden ist (um eine 1 zu programmieren), so schaltet der interne Zugriffstransistor ein, das Oberflächenpotential unter dem Floating-Gate fällt in die Nähe von 0 V, und Elektronen aus der Inversionsschicht tun­ neln durch das dünne Oxid in das Floating-Gate.

Die Zelle nach Fig. 3 wird gelöscht, indem das Steuer-Gate ge­ erdet wird und darauffolgend die P-Vertiefung auf die Program­ mierspannung angehoben wird. Dies bewirkt, daß Elektronen von dem Floating-Gate in die P-Vertiefung durch das Tunneloxid wandern. Wenn Elektronen durch das Tunneloxid wandern, erlangt das Floating-Gate netto eine positive Ladung.

Obwohl die Shelton-Zelle nach Fig. 3 sich von der FLOTOX-Zelle nach Fig. 1 darin unterscheidet, daß sie keinen gesonderten Zugriffstransistor verwendet, ist ein interner Zugriffstransi­ stor erforderlich, woraus ebenfalls relativ große Zellabmes­ sungen folgen.

U.S. Patent No. 5,379,253 (Bergemont) offenbart eine Speicher­ zelle, bei welcher weder ein gesonderter Zugriffstransistor (wie in der FLOTOX-Zelle) noch ein interner Zugriffstransistor (wie in der Shelton-Zelle) benötigt wird, um die Speicherzel­ le, welche zur Programmierung ausgewählt wurde, von einer be­ nachbarten, nicht zum Programmieren ausgewählten Speicherzelle zu isolieren. Im Ergebnis ist die Chipgröße einer EEPROM-An­ ordnung hoher Packungsdichte aus Speicherzellen nach der US-PS 5,379,253 geringer als die Chipgröße einer EEPROM-Matrixanord­ nung aus FLOTOX-Zellen oder aus Shelton-Zellen.

Es ist wohlbekannt, daß die Lesezeitdauer einer Speicherzelle ein signifikanter Faktor für die Auswahl einer EEPROM-Vorrich­ tung sein kann. Obwohl die Speicherzelle, die in dem US-PS 5,379,253 beschrieben ist, das Erfordernis eines gesonderten Zugriffstransistors oder eines internen Zugriffstransistors beseitigt, bleibt die Zeitdauer zum Auslesen einer Zelle unabhängig vom Zellentyp, der für die Konstruktion der Anordnung verwendet ist, im wesentlichen dieselbe. Daher besteht Bedarf nach einer EEPROM-Matrixanordnung, die in signifikanter Weise die Zeit reduziert, welche erforderlich ist, um eine Zelle der Anordnung auszulesen. Diese Aufgabe ist durch Patentanspruch 1 gelöst.

Die Erfindung schafft eine Struktur einer EEPROM-Zellenmatrix hoher Packungsdichte, die eine Floating-Gate-Architektur für den Zugriffstransistor verwendet sowie einen doppelten Poly- Prozeß, in welchem das Steuer-Gate und das Floating-Gate von sowohl dem Zugriffstransistor als auch der Speicherzelle selbstausrichtend sind. Somit stellt die vorliegende Erfindung eine wesentlich kompaktere Zelle als bisher erhältlich zur Verfügung. Zusätzlich verwendet der Prozeßablauf lediglich zwei Masken, im Vergleich zu dem Ablauf mit vier Masken, der im Stand der Technik verwendet wird. Dies führt zu einer Ko­ stenreduzierung beim Herstellungsprozeß. Die Struktur führt zu einer in signifikanter Weise reduzierten Auslesezeit für die Zellenmatrix.

Somit stellt die vorliegende Erfindung ein Verfahren zum Her­ stellen einer EEPROM-Zellenstruktur in einem Halbleitersub­ strat zur Verfügung. Gemäß dem Verfahren wird eine Schicht aus Siliziumoxid mit einer ersten Dicke auf dem Siliziumsubstrat gebildet. Ein Dotierstoff vom N-Typ wird dann in das Halblei­ tersubstrat eingeführt, um ein verdecktes Gebiet neben der Siliziumoxidschicht zu schaffen. Als nächstes wird eine Tun­ nelfensteröffnung in der Siliziumoxidschicht gebildet, um ei­ nen Oberflächenbereich des verdeckten Gebietes freizulegen. Das Aufwachsen einer Schicht eines Tunneloxids wird dann in der Tunnelfensteröffnung auf der freigelegten Oberfläche des verdeckten Gebietes bewerkstelligt, so daß das Tunneloxid eine Dicke aufweist, die geringer ist als die Dicke des Silizium­ oxids. Eine erste Schicht aus Polysilizium wird dann auf der Struktur gebildet, die aus den vorangehenden Schritten resultiert, gefolgt von einer darüberliegenden Schicht aus Oxid\Ni­ trid\Oxid (ONO) und einer darüberliegenden Schicht eines zwei­ ten Polysiliziums. Der Poly-2\ONO\oly-1-Sandwich wird dann anisotrop geätzt, um erste und zweite Stapel zu bilden, welche die Floating-Gate-/Steuer-Gate-Elektroden für jeweils den Zu­ griffstransistor für die EEPROM-Zelle und die Speicherzellen­ struktur für die EEPROM-Zelle zur Verfügung stellen.

Die Erfindung ist im folgenden anhand von Zeichnungen zum Stand der Technik an Ausführungsbeispielen mit weiteren Ein­ zelheiten näher erläutert.

Fig. 1A ist eine Querschnittszeichnung, welche die Ar­ chitektur einer gewöhnlichen FLOTOX-EEPROM- Zelle zeigt.

Fig. 1B ist eine Darstellung des Layouts der FLOTOX-Zel­ le nach Fig. 1A.

Fig. 2A-2G sind Querschnittszeichnungen, die eine Abfolge von Schritten zur Herstellung der FLOTOX-Zelle nach Fig. 1A veranschaulichen.

Fig. 3 ist eine Querschnittszeichnung, die eine EEPROM- Zelle des Standes der Technik zeigt, die einen internen Zugriffstransistor verwendet.

Fig. 4A-4D sind Querschnittszeichnungen, die eine Abfolge von Verfahrensschritten zur Herstellung einer EEPROM-Zelle gemäß der Erfindung veranschauli­ chen.

Fig. 5A ist eine Querschnittszeichnung, die eine EEPROM- Zellenstruktur gemäß der Erfindung veranschau­ licht.

Fig. 5B stellt ein vereinfachtes Schema der Struktur nach Fig. 5A dar.

Fig. 6 ist ein Schema zur Erläuterung des Programmie­ rens einer EEPROM-Zelle gemäß der Erfindung.

Fig. 7 ist ein Schema zur Erläuterung des Löschens ei­ ner EEPROM-Zelle gemäß der Erfindung.

Ein Prozeßablauf zur Herstellung einer EEPROM-Zellstruktur gemäß dem Konzept der Erfindung ist nun anhand der Teil­ schnitte der Fig. 4A-4D beschrieben. Obwohl keine spezifischen Prozeßparameter angegeben sind, ist für den Fachmann ersicht­ lich, daß das Konzept der Erfindung unabhängig von diesen Pa­ rametern einsetzbar ist, welche je nach den spezifischen, in der Herstellung befindlichen Speicherzellenstrukturen ver­ schieden sein können.

Gemäß Fig. 4A beginnt der Herstellungsablauf gemäß der Erfin­ dung wie herkömmlich mit der Bildung von n-Vertiefung, p-Ver­ tiefung und Feldoxid. Daraufhin wird eine Oxidschicht 100 in einer Dicke von etwa 500 Å auf dem Siliziumsubstrat 102 gebil­ det. Darauf wird eine Photoresistschicht 104 auf der Oxid­ schicht 100 gebildet und derart strukturiert, daß ein darun­ terliegendes Gebiet des Substrats 102 freigelegt wird. In ei­ nem Ionenimplantationsschritt wird dann ein Dotierstoff vom N- Typ in das Substrat eingebracht, um ein verdecktes n+-Gebiet zu bilden.

Gemäß Fig. 4B wird die Oxidschicht 100 daraufhin maskiert und geätzt, um ein Tunneloxidfenster über dem verdeckten n+-Gebiet 106 zu bilden. Dann wir eine Implantation durchgeführt, um die Zellenspannung V_T der Zelle einzustellen. Ein thermischer Schritt führt dann zum Aufwachsen von Tunneloxid 108 einer Dicke von etwa 70 Å in dem Tunneloxidfenster.

Nach Bilden des Tunneloxids 108 wird eine erste Schicht 110 aus Polysilizium auf der Oxidschicht 100 und auf dem Tunnel­ oxid 108 gebildet. Eine Schicht 112 aus dielektrischem Materi­ al. typischerweise Oxid/Nitrid/Oxid (ONO), wird dann über der ersten Polysiliziumschicht 110 ausgebildet. Eine zweite Poly­ siliziumschicht 114 wird dann auf das ONO 112 aufgebracht. Die Struktur wird dann mit einer Photoresist-Maske 116 bedeckt, welche derart strukturiert wird, daß der Poly-2/ONO/Poly-1- Sandwich über dem verdeckten n+-Gebiet freigelegt wird. Der Poly-2/ONO/Poly-1-Stapel wird dann geätzt, um eine Öffnung 118 über dem verdeckten N+-Gebiet 106 freizulegen, wie in Fig. 4C gezeigt ist.

Der resultierende Poly-2/ONO/Poly-1-Stapel wird dann für einen weiteren Ionenimplantationsschritt mit Dotierstoff vom N-Typ dotiert, wodurch die N+-Source- und -Drain-Gebiete 120 der Speicherzellenstruktur geschaffen werden. Hierauf folgt das Formen einer dielektrischen Schicht 122 und das Bilden von Kontaktöffnungen in der dielektrischen Schicht zu den N+- Drain-Gebieten und Kontaktöffnungen auf der Oberseite der Po­ ly-2-Schicht einer jeden Zelle. Anschließend wird eine erste Schicht einer Wortleitung aus Metall (M1) gebildet, um das Steuer-Gate einer jeden Zelle zu kontaktieren. Eine zweite Schicht aus Metall (M2) wird für die Bildung der Bitleitung verwendet, um Kontakte zu den N+-Drain-Gebieten über einen Me­ tallpfropfen und einen M1-Kontakt zu schaffen, wie in Fig. 4D veranschaulicht ist.

Der endgültige Aufbau der Zellstruktur ist in Fig. 5A gezeigt. Fig. 5A zeigt, daß Zwischenlagen 126 aus Oxid an den Kanten der Poly-2/ONO/Poly-1-Stapel gebildet sind, um die selbstaus­ richtende Implantation von Dotierstoff vom N-Typ in die Sour­ ce-/Drain-Gebiete zu erleichtern, um so die endgültigen N+- Source-/Drain-Verbindungen zu bilden. Somit enthält die ferti­ ge EEPROM-Zellstruktur mit den Inseln aus Poly-2/ONO/Poly-1- Stapeln gemäß der Erfindung einen Speicherzellentransistor, in welchem das Floating-Gate des Speichertransistors bezüglich des darüberliegenden Poly-2-Steuer-Gates selbstausgerichtet ist und, was bedeutsam ist, bei welchem der Zugriffstransistor ebenfalls eine Floating-Gate-Struktur aufweist, bei welchem das Floating-Gate bezüglich des darüberliegenden Steuer-Gates selbstausgerichtet ist.

Fig. 5B veranschaulicht ein Schema der Speicherzellenstruktur nach Fig. 5A. Es ist zu beachten, daß in der Anordnung benach­ barte Speicherzellen spiegelbildlich zueinander bezüglich des N+-Drain-Kontakts (V_d) sind.

Fig. 6 zeigt ein Verfahren zur Programmierung aller Speicher­ zellen auf einer Seite oder alternativ in einem Byte. Wie in Fig. 6 gezeigt, ist zur Programmierung der Zellen entlang ei­ ner ausgewählten Wortleitung eine Programmierspannung V_pp an das Steuer-Gate derjenigen Zellen angelegt, die an diese Wort­ leitung angeschlossen sind. Die Drain-Zonen aller Spalten der Anordnung werden auf der Versorgungsspannung V_ss gehalten. Der Zugriffstransistor der zu programmmierenden Zellen wird auf einer Zugriffsspannung V_acc gehalten, welche groß genug ist, um die Zugriffstransistoren durchzuschalten und dadurch die Ver­ sorgungsspannung an die Drain-Zone der zu programmierenden Zelle anzulegen, wobei die Injektion heißer Elektronen in das Floating-Gate der Zelle erleichtert wird. Die Programmierspan­ nung V_pp ist groß genug, um heiße Elektronen in die Floating- Gates zu injizieren. Zum Beispiel betragen bei einer typischen 0,35-Mikron-Technologie V_acc = 5 V und V_pp = 9 V.

Fig. 7 zeigt das selektive Löschen einer Zelle in einer EEPROM-Speichermatrix, die aus Zellen gemäß der Erfindung auf­ gebaut ist. Um die Zelle A zu löschen, wird die Programmier­ spannung V_pp an die verdeckte N+-Drain-Zone der Transistoren in der Spalte, an welche die Zelle A angeschlossen ist, angelegt. Die Zugriffsspannung V_acc, die groß genug ist, um V_pp über den Zugriffstransistor zu übergeben, wird an das Steuer-Gate des Zugriffstransistors für die Zelle A angelegt. Das Gate von Zelle A wird auf der Versorgungsspannung V_ss gehalten. Somit werden Elektronen von dem Floating-Gate der Zelle A zu ihrer Drain-Zone mittels Fowler-Nordheim-Tunneln bewegt. Bei den Zellen in Bytes, für welche das Löschen zu verhindern ist, werden die Steuer-Gates auf der Versorgungsspannung V_ss gehal­ ten, wie in Fig. 7 gezeigt ist. Auch hier liegen typische Spannungen für eine 0,35-Mikron-Technologie bei V_acc = 5 V und V_pp = 9 V.

Die in der obigen Beschreibung, den Figuren und den Ansprüchen offenbarten Merkmale können sowohl einzeln als auch in belie­ biger Kombination für die Verwirklichung der Erfindung von Bedeutung sein.

Claims (4)

1. Verfahren zum Herstellen einer EEPROM-Zellstruktur in einem Halbleitersubstrat mit den folgenden Verfahrensschritten: Bilden einer Schicht aus Siliziumoxid einer ersten Dicke auf dem Siliziumsubstrat; Einbringen einer Dotierung vom N-Typ in das Halbleitersubstrat und Definieren eines verdeckten Gebietes unter der Siliziumoxidschicht; Bilden einer Tunnelfensteröffnung in der Siliziumoxidschicht, um einen Oberflächenbereich des verdeckten Gebietes freizulegen; Bilden einer Schicht aus Tunneloxid in der Tunnelfensteröffnung auf dem freigelegten Oberflächenbereich des verdeckten Gebietes, wobei das Tunneloxid eine zweite Dicke aufweist, die geringer ist als die erste Dicke; Bilden einer ersten Schicht aus Polysilizium über der in den vorangehenden Schritten erzeugten Struktur; Bilden einer Schicht aus dielektrischem Material auf der ersten Polysiliziumschicht; Bilden einer zweiten Schicht aus Polysilizium auf der Schicht aus dielektrischem Material, wobei die zweite Schicht aus Polysilizium, die Schicht aus dielektrischem Material und die erste Polysiliziumschicht einen Poly-2/Dielektrikum/Poly-1-Sandwich definieren; anisotropes Ätzen des Poly-2/Dielektrikum/Poly-1-Sandwichs, um erste und zweite, im Abstand angeordnete Poly-2/Dielektrikum/Poly-1-Stapel zu schaffen; Nutzen der ersten und zweiten Poly-2/Dielektrikum/Poly-1-Stapel in einem selbstausrichtenden Ionenimplantationsschritt, um ein Drain/Bit-Leitungsge­ biet des N-leitenden Typs zu schaffen, das in dem Halbleitersubstrat und von dem verdeckten Gebiet mit Abstand ausgebildet ist, um dazwischen einen Substrat-Kanalbereich für einen Zugriffstransistor zu schaffen und um eine Source-Zone vom N-leitenden Typ zu schaffen, die im dem Halbleitersubstrat und beabstandet bezüglich des verdeckten Gebietes gebildet ist, um dazwischen den Substrat-Kanalbereich der Speicherzelle zu schaffen; wobei der erste Poly-2/Dielektrikum/Poly-1-Stapel ein Poly-1-Floating-Gate eines Zugriffstransistors mit einem ersten Abschnitt enthält, der über dem Substrat-Kanalbereich für den Zugriffstransistor gebildet ist und davon mittels Siliziumoxid der ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem ersten Abschnitt des verdeckten Gebietes gebildet und davon durch Tunneloxid getrennt ist, und ein Poly-2-Steuer-Gate des Zugriffstran­ sistors, welches über dem Floating-Gate des Zugriffstransistors gebildet ist und davon durch dielektrisches Material getrennt ist; und wobei der zweite Poly-2/Dielektrikum/Poly-1-Stapel ein Poly-1-Floating-Gate der Speicherzelle mit einem ersten Abschnitt, der über dem Kanalbereich über der Speicherzelle gebildet ist und davon durch Siliziumoxid der ersten Dicke getrennt ist, und mit einem zweiten Abschnitt, der über einem zweiten Abschnitt des verdeckten Gebietes gebildet ist und davon durch Tunneloxid getrennt ist, sowie ein Poly-2-Steuer-Gate der Speicherzelle aufweist, welches über dem Floating-Gate der Speicherzelle gebildet ist und davon durch dielektrisches Material getrennt ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Dicke etwa 50 nm beträgt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Dicke etwa 7 nm beträgt.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das dielektrische Material Oxid/Nitrid/Oxid (ONO) ist.