DE102011082851B4

DE102011082851B4 - Bauelement umfassend eine Zelle mit einem ersten Transistor und einem zweiten Transistor in Reihenschaltung

Info

Publication number: DE102011082851B4
Application number: DE102011082851.6A
Authority: DE
Inventors: Sung Mun Jung; Kian Hong LIM; Jianbo Yang; Swee Tuck Woo; Sanford Chu
Original assignee: GlobalFoundries Singapore Pte Ltd
Current assignee: GlobalFoundries Singapore Pte Ltd
Priority date: 2010-09-23
Filing date: 2011-09-16
Publication date: 2020-03-19
Anticipated expiration: 2031-09-17
Also published as: KR20120031256A; US20120074482A1; US20130161721A1; CN102412132B; TW201214677A; TWI433304B; DE102011082851A1; SG179336A1; CN102412132A; SG196799A1; US8383475B2; US8659067B2

Abstract

Bauelement (100) mit:einer Zelle (110), die von anderen aktiven Gebieten durch Isolationsgebiete (180) getrennt ist, mit einem ersten und einem zweiten Transistor (120, 140), die in Reihe geschaltet sind, wobei der erste und der zweite Transistor (120, 140) zwischen einem ersten und einem zweiten Zellenanschluss (116, 118) angeordnet sind, wobeider erste Transistor (120) ein erstes Gate (125) mit einem ersten und einem zweiten Teil-Gate (127, 129) aufweist, die durch eine erste dielektrische Zwischen-Gate-Schicht (160) getrennt sind und der erste Transistor (120) als ein Steuer-Gate dient,der zweite Transistor (140) ein zweites Gate (145) mit einem ersten und einem zweiten Teil-Gate (147, 149), leicht dotierte Gebiete (133a, 136a) und stark dotierte Bereiche (133b, 136b) aufweist, wobei das zweite Teil-Gate (149) das erste Teil-Gate (147) umgibt und das erste und das zweite Teil-Gate (147, 149) durch eine zweite dielektrische Zwischen-Gate-Schicht (160) getrennt sind und der zweite Transistor (140) als ein Auswahl-Gate dient; undeinem ersten Gateanschluss (184), der mit dem zweiten Teil-Gate (129) des ersten Gates (125) verbunden ist; undeinem zweiten Gateanschluss (186), der zumindest mit dem ersten Teil-Gate (147) des zweiten Gates (145) verbunden ist,wobei jeder der ersten und zweiten Transistoren (120, 140) erste und zweite Übergänge (133, 134, 136) aufweist, zwischen denen jeweils das entsprechende von den ersten und zweiten Gates (125, 145) angeordnet ist,wobei eine Breite des Bereichs des zweiten Teil-Gates (149), der das erste Teil-Gate (147) umgibt und in Kanalrichtung seitlich bedeckt, einen Abstand (D) bestimmt, der einen Abstand von einem Kanal des zweiten Transistors (140), der ein Bereich zwischen inneren Rändern der leicht dotierten Gebiete (133a, 136a) des zweiten Transistors (140) ist, zu den stark dotierten Bereichen (133b, 136b) des zweiten Transistors (140) vergrößert, so dass die bei hohen Spannungen wirkende Übergangsdurchbruchsspannung des ersten Übergangs (136) verbessert ist.

Description

Hintergrund
Nicht-flüchtige Speicherschaltungen (NVM), etwa elektronisch löschbare programmierbare nur-lese-Speicherschaltungen (EEPROM) werden mittlerweile für viele Datenspeicheranwendungen und Befehlsspeicheranwendungen verwendet. Ein wichtiger Aspekt von NVM-Schaltungen ist ihr Leistungsverhalten, wobei darin die Haltbarkeit (die Anzahl der Programmier- oder schreib/lösch-Zyklen) und die Datenhaltezeit nach schreib/lösch-Zyklen enthalten sind. In dem zugehörigen industriellen Bereich wird das Leistungsverhalten der NVM-Technologie sehr umfangreich charakterisiert. Im Allgemeinen sollten die NVM-Schaltungen in der Lage sein, über 100.000 bis 1 Million Programmierzyklen mit Datenhaltezeiten von über 20 Jahren bei extremen Umgebungstemperaturen zu absolvieren.
Speicheroperationen, etwa das Programmieren und das Löschen, beinhalten beispielsweise das Laden oder Entladen von Elektronen aus einem schwebenden Gate bzw. einem Gate mit frei einstellbarem Potenzial einer NVM-Zelle. Das Laden und Entladen von Elektronen kann durch den Einfang energiereicher Ladungsträger (HCI) oder durch das Fowler-Nordheim-(FN) Tunneln bewerkstelligt werden. Es werden hohe Spannungen verwendet, um gewisse Speicheroperationen auszuführen. Jedoch können hohe Spannungen eine Schädigung oder einen Durchschlag in einem Übergang bzw. PN-Übergang hervorrufen.
Dokument US 8 072 807 B2 zeigt einen bekannten EEPREOM vom FLOTOX-Typ, umfassend: eine Mehrzahl von Floating-Gates, die in einem Array angeordnet sind und jeweils ein Tunnelfenster aufweisen, welches zulässt, dass Elektronen über das Tunnelfenster eingebracht und entfernt werden, eine Vielzahl von Auswahl-Gates, die in einer Eins-zu-Eins-Entsprechung zu der Mehrzahl von Floating-Gates vorgesehen ist; ein gemeinsames Steuergate für die Mehrzahl von Floating-Gates; ein gemeinsames Source für die Mehrzahl von Floating-Gates; und ein gemeinsames Drain für die Mehrzahl von Floating-Gates.
Aus Dokument DE 693 33 359 T2 ist eine Herstellung einer EEPROM-Speicherzelle bekannt. Zur Herstellung der EEPROM-Speicherzelle wird zunächst ein erstes und ein zweites erstes Feldoxidgebiet in einer P-Wanne gebildet, so dass dazwischen ein aktives Bauelementgebiet vom P-Typ definiert wird. Als nächstes werden eine erste und eine zweite vergrabene Bitleitung vom Typ N+ in einer P-Wanne benachbart zum entsprechenden vom ersten und zweiten Feldoxidgebiet gebildet, so dass die Bitleitungen vom Typ N+ einen Kanalbereich vom P-Typ dazwischen definieren. Neben der ersten und zweiten Feldoxidgebieten und über den Bitleitungen vom Typ N+ werden weitere erste und zweite Feldoxidgebiete gebildet. Auf der P-Wanne zwischen den weiteren ersten und zweiten Feldoxidgebiete wird dann eine etwa 30-50 nm dicke Gateoxidschicht gebildet. In dem Gateoxid wird dann ein etwa 8-10 nm dickes Fenster aus Tunneloxid definiert. Über dem Gateoxid wird dann eine Schicht aus Polysilizium gebildet, die sich über dem Tunneloxid in das Tunnelfenster erstreckt, um ein Floating-Gate der Zelle zu definieren. Über dem Floating Gate wird dann eine ONO-Schicht gebildet. Schließlich wird eine zweite Schicht aus Polysilizium/Wolframsilicid über der ONO-Schicht gebildet, um das Steuergate der Zelle zu definieren.
Dokument US 2008 / 0 099 825 A1 zeigt eine nichtflüchtige Halbleiterspeichervorrichtung, die ein Halbleitersubstrat mit einer Hauptoberfläche, Speicher-Transistoren und Auswahl-Transistoren aufweist. Jeder der Speicher-Transistoren hat ein schwebendes Gate und ein Steuergate, die über der Hauptoberfläche übereinander gestapelt sind. Jeder der Auswahl-Transistoren hat eine untere Gate-Schicht und eine obere Gate-Schicht, die auf der Hauptoberfläche übereinander gestapelt sind, und wird zusammen mit einem der Speicher-Transistoren von einer Speicherzelle umfasst. Die untere Gate-Schicht ist für jede der Auswahl-Transistoren getrennt. Die obere Gateschicht ist den Auswahl-Transistoren gemein und mit der unteren Gate-Schicht von jedem der Auswahl-Transistoren elektrisch verbunden.
Dokument US 2009 / 0 090 963 A1 zeigt eine Vielzahl von Speicherzellen, die jeweils aus einem Speicherzellen-Transistor mit eine Gateelektrode in einer geschichteten Struktur aus einer Ladungsspeicherschicht und einer Steuer-Gate-Schicht und einem Auswahl-Transistor mit Source/Drain-Diffusionsschichten gebildet ist, während eine der Source/Drain-Diffusionsschichten, die den Speicherzellentransistoren gemein sind, in und auf einem Halbleitersubstrat angeordnet ist. Die Konzentration an Verunreinigungen der Source/Drain-Diffusionsschicht, die den Speicherzellentransistoren gemein sind, ist in jeder Speicherzelle niedriger als die Konzentration an Verunreinigungen der anderen Source/Drain-Diffusionsschichten in jeder Speicherzelle.
Es ist eine Aufgabe, Speicherzellen mit verbesserter Zuverlässigkeit bereitzustellen, selbst wenn diese dem Einfluss hoher Spannungen unterliegen.
Überblick über die Erfindung
Es wird ferner ein Bauelement bereitgestellt. Das Bauelement umfasst eine Zelle mit einem ersten Transistor und einem zweiten Transistor, die in Reihe geschaltet sind. Der erste und der zweite Transistor sind zwischen einem ersten und einem zweiten Zellenanschluss angeordnet. Der erste Transistor enthält ein erstes Gate, das als Steuer-Gate dient, mit einem ersten Teil-Gate und einem zweiten Teil-Gate, die durch eine erste dielektrische Zwischen-Gate-Schicht getrennt sind. Der zweite Transistor enthält ein zweites Gate, das als Auswahl-Gate dient, mit einem ersten Teil-Gate und einem zweiten Teil-Gate, die durch eine zweite dielektrische Zwischen-Gate-Schicht getrennt sind, und leicht dotierte Gebiete und stark dotierte Bereiche. Das zweite Teil-Gate des zweiten Transistors umgibt das erste Teil-Gate des zweiten Transistors. Ein erster Gateanschluss ist mit dem zweiten Teil-Gate des ersten Gates verbunden. Ein zweiter Gateanschluss ist zumindest mit dem ersten Teil-Gate des zweiten Gates verbunden. Jeder der ersten und zweiten Transistoren weist erste und zweite Übergänge auf, zwischen denen jeweils das entsprechende von den ersten und zweiten Gates angeordnet ist. Dabei bestimmt eine Breite des Bereichs des zweiten Teil-Gates, der das erste Teil-Gate umgibt, einen Abstand, der einen Abstand von einem Kanal des zweiten Transistors zu den stark dotierten Bereichen des zweiten Transistors vergrößert, so dass die bei hohen Spannungen wirkende Übergangsdurchbruchspannung des ersten Übergangs verbessert ist, wobei der Kanal des zweiten Transistors ein Bereich zwischen inneren Rändern der leicht dotierten Gebiete des zweiten Transistors ist.
Diese und weitere Aufgaben sowie Vorteile und Merkmale der vorliegenden Erfindung, wie sie hierin offenbartes, gehen aus der folgenden Beschreibung und den zugehörigen Zeichnungen hervor. Es sollte beachtet werden, dass die Merkmale der diversen Ausführungsformen, wie sie hierin beschrieben sind, sich nicht gegenseitig ausschließen und in diversen Kombinationen und Variationen implementiert sein können.
Figurenliste
In den Zeichnungen bezeichnen gleiche Bezugszeichen generell die gleichen Teile in allen unterschiedlichen Ansichten. Des weiteren sind die Zeichnungen nicht notwendigerweise maßstabsgetreue, da stattdessen Wert darauf gelegt wird, die Prinzipien der Erfindung geeignet darzustellen. In der folgenden Beschreibung sind diverse Ausführungsformen der vorliegenden Erfindung mit Bezug zu den folgenden Zeichnungen dargestellt, in denen:

1a eine schematische Ansicht einer Ausführungsform einer Speicherzelle zeigt;
1b bis 1c Querschnittsansichten von Ausführungsformen einer Speicherzelle zeigen;
1d eine Draufsicht eines Teils der Speicherzelle aus 1c zeigt; und
2a bis 2h Querschnittsansichten eines Prozesses zur Herstellung einer Ausführungsform einer Speicherzelle zeigen.

Detaillierte Beschreibung
Ausführungsformen betreffen generell Halbleiterbauelemente. Insbesondere betreffen einige Ausführungsformen Speicherbauelemente, etwa nicht-flüchtige Speicherbauelemente. Derartige Speicherbauelemente können beispielsweise in autarke Speicherbauelemente, etwa als USB oder als andere Art an tragbaren Speichereinheiten eingebaut werden, oder diese können in ICs, etwa Mikrocontroller oder Systeme auf einem Chip (SoC) eingebaut werden. Die Bauelemente oder die ICs können in elektronische Konsumprodukte, etwa Computer, Mobiltelefone, persönliche digitale Assistenten (PDA) eingebaut oder mit diesen verwendet werden.
1a zeigt eine schematische Ansicht einer Ausführungsform einer Speicherzelle 100. Die Speicherzelle umfasst eine nicht-flüchtige Speicherzelle. Beispielsweise ist die Speicherzelle ein elektrisch löschbarer programmierbarer nur-lese-Speicher (EEPROM). In einer Ausführungsform umfasst die Speicherzelle eine Tunneloxid-EEPROM-Zelle mit schwebendem Gate (FLOTOX). Andere Arten von Speicherzellen sind ebenfalls geeignet.
In einer Ausführungsform umfasst die Speicherzelle einen ersten Transistor 120 und einen zweiten Transistor 140. Der erste Transistor umfasst ein erstes Gate 125 zwischen einem ersten und einem zweiten Transistoranschluss 122 und 123. Das erste Gate umfasst ein zweites Teil-Gate 129, das ein erstes Teil-Gate 127 umgibt. Die Teil-Gates sind durch eine dielektrische Zwischen-Gate-Schicht 160 getrennt. Eine Gatedielektrikumsschicht 150 trennt das erste Gate von dem Kanal des ersten Transistors. Für den zweiten Transistor gilt, dass dieser ein zweites Gate 145 zwischen einem ersten und einem zweiten Transistoranschluss 142 und 143 aufweist. Das zweite Gate umfasst ein zweites Teil-Gate 149, das ein erstes Teil-Gate 147 umgibt. Die Teil-Gates sind durch eine dielektrische Zwischen-Gate-Schicht 160 getrennt. Eine Gatedielektrikumsschicht 150 trennt das zweite Gate von dem Kanal des zweiten Transistors.
In einer Ausführungsform sind die Transistoren in Reihe zwischen einem ersten und einem zweiten Zellenanschluss 116 und 118 angeordnet. Beispielsweise sind die ersten Anschlüsse des ersten und des zweiten Transistors miteinander verbunden, während der zweite Anschluss des ersten Transistors mit dem ersten Zellenanschluss und der zweite Anschluss des zweiten Transistors mit dem zweiten Zellenanschluss verbunden sind. Ferner sind ein erster und ein zweiter Gateanschluss 184 und 186 entsprechend mit dem ersten und dem zweiten Gate des ersten und des zweiten Transistors verbunden. Der erste oder der zweite Gateanschluss ist zumindest mit dem ersten Teil-Gate des Gates verbunden, und der andere der beiden Gateanschlüsse ist mit dem zweiten Teil-Gate des Gates verbunden. In einer Ausführungsform ist der erste Gateanschluss oder der zweite Gateanschluss sowohl mit dem ersten als auch den zweiten Teil-Gate des Gates verbunden. In einer Ausführungsform ist der andere der beiden Gateanschlüsse mit dem zweiten Teil-Gate und nicht mit dem ersten Teil-Gate verbunden.
Gemäß einer Ausführungsform dient das erste Gate als Steuer-Gate oder schwebendes Gate, d.h. als Gate mit frei einstellbarem Potenzial, und das zweite Gate dient als ein Auswahl-Gate der Speicherzelle. Der erste Gateanschluss ist mit dem zweiten Teil-Gate des ersten Transistors verbunden und ist auch mit einer Steuer-Gate-Leitung verbunden. Der zweite Gateanschluss ist mit dem ersten und dem zweiten Teil-Gate des zweiten Transistors verbunden und ist ferner mit einer Wortleitung verbunden. Der erste Zellenanschluss ist mit einem ersten Potenzial 182 und der zweite Zellenanschluss ist mit einer Bitleitung 188 verbunden. In einer Ausführungsform ist das erste Potenzial auf Masse gelegt. Beispielsweise ist das erste Potenzial das Massepotenzial des Arrays. In anderen Ausführungsformen können die Anschlüsse in anderer Weise angeschlossen sein.
1b zeigt eine Querschnittsansicht einer Ausführungsform einer Speicherzelle 100, wie sie in 1a gezeigt ist. Es ist ein Substrat 105 gezeigt, dass ein Zellengebiet 110 aufweist. Das Zellengebiet ist von anderen Gebieten durch Isolationsgebiete 180 getrennt. Die Isolationsgebiete sind beispielsweise flache Grabenisolations-(STI) Gebiete. Es können auch andere Isolationsgebiete verwendet werden. Das Zellengebiet enthält in einer Ausführungsform eine dotierte Wanne 115. Die dotierte Wanne enthält Dotierstoffe einer zweiten Leitfähigkeitsart.
Der erste Transistor 120 und der zweite Transistor 140 sind in dem Zellengebiet angeordnet. In einer Ausführungsform dient der erste Transistor als ein Steuer-Gate. Der erste Transistor enthält ein erstes Gate 125, das auf dem Substrat angeordnet ist. In einer Ausführungsform umfasst das erste Gate ein erstes Teil-Gate 127 und ein zweites Teil-Gate 129. Die Teil-Gates weisen beispielsweise Polysilizium auf. Das Herstellen von Teil-Gates unter Anwendung von anderen Arten von Gateelektrodenmaterialien, etwa von Metallen oder von Metall-Siliziumverbindungen, in Form von Metallsilizid, ist ebenfalls möglich. Anzumerken ist, dass das erste und das zweite Teil-Gate nicht notwendigerweise aus dem gleichen Material aufgebaut sein müssen. In einer Ausführungsform umgibt das zweite Teil-Gate das erste Teil-Gate.
Eine dielektrische Zwischen-Gate-Schicht 160 trennt das erste und das zweite Teil-Gate voneinander. Die dielektrische Zwischen-Gate-Schicht umfasst beispielsweise einen dielektrischen Stapel mit mehreren dielektrischen Schichten. Beispielsweise enthält der dielektrische Stapel einen Oxid-Nitrid-Oxid-(ONO) Stapel. Es können auch andere Arten von dielektrischen Zwischen-Gate-Schichten oder Stapeln verwendet werden. Beispielsweise weist eine dielektrische Zwischen-Gate-Schicht SiO₂ oder einen 3-Schicht-Stapel auf, in welchem eine Schicht aus HfOx oder Al₂O₃ vorgesehen ist. Eine Gatedielektrikumsschicht 150 trennt die Unterseite des ersten Gates von dem Substrat. In einer Ausführungsform umfasst die Gatedielektrikumsschicht ein thermisches Siliziumoxid. Die Gatedielektrikumsschicht kann auch aus zwei oder mehr Gatedielektrikumsschichten aufgebaut sein. Es können auch andere Arten von Gatedielektrikumsschichten verwendet werden.
Es können dielektrische Abstandshalter 156 optional an Seitenwänden des ersten Gates vorgesehen sein. Beispielsweise werden die Abstandshalter an Seitenwänden des zweiten Teil-Gates vorgesehen. Die Abstandshalter können Siliziumnitrid aufweisen. Es können auch andere Arten von Abstandshaltern verwendet werden. Beispielsweise können die Abstandshalter mehrere Abstandshalterelemente enthalten. Eine dielektrische Ätzstoppschicht 181 ist auf der Oberfläche des zweiten Teil-Gates vorgesehen. Die Ätzstoppschicht kann Siliziumnitrid aufweisen. Es können auch andere Arten von Ätzstoppmaterialien verwendet werden, um die Ätzstoppschicht herzustellen.
Es sind erste und zweite dotierte Gebiete 133 und 134 benachbart zu dem ersten Gate vorgesehen. Die ersten und zweiten dotierten Gebiete weisen Dotierstoffe einer ersten Leitfähigkeitsart auf, die invers ist zu der zweiten Leitfähigkeitsart. Die ersten und zweiten dotierten Gebiete bilden Source/Drain-(S/D) Diffusionsgebiete des ersten Transistors. In einer Ausführungsform enthalten die ersten und zweiten dotierten Gebiete erste und ein zweite Teilgebiete 133a-b und 134a-b. Die ersten Teilbereiche 133a und 134a sind leicht dotierte Bereiche (beispielsweise x^-, wobei x die Leitfähigkeitsart von Dotierstoffsorten, etwa P oder N ist), und die zweiten Teilbereiche sind stark dotierte Bereiche (beispielsweise x⁺). Die leicht dotierten Bereiche umfassen beispielsweise leicht dotierte Drain- (LDD) oder doppelt diffundierte Draingebiete (DDD). In einer Ausführungsform umfassen die leicht dotierten Bereiche DDDs. Die DDDs besitzen beispielsweise eine größere Tiefe als die zweiten Teilbereiche. Zum Beispiel ist ein zweiter Teilbereich in einem DDD enthalten. In einer Ausführungsform erstrecken sich die ersten Teilbereiche unter das zweite Teil-Gate bis zu dem ersten Teil-Gate. Wie gezeigt, sind innere Ränder der ersten Teilbereiche der dotierten Gebiete ungefähr zu Seitenwänden des ersten Teil-Gates ausgerichtet. Die zweiten Teilbereiche sind in etwa zu dem äußeren Rand der Abstandshalter ausgerichtet. In Ausführungsformen, in denen keine Abstandshalter vorgesehen sind, sind die zweiten Teilbereiche ungefähr zu den Seitenwänden des zweiten Teil-Gates ausgerichtet. Es können auch andere Konfigurationen der dotierten Gebiete geeignet sein.
In einer Ausführungsform sind erste und zweite vergrabene dotierte Gebiete 131 und 132 in dem ersten Transistorgebiet vorgesehen. Die vergrabenen dotierten Gebiete enthalten Dotierstoffe der ersten Leitfähigkeitsart. Die vergrabenen dotierten Gebiete besitzen eine Dotierstoffkonzentration der ersten Leitfähigkeitsart mit dem Zwischenwert (beispielsweise x). Der Zwischenwert der Dotierstoffkonzentration liegt in einer Ausführungsform zwischen der Dotierstoffkonzentration der leicht dotierten Bereiche und der stark dotierten Bereiche (zum Beispiel x^- < x < x⁺). Es können für die vergrabenen dotierten Gebiete auch andere Dotierstoffkonzentrationen vorgesehen werden. Die vergrabenen dotierten Gebiete sind benachbart zu dem ersten Gate vorgesehen. In einer Ausführungsform überlappen die vergrabenen dotierten Gebiete mit dem ersten und dem zweiten dotierten Gebiet und erstrecken sich unter das erste Gate. In einer Ausführungsform erstreckt sich eines der vergrabenen dotierten Gebiete unter ein Tunnelfenster 152 in der Gatedielektrikumsschicht. In einer Ausführungsform erstreckt sich eines der vergrabenen dotierten Gebiete unter das erste Gate und über das Tunnelfenster in der Gatedielektrikumsschicht hinaus. Die vergrabenen dotierten Gebiete liefern Ladungsträger durch das Tunnelfenster für das erste Teil-Gate. Die vergrabenen dotierten Gebiete legen ferner die effektive Kanallänge des ersten Teil-Gates sowie den Source-Widerstand der Zelle fest.
In einer Ausführungsform ist die Implantationsdosis der vergrabenen dotierten Gebiete ungefähr 10¹⁴ cm^-2, die Implantationsdosis der leicht dotierten Gebiete, etwa der LDDs oder der DDDs, ist ungefähr 10¹³ cm^-2, und die Implantationsdosis der stark dotierten Gebiete beträgt ungefähr 10¹⁵ cm^-2. Die diversen dotierten Gebiete können auch mit anderen Dotierstoffkonzentrationen versehen werden.
Der zweite Transistor dient als ein Auswahl-Gate. Der zweite Transistor umfasst ein zweites Gate 145, das auf dem Substrat angeordnet ist. Das zweite Gate enthält ein erstes Teil-Gate und ein zweites Teil-Gate 147 bzw. 149. Die Teil-Gates sind beispielsweise aus Polysilizium aufgebaut. Die Teil-Gates können auch unter Anwendung anderer Arten von Gateelektrodenmaterialien, etwa von Metallen oder Metall-Siliziumverbindungen etwa in Form von Metallsilizid, hergestellt werden. Zu beachten ist, dass das erste und das zweite Teil-Gate nicht notwendigerweise aus dem gleichen Material aufgebaut sein müssen. In einer Ausführungsform umgibt das zweite Teil-Gate das erste Teil-Gate.
Eine dielektrische Zwischen-Gate-Schicht 160 trennt das erste und das zweite Teil-Gate voneinander. Die dielektrische Zwischen-Gate-Schicht umfasst beispielsweise einen dielektrischen Stapel, etwa einen Oxid-Nitrid-Oxid-(ONO) Stapel. Es können auch andere Arten von dielektrischen Zwischen-Gate-Schichten verwendet werden. Beispielsweise enthält die dielektrische Zwischen-Gate-Schicht SiO₂ oder einen 3-Schicht-Stapel, wobei eine der Schichten HfO_x oder Al₂O₃ aufweist. Eine Gatedielektrikumsschicht 150 trennt die Unterseite des ersten Gates von dem Substrat. In einer Ausführungsform enthält die Gatedielektrikumsschicht thermisches Siliziumoxid. Die Gatedielektrikumsschicht kann zwei oder mehr Gatedielektrikumsschichten aufweisen. Es können auch andere Arten von Gatedielektrikumsschichten verwendet werden.
Optional sind dielektrische Abstandshalter 156 an Seitenwänden des zweiten Gates vorgesehen. Zum Beispiel sind die Abstandshalter an Seitenwänden des zweiten Teil-Gates vorgesehen. Die Abstandshalter können Siliziumnitrid enthalten. Es können auch andere Arten von Abstandshaltern verwendet werden. Zum Beispiel können die Abstandshalter mehrere Abstandshalterelemente enthalten. Eine dielektrische Ätzstoppschicht 181 ist auf der Oberfläche des zweiten Teil-Gates vorgesehen. Die Ätzstoppschicht weist beispielsweise Siliziumnitrid auf. Es können auch andere Arten von Ätzstoppmaterialien verwendet werden, um die Ätzstoppschicht herzustellen.
Es sind erste und zweite dotierte Gebiete 133 und 136 benachbart zu dem zweiten Gate vorgesehen. Das erste und das zweite dotierte Gebiete weisen Dotierstoffe der ersten Leitfähigkeitsart auf. Das erste und das zweite dotierte Gebiete bilden S/D-Diffusionsgebiete des zweiten Transistors. Das erste dotierte Gebiet ist beispielsweise ein dotiertes Gebiet, das gemeinsam für den ersten und den zweiten Transistor vorgesehen ist. In einer Ausführungsform enthalten das erste und das zweite dotierte Gebiet entsprechend erste und zweite Teilbereiche 133a bis b bzw. 136a bis b. Die ersten Teilbereiche 133a und 136a sind leicht dotierte Gebiete und die zweiten Teilbereiche sind stark dotierte Bereiche. Die leicht dotierten Bereiche umfassen beispielsweise leicht dotierte LDDs oder DDDs. In einer Ausführungsform umfassen die leicht dotierten Bereiche DDDs. Die DDDs besitzen, wie gezeigt ist, eine größere Tiefe als die zweiten Teilbereiche. Beispielsweise ist ein zweiter Teilbereich in einem DDD enthalten. In einer Ausführungsform erstrecken sich die ersten Teilbereiche unter das zweite Teil-Gate bis zu dem ersten Teil-Gate. Wie gezeigt, sind innere Ränder der ersten Teilbereiche der dotierten Gebiete ungefähr zu Seitenwänden des ersten Teil-Gates ausgerichtet. Die zweiten Teilbereiche sind ungefähr zu dem äußeren Rand der Abstandshalter ausgerichtet. In Ausführungsformen, in denen keine Abstandshalter vorgesehen sind, sind die zweiten Teilbereiche ungefähr zu den Seitenwänden des zweiten Teil-Gates ausgerichtet. Es können auch andere Konfigurationen für die dotierten Gebiete verwendet werden.
In einer Ausführungsform dient das zweite Diffusionsgebiet 134 des ersten Transistors 120 als der erste Zellenanschluss und das zweite Diffusionsgebiet 136 des zweiten Transistors 140 dient als der zweite Zellenanschluss der Speicherzelle. Das Gate des ersten Transistors 120 dient als der erste Gateanschluss und das Gate des zweiten Transistors 140 dient als der zweite Gateanschluss der Speicherzelle 100.
Es ist eine dielektrische Zwischenschicht (ILD) 190 auf dem Substrat vorgesehen, die die Transistoren bedeckt. Die dielektrische Zwischenschicht 190 kann als eine dielektrische Vor-Metall-Schicht (PMD) dienen. Es können diverse Materialien verwendet werden, um die PMD-Schicht herzustellen, beispielsweise BPSG, PSG, HDP-Oxid, HARP, TEOS oder Kombinationen davon. Es können auch andere Materialien Verwendung finden.
Es werden Kontakte in der PMD-Schicht hergestellt, um eine Verbindung zu den unterschiedlichen Anschlüssen der Speicherzelle herzustellen. Die Kontakte weisen beispielsweise ein leitendes Material, etwa Wolfram, auf. Es können auch andere Arten leitender Materialien verwendet werden. Ein Kontakt kann eine Kontaktbeschichtung enthalten. Es können diverse Arten von Kontaktbeschichtungen verwendet werden. Beispielsweise ist die Kontaktbeschichtung Titan (Ti), Titannitrid (TiN) oder eine Kombination davon. In einigen Ausführungsformen umfasst die Beschichtung eine zusammengesetzte Beschichtung, die eine Kombination aus Ti und TiN, etwa Ti/TiN oder Ti/TiN/Ti enthält. Es können auch andere Arten von Beschichtungen verwendet werden.
In einer Ausführungsform sind ein erster und ein zweiter Kontakt 192 bzw. 198 in der PMD-Schicht vorgesehen, so dass eine Verbindung zu dem ersten bzw. zu dem zweiten Zellenanschluss hergestellt ist. Der erste Anschluss ist mit Masse und der zweite Anschluss ist mit einer Bitleitung verbunden. Ein dritter Kontakt 194 und ein vierter Kontakt 196 sind in der PMD-Schicht so vorgesehen, dass diese eine Verbindung zu dem ersten bzw. dem zweiten Gateanschluss herstellen. In einer Ausführungsform ist der dritte Kontakt mit dem zweiten Teil-Gate 129 des ersten Transistors 120 und der vierte Kontakt ist mit dem ersten und dem zweiten Teil-Gate 147, 149 des zweiten Transistors 140 verbunden. Der erste Gateanschluss ist mit einer Steuer-Gate-Leitung und der zweite Gateanschluss ist mit einer Wortleitung verbunden.
Tabelle 1 zeigt beispielhaft die Vorspannungsbedingungen der unterschiedlichen Anschlüsse für unterschiedliche Operationen in der Speicherzelle. Es können auch andere Vorspannungsbedingungen für das Betreiben der Speicherzelle eingesetzt werden.
Man erkennt, dass der Zellen-Gateanschluss (Bitleitung) während der Schreiboperationen hohen Spannungen ausgesetzt ist. Das Anliegen derartig hoher Spannungen kann eine Schädigung der Übergänge oder einen Durchbruch der Übergänge in dem zweiten (Auswahl-) Transistor hervorrufen. Beispielsweise kann ein hoher Leckstrom von dem zweiten dotierten Gebiet 136a bis b zu der dotierten Wanne 115 auftreten. Dies verringert die Zuverlässigkeit der Gatedielektrikumsschicht des zweiten Transistors.
In einer Ausführungsform ist der Abstand D zwischen dem zweiten Teilbereich 136b des zweiten dotierten Gebiets 136 in dem zweiten Transistor und dem Kanal, der der innere Rand des ersten dotierten Teilbereichs 136a des zweiten dotierten Gebiets 136 ist, vergrößert, um das Verhalten des Übergangs bei Durchbruch zu verbessern. Beispielsweise wird die Durchbruchsspannung des Übergangs erhöht. Dies verringert die Leckströme im Übergang. Somit verbessert die Erhöhung der Durchbruchsspannung des Übergangs die Zuverlässigkeit des Übergangs.
In einer Ausführungsform ist der Abstand D durch die Breite des Bereichs des zweiten Teil-Gates bestimmt, der das erste Teil-Gate umgibt. Beispielsweise wird D bestimmt, indem die zweite Gateschicht so strukturiert wird, dass diese das erste strukturierte Gate entsprechend dem gewünschten Abstand D überlappt. Der Abstand D beträgt beispielsweise ungefähr 0,1-0,2 µm. Es können auch andere Werte für D verwendet werden. Der Wert von D kann so ausgewählt werden, dass die gewünschte Durchbruchsspannung erreicht wird. Beispielsweise kann die Durchbruchsspannung von ungefähr 14 V mit einem D von null auf ungefähr 17 V für ein D von ungefähr 0,2 µm erhöht werden. Dies ist ein Anstieg von ungefähr 20 % in der Durchbruchspannung, was zu einer verbesserten Zuverlässigkeit des zweiten Transistors oder des Auswahltransistors führt.
Es können mehrere Speicherzellen so angeordnet werden, dass diese ein Speicherarray bilden. Beispielsweise können die mehreren Speicherzellen in Zeilen und Spalten angeordnet werden. Die Speicherzellen umfassen beispielsweise Speicherzellen 100, wie sie in den 1a bis 1b beschrieben sind. Eine Zeile entspricht beispielsweise einer Wortleitung (WL) und eine Spalte entspricht einer Bitleitung (BL) des Arrays. Es sind auch Steuer-Gate-Leitungen vorgesehen, um eine Verbindung zu dem Steuer-Gateanschluss herzustellen.
1c zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Speicherzelle 100. Wie gezeigt, ist die Speicherzelle 100 ähnlich zu jener, wie sie in 1b beschrieben ist, mit Ausnahme, dass der vierte Kontakt 196 lediglich mit dem ersten Teil-Gate 147 des zweiten Gates 145 verbunden ist. Dies führt dazu, dass das zweite Teil-Gate 149 des zweiten Gates schwebend ist bzw. ein frei einstellbares Potenzial annimmt.
In einer Ausführungsform kann der schwebende Zustand des zweiten Teil-Gates erreicht werden, indem ein Teil des zweiten Teil-Gates außerhalb des aktiven Bereichs strukturiert oder davon entfernt wird, um einen Teil des ersten Teil-Gates freizulegen, wie dies in 1d gezeigt ist. Zum Beispiel wird ein Teil des zweiten Teil-Gates benachbart zu dem Kanal und benachbart zu den dotierten Gebieten entfernt. Es können auch andere Techniken oder Konfigurationen eingesetzt werden, um das zweite Teil-Gate schwebend bzw. mit einem frei einstellbaren Potenzial bereitzustellen.
2a bis 2g zeigen Querschnittsansichten einer Ausführungsform eines Prozesses 200 zur Herstellung eines Bauelements oder IC. Gemäß 2a wird ein Substrat 105 vorgesehen. Das Substrat kann ein Siliziumsubstrat, etwa ein leicht P-dotiertes Substrat, umfassen. Es können auch andere Arten von Substraten verwendet werden, wozu beispielsweise Silizium/Germanium- oder ein Silizium-auf-Isolator-Substrat (SOI) gehören.
In 2a ist ein Speicherzellengebiet 110 des Bauelements dargestellt. Jedoch ist zu beachten, dass das Substrat diverse Arten von Gebieten (nicht gezeigt) aufweisen kann. Beispielsweise umfasst das Substrat andere Zellengebiete eines Arraybereichs, in welchem Speicherzellen hergestellt sind, und es können Logikbereiche vorgesehen sein, in denen Logik-Bauelemente ausgebildet sind. Die Logikbereiche enthalten beispielsweise Gebiete für Bauelemente, etwa Hilfsbauelemente zum Zugreifen auf das Speicherarray. Des weiteren können die Logikbereiche auch andere Arten von Bauelementen enthalten, wobei dies von der Art des herzustellenden ICs abhängt. Der Logikbereich kann beispielsweise Gebiete mit Bauelementen mit unterschiedlicher Spannung enthalten. Zum Beispiel kann der Logikbereich Gebiete für Bauelemente mit höherer Spannung, Bauelemente mit mittlerer Spannung und Bauelemente mit niedriger Spannung aufweisen. Es können auch andere Logikbereiche verwendet werden.
Das Zellengebiet bzw. der Zellenbereich ist von anderen Gebieten bzw. Bereichen durch Isolationsgebiete 180 getrennt. Die Isolationsgebiete umfassen beispielsweise STIs. Es können diverse Prozesse angewendet werden, um die STI-Gebiete herzustellen. Zum Beispiel kann das Substrat unter Anwendung von Ätz- und Maskierungstechniken geätzt werden, so dass Gräben erzeugt werden, die anschließend mit dielektrischen Materialien, etwa Siliziumoxid, gefüllt werden. Es kann ein chemisch mechanisches Polieren (CMP) ausgeführt werden, um überschüssiges Oxid zu entfernen und um eine ebene Oberfläche des Substrats zu schaffen. Die STI-Gebiete können beispielsweise vor oder nach der Herstellung dotierter Wannen erzeugt werden. Es können auch andere Prozesse oder Materialien zur Herstellung der STI-Gebiete eingesetzt werden. In anderen Ausführungsformen kann die Isolation aus anderen Arten von Isolationsgebieten bereitgestellt werden. Die Tiefe der STI-Gebiete beträgt beispielsweise ungefähr 300-450 nm. Es können auch andere Werte für die Tiefe der STI-Gebiete verwendet werden.
In dem Zellengebiet wird eine dotierte Wanne 115 erzeugt. In einer Ausführungsform enthält die dotierte Wanne Dotierstoffe einer zweiten Leitfähigkeitsart. Die Tiefe der dotierten Wanne beträgt ungefähr 1.000-2.500 nm. Es können auch dotierte Wannen mit unterschiedlicher Tiefe bereitgestellt werden. Die dotierte Wanne der zweiten Leitfähigkeitsart wird verwendet, um Bauelemente der ersten Leitfähigkeitsart zu erzeugen. In einer Ausführungsform umfasst die dotierte Wanne eine P-dotierte Wanne, um N-Bauelemente herzustellen. Alternativ umfasst die dotierte Wanne eine N-dotierte Wanne, um P-Bauelemente herzustellen. Die dotierte Wanne kann durch Implantation geeigneter Dotierstoffe in das Substrat mit der gewünschten Dosis und Leistung erzeugt werden. Die Art der Dotierstoffe, die Dosis und die Leistung hängen von der Art des herzustellenden Bauelements ab.
In einer Ausführungsform umfasst die dotierte Wanne eine P-Wanne. Die dotierte Wanne kann hergestellt werden, indem eine Reihe von drei Implantationsschritten mit unterschiedlicher Energie ausgeführt wird. Zum Beispiel kann zuerst eine Bor-(B) Implantation mit einer Dosis von ungefähr 10¹² cm^-2 und eine Energie von ungefähr 400 keV, sodann eine zweite B-Implantation mit einer Dosis von ungefähr 10¹² cm^-2 bei einer Energie von ungefähr 150 keV und eine dritte B-Implantation mit einer Dosis von ungefähr 10¹² cm^-2 bei einer Energie von ungefähr 20 keV ausgeführt werden. Es können auch andere Techniken zur Herstellung der dotierten Wanne eingesetzt werden.
Das Substrat kann auch andere Arten von Bauteilgebieten aufweisen, um andere Arten von Bauelementen vorzusehen. Beispielsweise kann das Substrat P-Bauelemente und N-Bauelemente, etwa P-Bauelemente und N-Bauelemente mit hoher, mittlerer und geringer Spannung aufweisen. Es werden diverse Arten von P-Wannen und N-Wannen für diese Bauelemente bereitgestellt. Die diversen Wannen werden durch separate Implantationsprozesse unter Anwendung von Implantationsmasken hergestellt. Zu P-Dotierstoffen gehören Bor (B), Aluminium (AI), Indien (In) oder eine Kombination dieser Stoffe, während zu N-Dotierstoffen Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon gehören.
In 2b ist das Zellengebiet mit ersten und zweiten vergrabenen dotierten Gebieten 131 und 132 versehen. Die vergrabenen dotierten Gebiete weisen Dotierstoffe der ersten Leitfähigkeitsart auf. Beispielsweise enthalten die vergrabenen dotierten Gebiete N-Dotierstoffe, um eine N-Speicherzelle zu bilden. Das vergrabene dotierte Gebiet dient als eine Quelle für Ladungen für das Steuer-Gate der Speicherzelle. In einer Ausführungsform werden die vergrabenen dotierten Gebiete durch Ionenimplantation hergestellt. Beispielsweise wird Arsen (As) mit einer Dosis von ungefähr 4*10¹⁴ bis 9*10¹⁴ cm^-2 und einer Energie von ungefähr 15-60 keV implantiert. Die vergrabenen dotierten Gebiete können auch unter Anwendung anderer Arten von Dotierstoffen oder anderen Implantationsparametern hergestellt werden.
Eine dielektrische Schicht 251 ist auf der Oberfläche des Substrats in dem Zellengebiet ausgebildet. In einer Ausführungsform dient die dielektrische Schicht als die Gatedielektrikumsschicht für die Transistoren der Zelle. Die dielektrische Schicht weist beispielsweise thermisches Siliziumoxid auf. Zum Beispiel wird die dielektrische Schicht durch eine nasse Oxidation und anschließendem Ausheizen in einer oxidierenden Umgebung hergestellt. Die Dicke der dielektrischen Schicht wird mit einem Zwischenwert hergestellt. Die Temperatur der nassen Oxidation beträgt beispielsweise ungefähr 750-900 °C. Das Ausheizen kann etwa bei einer Temperatur von ungefähr 1000 °C ausgeführt werden. Die Dicke der dielektrischen Schicht beträgt ungefähr 15-22 nm. Es können auch andere Arten von Materialien für das Gatedielektrikum oder andere Werte für die Dicke eingesetzt werden. Zum Beispiel weist das Gatedielektrikumsmaterial andere Arten an Gatedielektrikumsmaterialien auf und/oder wird durch andere Arten von Prozessen, etwa durch chemische Gasphasenabscheidung (CVD) hergestellt.
Die dielektrische Schicht wird strukturiert, um eine Öffnung 251 zu erzeugen, so dass das Substrat freigelegt wird. Die Strukturierung der Öffnung kann unter Anwendung von Maskierungs- und Ätztechniken bewerkstelligt werden. Beispielsweise wird eine Maske, etwa in Form von Fotolack, selektiv so strukturiert, dass eine Öffnung erzeugt wird, die Bereiche der dielektrischen Schicht freilegt. Es kann eine anisotrope Ätzung, etwa eine reaktive Ionenätzung (RIE) ausgeführt werden, um freiliegende Bereiche der dielektrischen Schicht zum Freilegen des Substrats zu entfernen. Es können auch andere Strukturierungstechniken angewendet werden. Beispielsweise kann eine Nassätzung unter Anwendung von Ätzmitteln, etwa BOE, HF oder eine Kombination davon, eingesetzt werden. Ferner kann auch eine Kombination aus einer RIE-Ätzung und einer nasschemischen Ätzung angewendet werden. Es können auch andere Techniken zur Herstellung der Öffnung eingesetzt werden.
Wie in 2c gezeigt ist, wird eine zweite dielektrische Schicht 254 in dem Zellengebiet hergestellt. Die zweite dielektrische Schicht umfasst in einer Ausführungsform thermisches Siliziumoxid. Beispielsweise wird die dielektrische Schicht durch eine nasse Oxidation bei einer Temperatur von ungefähr 750-850 °C hergestellt. Das Ausheizen kann nach der nassen Oxidation ausgeführt werden. Das Ausheizen kann beispielsweise bei einer Temperatur von ungefähr 900-1000 °C durchgeführt werden. Die Dicke der zweiten dielektrischen Schicht beträgt ungefähr 6-9 nm. Es können auch andere Arten von Gatedielektrikumsmaterialien oder andere Werte für die Dicke verwendet werden. Beispielsweise enthält das Gatedielektrikumsmaterial andere Arten von Gatedielektrikumsmaterialien und/oder wird durch andere Arten von Prozessen hergestellt, etwa durch chemische Gasphasenabscheidung (CVD). Beispielsweise ist das dielektrische Material ein nitriertes Oxid aus ISSG-Oxid.
Die zweite dielektrische Schicht schützt die Öffnung 251 und erstreckt sich über die dielektrische Schicht 253. Die dielektrischen Schichten bilden die Gatedielektrikumsschicht 150 auf der Oberfläche des Substrats. Es wird ein Tunnelfenster 152 in dem ersten Transistor 120 hergestellt, wobei das Tunnelfenster eine Dicke von ungefähr gleich der Dicke der zweiten dielektrischen Schicht besitzt.
Gemäß 2d wird eine erste Teil-Gate-Elektrodenschicht 221 auf dem Substrat über der Gatedielektrikumsschicht hergestellt. Die erste Teil-Gate-Schicht enthält in einer Ausführungsform Polysilizium. Die erste Teil-Gate-Elektrodenschicht kann als eine amorphe oder nicht-amorphe Schicht hergestellt werden. Die erste Teil-Gate-Elektrodenschicht kann dotiert sein. Es können diverse Techniken angewendet werden, um die erste Teil-Gate-Elektrode zu dotieren, beispielsweise durch in-situ- Dotierung oder durch Ionenimplantation. Es kann auch eine nicht-dotierte erste Teil-Gate-Elektrodenschicht vorgesehen werden. Es können auch andere Arten von Gateelektrodenmaterialien verwendet werden. Die Dicke der ersten Teil-Gate-Elektrodenschicht beträgt ungefähr 80-300 nm. Es können auch andere Werte für die Dicke verwendet werden. Zur Herstellung der ersten Teil-Gate-Elektrodenschicht können Techniken, etwa die chemische Gasphasenabscheidung (CVD), eingesetzt werden. Es können auch andere Techniken angewendet werden.
In 2e wird die erste Teil-Gate-Schicht strukturiert. In einer Ausführungsform wird die erste Teil-Gate-Schicht so strukturiert, dass das erste Teil-Gate 127 und das zweite Teil-Gate 147 des ersten bzw. des zweiten Transistors der Zelle erzeugt werden. Es können Techniken, etwa die Maskierung und Ätzung, verwendet werden. Zum Beispiel wird eine Fotolackschicht über den Gate-Schichten hergestellt und strukturiert, so dass Bereiche der ersten Teil-Gate-Schicht freigelegt werden. Es wird ein anisotroper Ätzprozess, etwa ein RIE, ausgeführt, um freiliegende Bereiche der ersten Teil-Gate-Schicht zu entfernen. Zur Verbesserung der lithographischen Auflösung kann eine antireflektierende Beschichtung (ARC) unterhalb des Fotolacks vorgesehen werden. Es können auch andere Techniken zum strukturieren der ersten Teil-Gate-Schicht verwendet werden. Beispielsweise kann eine Hartmaske verwendet werden, um die erste Teil-Gate-Schicht zu strukturieren.
In 2f werden die ersten und zweiten dotierten Gebiete 132, 134 und 136 des ersten und des zweiten Transistors hergestellt. Die dotierten Gebiete können durch Implantieren einer ersten Art an Dotierstoffen in das Substrat hergestellt werden. In einer Ausführungsform sind die dotierten Gebiete selbst-justiert, indem die ersten Teil-Gates und Isolationsgebiete als Implantationsmaske verändert werden. In einer Ausführungsform werden die ersten Teilbereiche 133a, 134a und 136a der ersten und zweiten dotierten Gebiete des ersten und des zweiten Transistors hergestellt. In einer Ausführungsform werden die ersten Teilbereiche durch Ionenimplantation mit einer Dosis von ungefähr 10¹³ cm^-2 bei einer Energie von ungefähr 25-80 keV hergestellt. Die Implantation kann mit einem Neigungswinkel ausgeführt werden. Der Neigungswinkel kann beispielsweise ungefähr 45° betragen. Das Ausführen der Implantation mit anderen Neigungswinkeln, wozu das Ausführen einer Implantation mit nicht geneigtem Winkel (beispielsweise 0°) gehört, kann ebenfalls geeignet sein. Im Falle eines N-Bauelements kann Phosphor als Dotierungsstoff implantiert werden. Es können auch andere Arten von Dotierstoffen oder andere Implantationsparameter verwendet werden. Wie gezeigt, wird ein gemeinsames erstes dotiertes Gebiet für den ersten und den zweiten Transistor bereitgestellt.
In 2g wird eine dielektrische Zwischen-Gate-Schicht 160 auf dem Substrat hergestellt. Die dielektrische Zwischen-Gate-Schicht bedeckt die ersten Teil-Gates und das Substrat, etwa die Gatedielektrikumsschicht 150. In einer Ausführungsform umfasst die dielektrische Zwischen-Gate-Schicht einen dielektrischen Stapel, etwa einen den ONO-Stapel. Es können auch andere Arten von dielektrischen Zwischen-Gate-Schichten und dielektrischen Stapeln verwendet werden. Es können auch andere Techniken eingesetzt werden, wie sie beispielsweise in einer weiteren Anmeldung beschrieben sind, die von der Anmelderin eingereicht wurde.
Es wird eine zweite Teil-Gate-Elektrodenschicht 222 auf dem Substrat abgeschieden, wodurch die dielektrische Zwischen-Gate-Schicht bedeckt wird. Die zweite Teil-Gate-Schicht enthält in einer Ausführungsform Polysilizium. Die zweite Teil-Gate-Elektrodenschicht kann als eine amorphe oder nicht-amorphe Schicht hergestellt werden. Die zweite Teil-Gate-Elektrodenschicht kann dotiert oder nicht dotierten sein. Es können auch andere Arten von Gateelektrodenmaterialien verwendet werden. Die Dicke der zweiten Teil-Gate-Elektrodenschicht beträgt beispielsweise ungefähr 80-250 nm. Es können auch andere Werte für die Dicke angewendet werden. Um die zweite Teil-Gate-Elektrodenschicht herzustellen, können Techniken, etwa die chemische Gasphasenabscheidung (CVD) angewendet werden. Es können auch andere Techniken eingesetzt werden.
In 2h wird das Substrat strukturiert, um das erste und das zweite Gate des ersten und des zweiten Transistors 120 und 140 der Speicherzelle zu erzeugen. Beispielsweise werden die zweite Teil-Gate-Schicht und die dielektrische Zwischen-Gate-Schicht so strukturiert, dass das erste und zweite Gate des ersten und des zweiten Transistors erzeugt werden. In einer Ausführungsform erstreckt sich das zweite Teil-Gate um das erste Teil-Gate herum. Der Betrag, mit dem sich das zweite Teil-Gate um das erste Teil-Gate herum erstreckt, hängt von dem Abstand D ab, der so gewählt ist, dass das Verhalten im Hinblick auf einen Durchbruch der pn-Übergänge verbessert ist. Der Abstand D beträgt beispielsweise ungefähr 0,1-0,2 µm. Es können auch andere Werte für den Abstand D verwendet werden. Beispielsweise hängt der Abstand D von dem gewünschten Verhalten im Hinblick auf die Durchbruchsspannung des Bitleitung-Übergangs ab. Es können Techniken, etwa die Maskierung und die Ätzung, verwendet werden, um die dualen Gate-Stapel herzustellen. Zum Beispiel wird eine Fotolackschicht über den Gateschichten aufgebracht und strukturiert, wodurch Bereiche der zweiten Teil-Gate-Schicht freigelegt werden. Es wird eine anisotrope Ätzung, beispielsweise in Form von RIE ausgeführt, um freiliegende Bereiche der zweiten Teil-Gate-Schicht zu entfernen. Zur Verbesserung der lithographischen Auflösung kann eine antireflektierende Beschichtung (ARC) unter dem Fotolack vorgesehen werden. Es können auch andere Techniken zum Strukturieren der ersten Teil-Gate-Schicht eingesetzt werden. Beispielsweise wird eine Hartmaske verwendet, um die zweite Teil-Gate-Schicht zu strukturieren.
Der Vorgang wird fortgesetzt, um das Bauelement herzustellen. Beispielsweise kann die zusätzliche Bearbeitung das Entfernen der Maskenschicht und der dielektrischen Schichten und das Herstellen der Gate-Seitenwandabstandshalter 156 beinhalten. Die Gate-Seitenwandabstandshalter sind beispielsweise aus Nitrid aufgebaut. Es können auch andere Materialien für die Abstandshalter verwendet werden. Um Seitenwandabstandshalter zu erzeugen, wird eine dielektrische Abstandshalterschicht auf das Substrat aufgebracht. Die Abstandshalter können unter Anwendung diverser Techniken hergestellt werden, etwa durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD). Es können auch andere Techniken angewendet werden, um die dielektrische Abstandshalterschicht aufzubringen. Die dielektrische Abstandshalterschicht wird anschließend anisotrop geätzt, etwa durch RIE, um horizontale Bereiche zu entfernen, so dass nicht-horizontale Bereiche an den Seitenwänden als die Abstandshalter zurückbleiben. In einer Ausführungsform umfasst die weitere Bearbeitung auch die Herstellung von Silizid-Kontakten, etwa Co-Silizid, W-Silizid, Ti-Silizid, Ni-Silizid oder eine Kombination davon, die auf der Oberfläche des Substrats in den S/D-Gebieten und der Oberfläche der Gateelektrode hergestellt werden. Es können auch andere Materialien für die Silizid-Kontakte verwendet werden. Die Silizid-Kontakte können auch in anderen Teilen des Bauelements hergestellt werden.
Der Prozessablauf geht weiter, indem die zweiten Teilbereiche der dotierten Gebiete der Transistoren, eine PMD-Schicht, Kontakte für die Anschlüsse der Zelle hergestellt werden. Weitere Prozesse können das Herstellen einer oder mehrerer Verbindungsebenen bzw. Metallebenen, die endgültige Passivierung, das Schneiden, das Zusammenfügen und das Einbringen in ein Gehäuse beinhalten. Es können auch andere Prozesse angewendet werden. Beispielsweise können andere Komponenten, etwa Komponenten für geringe Spannung, mittlere Spannung und hohe Spannung sowie I/O-Bauelemente, d.h. Eingabe/Ausgabe-Bauelemente vor dem Erzeugen der Verbindungen hergestellt werden. Die Speicherzellen können als ein Speicherbauelement hergestellt werden oder können als Teil eines ICs eingebettet werden.

Claims

Bauelement (100) mit: einer Zelle (110), die von anderen aktiven Gebieten durch Isolationsgebiete (180) getrennt ist, mit einem ersten und einem zweiten Transistor (120, 140), die in Reihe geschaltet sind, wobei der erste und der zweite Transistor (120, 140) zwischen einem ersten und einem zweiten Zellenanschluss (116, 118) angeordnet sind, wobei der erste Transistor (120) ein erstes Gate (125) mit einem ersten und einem zweiten Teil-Gate (127, 129) aufweist, die durch eine erste dielektrische Zwischen-Gate-Schicht (160) getrennt sind und der erste Transistor (120) als ein Steuer-Gate dient, der zweite Transistor (140) ein zweites Gate (145) mit einem ersten und einem zweiten Teil-Gate (147, 149), leicht dotierte Gebiete (133a, 136a) und stark dotierte Bereiche (133b, 136b) aufweist, wobei das zweite Teil-Gate (149) das erste Teil-Gate (147) umgibt und das erste und das zweite Teil-Gate (147, 149) durch eine zweite dielektrische Zwischen-Gate-Schicht (160) getrennt sind und der zweite Transistor (140) als ein Auswahl-Gate dient; und einem ersten Gateanschluss (184), der mit dem zweiten Teil-Gate (129) des ersten Gates (125) verbunden ist; und einem zweiten Gateanschluss (186), der zumindest mit dem ersten Teil-Gate (147) des zweiten Gates (145) verbunden ist, wobei jeder der ersten und zweiten Transistoren (120, 140) erste und zweite Übergänge (133, 134, 136) aufweist, zwischen denen jeweils das entsprechende von den ersten und zweiten Gates (125, 145) angeordnet ist, wobei eine Breite des Bereichs des zweiten Teil-Gates (149), der das erste Teil-Gate (147) umgibt und in Kanalrichtung seitlich bedeckt, einen Abstand (D) bestimmt, der einen Abstand von einem Kanal des zweiten Transistors (140), der ein Bereich zwischen inneren Rändern der leicht dotierten Gebiete (133a, 136a) des zweiten Transistors (140) ist, zu den stark dotierten Bereichen (133b, 136b) des zweiten Transistors (140) vergrößert, so dass die bei hohen Spannungen wirkende Übergangsdurchbruchsspannung des ersten Übergangs (136) verbessert ist.
Bauelement (100) nach Anspruch 1, wobei: der zweite Zellenanschluss (118) mit dem ersten Übergang (136) des zweiten Transistors (140) verbunden ist und als eine Bitleitung dient, und der zweite Gateanschluss (186) als eine Wortleitung dient.
Bauelement (100) nach Anspruch 1, das umfasst: eine erste Gatedielektrikumsschicht (150) unter dem ersten Gate (125), wobei die erste Gatedielektrikumsschicht (150) ein Tunnelfenster (251) unter dem ersten Teil-Gate (127) des ersten Gates (125) aufweist; und eine zweite Gatedielektrikumsschicht (150) unter dem zweiten Gate (145).
Bauelement (100) nach Anspruch 1, wobei die erste dielektrische Zwischen-Gate-Schicht (160) mehrere dielektrische Schichten umfasst.
Bauelement (100) nach Anspruch 1, wobei der zweite Gateanschluss (186) mit dem ersten und dem zweiten Teil-Gate (147, 149) des zweiten Gates (145) verbunden ist.
Bauelement (100) nach Anspruch 1, wobei der zweite Gateanschluss (186) mit dem ersten Teil-Gate (147) des zweiten Gates (145) verbunden ist, während das zweite Teil-Gate (149) des zweiten Gates (145) schwebend ist.