DE102011082875A1 - Dielektrischer Stapel - Google Patents

Dielektrischer Stapel Download PDF

Info

Publication number
DE102011082875A1
DE102011082875A1 DE102011082875A DE102011082875A DE102011082875A1 DE 102011082875 A1 DE102011082875 A1 DE 102011082875A1 DE 102011082875 A DE102011082875 A DE 102011082875A DE 102011082875 A DE102011082875 A DE 102011082875A DE 102011082875 A1 DE102011082875 A1 DE 102011082875A1
Authority
DE
Germany
Prior art keywords
layer
thickness
dielectric
substrate
device layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102011082875A
Other languages
English (en)
Inventor
Sung Mun Jung
Swee Tuck Woo
Sanford Chu
Choo Hsia Liang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
Original Assignee
GlobalFoundries Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Singapore Pte Ltd filed Critical GlobalFoundries Singapore Pte Ltd
Publication of DE102011082875A1 publication Critical patent/DE102011082875A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

Es wird ein Verfahren zur Herstellung eines Bauelements offenbart. Das Verfahren umfasst das Bereitstellen eines Substrats und das Bilden einer Bauteilschicht auf dem Substrat, die eine ausgebildete Dicke TFD besitzt. Es wird eine Deckschicht auf dem Substrat hergestellt, die eine ausgebildete Dicke TFC besitzt. Bei der Herstellung der Deckschicht wird ein gewünschter Anteil der Bauteilschicht verbraucht, so dass die Dicke der Bauteilschicht ungefähr einer Solldicke TTD entspricht. Die Dicke der Deckschicht wird von TFC auf ungefähr eine Solldicke TTC eingestellt.

Description

  • Hintergrund
  • Nicht-flüchtige Speicherschaltungen (NVM) werden mittlerweile für viele Datenspeicheranwendungen und Befehlsspeicheranwendungen verwendet. Ein wichtiger Aspekt von NVM-Schaltungen ist ihr Leistungsverhalten, wobei darin die Haltbarkeit (die Anzahl der Programmier-oder schreib/lösch-Zyklen) und die Datenhaltezeit nach schreib/lösch-Zyklen die Löschgeschwindigkeit enthalten sind. In dem zugehörigen industriellen Bereich wird das Leistungsverhalten der NVM-Technologie sehr umfangreich charakterisiert. Im Allgemeinen sollten die NVM-Schaltungen in der Lage sein, über 100.000 bis 1 Million Programmierzyklen mit Datenhaltezeiten von über 20 Jahren bei extremen Umgebungstemperaturen zu absolvieren.
  • Eine Art an NVM-Schaltung ist eine Silizium-Oxid-Nitrid-Oxid-Silizium-(SONOS)NVM-Schaltung. In NVM-Schaltungen des SONOS-Typs beinhalten Speicheroperationen, etwa das Programmieren und das Löschen, beispielsweise das Laden oder Entladen von Elektronen aus einer Nitridschicht eines dielektrischen Oxid-Nitrid-Oxid-Stapels. Das einfangen oder abgeben einer Elektronenladung wird doch beispielsweise das Fowler-Nordheim-(FN)Tunneln und/oder durch den Einfang energiereicher Elektronen (HCl) bewerkstelligt.
  • Die Dicke der diversen Schichten des dielektrischen Stapels ist wichtig, da dadurch die Programmier- und Löschgeschwindigkeit beeinflusst werden. Beispielsweise führt eine dickere Speicherschicht zu einer geringeren Löschgeschwindigkeit, während eine dünnere Speicherschicht zu einer kleineren Programmiergeschwindigkeit führt. Dies kann zu einer Beeinflussung der Produktionsausbeute aufgrund des kleinen Betriebsfensters führen. Die Dicke der anderen Schichten sowie die gesamte Dicke des Speicherstapels beeinflussen ebenfalls das Leistungsverhalten und die Zuverlässigkeit der Speicherzelle. Beispielsweise erhöhen eine dünnere dielektrische Schicht und ein dünneres unten liegendes Oxid die Löschgeschwindigkeit, können jedoch Probleme bei der Datenhaltezeit hervorrufen. Eine genaue Steuerung der Dicke der unterschiedlichen Schichten ist daher wichtig für das Leistungsverhalten und die Zuverlässigkeit von NVM-Schaltungen.
  • Überblick über die Erfindung
  • Hierin ist ein Verfahren zur Herstellung eines Bauelements offenbart. Das Verfahren umfasst das Bereitstellen eines Substrats und das Bilden einer Bauteilschicht auf dem Substrat mit einer ausgebildeten Dicke TFD. Es wird eine Deckschicht auf dem Substrat mit einer ausgebildeten Dicke TFC hergestellt. Das Herstellen der Deckschicht führt zum Verbrauch eines gewünschten Anteils der Bauteilschicht, so dass die Dicke der Bauteilschicht ungefähr bei der Solldicke TTD liegt. Die Dicke der Deckschicht wird von TFC auf ungefähr eine Solldicke TTC eingestellt.
  • Es wird ferner ein Bauelement bereitgestellt. Das Bauelement umfasst ein Substrat und eine erste Bauteilschicht auf dem Substrat, die eine Solldicke TTFD aufweist. Das Bauelement umfasst ferner eine zweite Bauteilschicht auf dem Substrat, die über der ersten Bauteilschicht angeordnet ist und eine Solldicke TTSD die aufweist. Ein unterer Bereich der zweiten Bauteilschicht enthält einen verbrauchten oberen Bereich der ersten Bauteilschicht.
  • In einer weiteren Ausführungsform ist ein Verfahren zur Herstellung eines Bauelements offenbart. Das Verfahren umfasst das Bilden einer dielektrischen Basisschicht auf dem Substrat mit einer Basissolldicke TTB. Es wird eine dielektrische Speicherschicht über der dielektrischen Basisschicht hergestellt. Die dielektrische Speicherschicht besitzt eine ausgebildete Sprecherdicke TFS. Es wird eine obere dielektrische Schicht über der dielektrischen Speicherschicht mit einer oberen ausgebildeten Dicke TFU hergestellt. Das Herstellen der oberen dielektrischen Schicht verbraucht einen gewünschten Anteil der dielektrischen Speicherschicht, um eine dielektrische Speicherschicht mit einer Speichersolldicke TTS zu erzeugen. TFU der oberen dielektrischen Schicht wird auf ungefähr eine obere Solldicke TTU eingestellt.
  • Diese und weitere Aufgaben sowie Vorteile und Merkmale der vorliegenden Erfindung, wie sie hierin offenbart ist, gehen aus der folgenden Beschreibung und den zugehörigen Zeichnungen hervor. Es sollte beachtet werden, dass die Merkmale der diversen Ausführungsformen, wie sie hierin beschrieben sind, sich nicht gegenseitig ausschließen und in diversen Kombinationen und Variationen implementiert sein können.
  • Kurze Beschreibung der Zeichnungen
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen generell die gleichen Teile in allen unterschiedlichen Ansichten. Des weiteren sind die Zeichnungen nicht notwendigerweise maßstabsgetreu, da stattdessen Wert darauf gelegt wird, die Prinzipien der Erfindung geeignet darzustellen. In der folgenden Beschreibung sind diverse Ausführungsformen der vorliegenden Erfindung mit Bezug zu den folgenden Zeichnungen dargestellt, in denen:
  • 1a und 1b Querschnittsansichten diverse Ausführungsformen eines dielektrischen Stapels zeigen;
  • 2 eine Abhängigkeit zwischen dem Oxidwachstum und dem Nitridverbrauch zeigt;
  • 3 eine Ausführungsform eines Prozessablaufs zur Herstellung eines dielektrischen Stapels zeigt;
  • 4 eine Ausführungsform eines Bauelements zeigt; und
  • 5a bis 5g Querschnittsansichten eines Prozesses zur Herstellung einer Ausführungsform einer Speicherzelle zeigen.
  • Detaillierte Beschreibung
  • Ausführungsformen betreffen generell die Herstellung eines dielektrischen Stapels mit einer präzisen Steuerung der Dicke. Der dielektrische Stapel kann in Halbleiterbauelementen verwendet werden. Beispielsweise kann der dielektrische Stapel bei der Herstellung von Bauelementen, etwa nicht-flüchtigen Speicherbauelementen, verwendet werden. Derartige Speicherbauelemente können beispielsweise in autarke Speicherbauelemente, etwa als USB oder als andere Art an tragbaren Speichereinheiten eingebaut werden, oder diese können in ICs, etwa Mikrocontroller oder Systeme auf einem Chip (SoC) eingebaut werden. Die Bauelemente oder die ICs können in elektronische Konsumprodukte, etwa Computer, Mobiltelefone, persönliche digitale Assistenten (PDA) eingebaut oder mit diesen verwendet werden.
  • 1a zeigt eine Ausführungsform 100 eines dielektrischen Stapels 110. Wie gezeigt, ist der dielektrische Stapel auf einem Substrat 105 angeordnet. Es können diverse Arten von Substraten in Halbleiterbauelementen verwendet werden. Beispielsweise kann das Substrat eine Siliziumscheibe sein, etwa eine leicht P-dotierte Substratscheibe. Es können auch andere Arten von Substraten verwendet werden, wozu Silizium/Germanium- oder Silizium-auf-Isolator-(SOI)Scheiben gehören. Das Substrat kann ein blankes Substrat sein. In anderen Ausführungsformen enthält das Substrat Komponenten in und über dem Substrat, etwa dotierte Gebiete, Isolationsgebiete, Gates oder Kombinationen davon.
  • In einer Ausführungsform enthält der dielektrische Gatestapel mindestens eine erste dielektrische Schicht 130 und eine zweite dielektrische Schicht 140, die auf dem Substrat angeordnet sind. Die zweite dielektrische Schicht ist über der ersten dielektrischen Schicht angeordnet. In einer Ausführungsform umfasst die erste Schicht eine Ladungsspeicherschicht. Die Ladungsspeicherschicht umfasst beispielsweise ein Siliziumnitridmatrial. Es können auch andere Materialarten zum Speichern von Ladungen verwendet werden, so dass diese als die erste dielektrische Schicht dienen. Die zweite dielektrische Schicht umfasst eine Deckschicht. Die Deckschicht dient beispielsweise dazu, dass der Ladungsfluss zu der Speicherschicht von einer Bauteilschicht, etwa einem Gate, unterdrückt wird. In einer Ausführungsform weist die Deckschicht ein Siliziumoxidmaterial auf. In einer Ausführungsform enthält die Deckschicht ein durch insitu-Dampf erzeugtes (ISSG) Siliziumoxidmaterial. Es können auch andere Deckmaterialien verwendet werden.
  • In einer Ausführungsform werden unterschiedliche Schichten des dielektrischen Stapels mit einer gewünschten Dicke hergestellt. Die gewünschte Dicke bzw. die Solldicke der unterschiedlichen Schichten des dielektrischen Stapels kann in präziser Weise gesteuert werden. In einer Ausführungsform wird die Solldicke der unterschiedlichen Schichten des dielektrischen Stapels in präziser Weise von Scheibe zu Scheibe oder von Scheibenlos zu Scheibenlos gesteuert.
  • In einer Ausführungsform umfasst ein unterer Bereich 135 der zweiten oder oberen dielektrischen Schicht einen verbrauchten oberen Bereich der ersten oder unteren dielektrischen Schicht. Das Vorsehen des unteren Bereichs der oberen dielektrischen Schicht, der einen verbrauchten oberen Bereich der unteren dielektrischen Schicht aufweist, ermöglicht eine genaue Steuerung der Dicke TL der unteren dielektrischen Schicht. Beispielsweise kann die Größe des Verbrauchs so gewählt werden, dass sich die gewünschte Dicke TL ergibt. Eine obere Oberfläche 142 der oberen dielektrischen Schicht umfasst in einer Ausführungsform eine geätzte obere Oberfläche. Die geätzte obere Oberfläche ergibt sich aus dem Dünnen der oberen dielektrischen Schicht auf eine gewünschte Dicke TU. Dies erleichtert eine präzise Steuerung der Dicke TU. Beispielsweise kann eine Schwankung der Dicke TU auf 1 bis 2 Angstrom zwischen einzelnen Scheiben oder Losen aus Scheiben eingestellt werden. In anderen Ausführungsformen ist die obere Oberfläche der oberen dielektrischen Schicht eine nicht geätzte Oberfläche.
  • 1b zeigt eine weitere Ausführungsform 100 eines dielektrischen Stapels 110. Wie gezeigt, ist der dielektrische Stapel auf einem Substrat 105 angeordnet. Es können diverse Arten von Substraten in Halbleiterbauelementen verwendet werden. Beispielsweise umfasst das Substrat eine Siliziumscheibe, etwa eine leicht P-dotierte Substratscheibe. Es können auch andere Arten von Substraten verwendet werden, wozu Silizium/Germanium- oder Silizium-auf-Isolatoren-(SOI)Scheiben gehören. Das Substrat kann ein blankes Substrat sein. In anderen Ausführungsformen enthält das Substrat Komponenten in und über dem Substrat, etwa dotierte Gebiete, Isolationsgebiete, Gates oder Kombination davon.
  • Der dielektrische Stapel ist ähnlich zu dem dielektrischen Stapel aus 1a. Ferner umfasst der dielektrische Stapel eine dielektrische Basisschicht 120 unter der ersten und der zweiten dielektrischen Schicht 130 und 140. Die dielektrische Basisschicht ist als eine Tunnelschicht vorgesehen. In einer Ausführungsform ist die dielektrische Basisschicht aus Siliziumoxid aufgebaut. Es können auch andere Arten von dielektrischen Basisschichten verwendet werden. Beispielsweise ist die Basisschicht aus Silizium nitriertem Oxid aufgebaut.
  • Die dielektrische Basisschicht besitzt eine Dicke TB. In einer Ausführungsform wird die Dicke TB in präziser Weise gesteuert. In einer Ausführungsform ist die dielektrische Basisschicht aus thermischem Siliziumoxid oder aus Silizium nitriertem Oxid aufgebaut. Es können auch andere dielektrische Basisschichten verwendet werden, deren Dicke in präziser Weise gesteuert werden kann. Beispielsweise ist die dielektrische Basisschicht aus IGSS-Siliziumoxid oder Silizium nitriertem Oxid aufgebaut. Die erste und die zweite dielektrische Schicht 120 und 140 sind ähnlich zu den Schichten, wie sie in 1a beschrieben sind. In alternativen Ausführungsformen können die erste und die zweite dielektrische Schicht wiederholt aufgebracht werden, um mehrere NO-Stapel auf einer dielektrischen Basisschicht herzustellen. Es können auch andere Konfigurationen mit dielektrischen Schichten verwendet werden, um einen dielektrischen Stapel zu erzeugen.
  • Der dielektrische Stapel kann beispielsweise als eine Gatedielektrikumsschicht eines Transistors dienen. In anderen Ausführungsformen dient der Dielektrischestapel als ein Gatedielektrikum oder als zwischen-Gate-Dielektrikum einer NVM-Speicherzelle. Der dielektrische Stapel kann auch für andere Zwecke eingesetzt werden.
  • Es wurde eine Untersuchung ausgeführt, um den Verbrauch der ersten dielektrischen Schicht auf der Grundlage des Wachstums der zweiten dielektrischen Schicht zu bestimmen. In einer Ausführungsform wird das Wachstum von ISSG-Siliziumoxid im Vergleich zum Verbrauch von Siliziumnitrid bestimmt. 2 zeigt als Graf das Wachstum von ISSG-Siliziumoxid in Abhängigkeit von dem Verbrauch des darunterliegenden Siliziumnitridmaterials. Wie gezeigt, ist die Steigung des Oxidwachstums in Abhängigkeit des Nitridverbrauchs gegeben durch: y = 1,6301x – 1,0003.
  • Auf der Grundlage der Beziehungen zwischen dem Wachstum der zweiten dielektrischen Schicht in Abhängigkeit des Verbrauchs der ersten dielektrischen Schicht kann die Dicke der ersten dielektrischen Schicht in präziser Weise durch ihren Verbrauch gesteuert werden. Beispielsweise kann die Dicke der Siliziumnitridschicht in präziser Weise gesteuert werden, indem die gewünschte Menge auf der Grundlage des Wachstums des ISSG-Siliziumoxids verbraucht wird. In anderen Ausführungsformen werden die Wachstumsrate und die Verbrauchsrate für andere Materialarten bestimmt.
  • 3 zeigt eine Ausführungsform eines Prozessablaufs 300 zur Herstellung eines dielektrischen Stapels. Im Schritt 310 wird ein Substrat, das für die Verarbeitung vorbereitet ist, bereitgestellt. Es können diverse Arten von Substraten in Halbleiterbauelementen verwendet werden. Beispielsweise umfasst das Substrat eine Siliziumscheibe, etwa eine leicht P-dotierte Substratscheibe. Es können auch andere Arten von Substraten verwendet werden, wozu Silizium/Germanium- oder Silizium-auf-Isolator-(SOI)Scheiben gehören. Das Substrat kann beispielsweise Bauteilkomponenten in und über dem Substrat aufweisen, etwa dotierte Gebiete, Isolationsgebiete, Gates oder eine Kombination davon. In einer Ausführungsform ist das Substrat bis zu einem Grade bearbeitet, um einen dielektrischen Stapel einer Speicherzelle, etwa als ein Gatedielektrikum oder als ein Zwischen-Gate-Dielektrikum herzustellen. Es kann auch das Substrat für eine andere Phase der Bearbeitung bereitgestellt werden.
  • In einer Ausführungsform wird eine Basisschicht auf dem bearbeiteten Substrat hergestellt. Die Basisschicht umfasst in einer Ausführungsform eine Tunnelschicht. In einer Ausführungsform ist die Basisschicht aus Siliziumoxid aufgebaut. Das Siliziumoxidmaterial kann auf dem Substrat durch thermische Oxidation hergestellt werden. In anderen Ausführungsformen wird die Basisschicht durch ISSG hergestellt. Es können auch andere Arten von Basisschichten, etwa Silizium nitriertes Oxid, eingesetzt werden. In einer Ausführungsform wird die Basisschicht mit einer Dicke TB hergestellt, die genau gesteuert werden kann. Die Solldicke TB liegt beispielsweise bei ungefähr 20–70 Angstrom. Diese Solldicke TB kann eine Schwankung von ungefähr +/–0,5 Angstrom von Scheibe zu Scheibe oder von Los zu Los aufweisen. Dies führt beispielsweise zu einer Einstellung der Dicke innerhalb eines Bereichs von ungefähr 1,5%. Die Basisschicht kann auch unter Anwendung anderer Prozesstechniken hergestellt werden. Andere Techniken vorzugsweise zu einer präzise gesteuerten Dicke TB.
  • Im Schritt 320 wird eine Bauteilspeicherschicht auf dem Substrat hergestellt. Im Falle, dass eine Basisschicht vorliegt, wird die Bauteilschicht auf der Basisschicht hergestellt. In anderen Ausführungsformen wird die Bauteilschicht auf dem bearbeiteten Substrat hergestellt. Die Bauteilschicht dient beispielsweise als eine Speicherschicht, die Ladung aufnimmt. Es können auch andere Arten von Bauteilschichten verwendet werden. In einer Ausführungsform ist die Bauteilschicht aus Siliziumnitrid aufgebaut. Das Siliziumnitrid kann durch chemische Dampfabscheidung (CVD) hergestellt werden. Das Herstellen von anderen Arten von Speicherschichten oder die Anwendung anderer Techniken kann ebenfalls geeignet sein. Die Dicke der hergestellten Bauteilschicht beträgt TFD. In einer Ausführungsform ist TFD so eingestellt, dass die Dicke größer ist als eine Solldicke TTD der Bauteilschicht.
  • Nachdem die Bauteilschicht hergestellt ist, wird deren Dicke im Schritt 330 gemessen. Die Dicke der Bauteilschicht kann unter Anwendung diverser Messtechniken ermittelt werden, beispielsweise durch Transmissionselektronenmikroskopie (TEM) und durch Ellipsometrie. Die gemessene Dicke der Bauteilschicht ist gleich TMD. Abhängig von dem Messaufbau können unterschiedliche Anzahlen an Proben genommen werden. Beispielsweise können 2–3 Scheiben gemessen werden, um TMD für eine Charge aus Schreiben zu erhalten.
  • Im Schritt 340 geht der Prozess weiter, indem eine Deckschicht auf der Bauteilschicht hergestellt wird. Die Deckschicht dient beispielsweise als Blockierschicht des dielektrischen Stapels, um einen Ladungsfluss von beispielsweise einem Gate über der Bauteilschicht oder Speicherschicht zu blockieren. In einer Ausführungsform ist die Deckschicht aus Siliziumoxid aufgebaut. Es können auch andere Arten von Deckschichten verwendet werden. Die Herstellung der Deckschicht braucht einen Teil der Bauteilschicht. Die Größe des Verbrauchs Bauteilschicht hängt von dem Betrag des Wachstums der Deckschicht ab. In einer Ausführungsform ist die Deckschicht durch einen ISSG-Prozess hergestellt. Beispielsweise wird eine Siliziumoxid-Deckschicht durch einen ISSG-Prozess erzeugt. Es können auch andere Arten von Prozessen zur Herstellung der Deckschicht verwendet werden, in denen eine darunter liegende Bauteilschicht bei der Herstellung der Deckschicht zumindest teilweise verbraucht wird.
  • Die Deckschicht wird mit einer Dicke TFC hergestellt. Die Herstellung der Deckschicht verbraucht eine spezifizierte Menge des Materials der darunter liegenden Bauteilschicht. In einer Ausführungsform ergibt die Herstellung der Deckschicht mit der Dicke TFC eine Bauteilschicht mit einer Dicke, die gleich TTD ist. In einer Ausführungsform ist die Dicke TFC der hergestellten Deckschicht mindestens gleich der Solldicke TTC der Deckschicht. In einer Ausführungsform ist die Dicke TFC der hergestellten Deckschicht größer als TTC. Beispielsweise sollte die Herstellung der Deckschicht mit der Solldicke TTC nicht zu einem übermäßigen Verbrauch in der Bauteilschicht führen.
  • Es kann eine Bibliothek erzeugt werden, die Rezepte zur Herstellung der Deckschicht auf der Grundlage von TMD der Bauteilschicht enthält, um damit die resultierende Bauteilschicht mit der Solldicke TTD zu erzeugen. Auf der Grundlage des Rezepts, das zur Herstellung der Deckschicht verwendet wird, kann eine Dicke TFC der hergestellten Deckschicht berechnet oder bestimmt werden. Es können auch andere Techniken zum Bestimmen von TFC verwendet werden. Beispielsweise kann die Deckschicht durch Messtechniken vermessen werden.
  • Sobald TFC berechnet oder bestimmt ist, wird die Dicke der Deckschicht auf die Solldicke TTC eingestellt. Das Einstellen der Dicke der Deckschicht kann bewerkstelligt werden, indem ein Ätzprozess ausgeführt wird, um TFC auf ungefähr TTC zu verringern. Der Ätzprozess umfasst beispielsweise eine Nassätzung mit Ätzmitteln, etwa wässrige HF. Der Prozess kann dann weitergehen, indem im Schritt 360 das Bauelement hergestellt wird. Beispielsweise wird der Prozess fortgesetzt, um eine Speicherzelle herzustellen. Der Prozess kann auch weitergehen, um eine IC herzustellen. Die IC kann eine Speicher-IC oder eine IC sein, die Speicherzellen enthält.
  • In alternativen Ausführungsformen ist TFC, das eine Bauteilschicht mit TTD erzeugt, kleiner als TTC. In derartigen Fällen kann das Einstellen der Dicke der Deckschicht das Herstellen einer zusätzlichen Deckschicht über der zuvor hergestellten Deckschicht umfassen, um eine Deckschicht mit einer Dicke zu erzeugen, die gleich TTC ist. Die Herstellung der Deckschicht wird erreicht, ohne dass die darunter liegende Bauteilschicht verbraucht wird. Beispielsweise wird die Deckschicht durch LPCVD hergestellt. Dadurch wird die Dicke der Bauteilschicht bei TTD gehalten.
  • 4 zeigt eine Ausführungsform eines Bauelements 400. Das Bauelement enthält einen Transistor 409. Der Transistor ist beispielsweise eine nicht-flüchtige Speicherzelle. Es können auch andere Arten von Transistoren verwendet werden. Der Transistor ist in einem Zellengebiet 408 eines Substrats 105 angeordnet. Das Substrat umfasst beispielsweise eine Siliziumscheibe, etwa eine leicht P-dotierte Substratscheibe. Es können auch andere Arten von Substraten verwendet werden, wozu Silizium/Germanium- oder Silizium-auf-Isolator-(SOI)Scheiben gehören.
  • Das Zellengebiet ist von anderen Bauteilgebieten durch Isolationsgebiete (nicht gezeigt) getrennt. Die Isolationsgebiete umfassen beispielsweise flache Grabenisolations-(STI Gebiete. Es können auch andere Arten von Isolationsgebieten verwendet werden. Das Zellengebiet enthält eine dotierte Wanne (nicht gezeigt). Die dotierte Wanne enthält Dotierstoffe einer zweiten Leitfähigkeitsart. Die dotierte Wanne dient als ein aktives Gebiet oder Zellengebiet für Bauelemente einer ersten Leitfähigkeitsart.
  • In einer Ausführungsform umfasst der Transistor ein Gate 460, das auf dem Substrat angeordnet ist. Die Gateelektrode ist beispielsweise aus Polysilizium aufgebaut. Die Gateelektrode kann auch unter Anwendung anderer Arten von Gateelektrodenmaterialien, etwa von Metallen oder Polyciden, hergestellt werden. Die Gateelektrode kann beispielsweise durch Ionenimplantation dotiert werden. Abhängig von der Anwendung kann die Gateelektrode durch N-Dotierstoffe oder P-Dotierstoffe dotiert werden, um eine N+- oder P+-dotierte Gateelektrode bereitzustellen.
  • In einer Ausführungsform umfasst das Gatedielektrikum einen dielektrischen Stapel mit mehreren dielektrischen Schichten. Der dielektrische Gate-Stapel enthält in einer Ausführungsform mindestens eine Deckschicht 140 über einer Ladungsspeicherschicht 130, wie sie in 1 beschrieben sind. In anderen Ausführungsformen enthält der dielektrische Gate-Stapel eine Basisschicht 120 unter der Ladungsspeicherschicht und der Deckschicht, wie dies in 1B beschrieben ist.
  • Optional können dielektrische Abstandshalter (nicht gezeigt) an Seitenwänden des Gates vorgesehen sein. Die Abstandshalter können aus Siliziumnitrid aufgebaut sein. Es können auch andere Arten von Abstandshaltern verwendet werden. Beispielsweise können die Abstandshalter mehrere Abstandshalterelemente enthalten.
  • Es sind erste und zweite dotierte Gebiete 450a bis b benachbart zu dem Gate vorgesehen. Das erste und das zweite dotierte Gebiete weisen Dotierstoffe einer ersten Leitfähigkeitsart auf, die invers ist zu der zweiten Leitfähigkeitsart. Das erste und das zweite dotierte Gebiet bilden Source/Drain-(S/D)Diffusionsgebiete des Transistors. Die dotierten Gebiete können leicht dotierte und stark dotierte Bereiche enthalten. Die leicht dotierten Bereiche dienen als Erweiterungsgebiete, die sich unter das Gate erstrecken. Die leicht dotierten Gebiete können leicht dotierte Draingebiete (LDD) sein, die doppelt diffundierte Draingebiete (DDD) enthalten. Die stark dotierten Bereiche weisen einen Abstand zu dem Gate auf. Die stark dotierten Gebiete können aufgrund der Breite der Abstandshalter mit einem entsprechenden Abstand vorgesehen werden.
  • Die Oberfläche der dotierten Gebiete und der Gateelektrode kann mit Metallsilizid-Kontakten versehen werden. Es wird eine dielektrische Zwischenschicht (ILD) (nicht gezeigt) auf dem Substrat vorgesehen, um den Transistor abzudecken. Die dielektrische Zwischenschicht dient als eine dielektrische Vormetall-(PMD)Schicht. Es können diverse Materialien, beispielsweise BPSG, PSG, HDP-Oxid, TEOS oder HARP verwendet werden, um die PMG-Schicht herzustellen. Es können auch andere Arten von dielektrischen Materialien verwendet werden.
  • Es werden Kontakte in der die PMD-Schicht erzeugt, um Verbindungen zu den verschiedenen Anschlüssen des Transistors herzustellen. Die Kontakte weisen beispielsweise ein leitendes Material, etwa in Form von Wolfram auf. Es können auch andere Arten von leitenden Materialien eingesetzt werden. Ein Kontakt kann eine Kontaktbeschichtung enthalten. Es können diverse Arten von Kontaktbeschichtungen verwendet werden. Beispielsweise ist die Kontaktbeschichtung Titan (Ti), Titannitrid (TiN) oder eine Kombination davon. In einigen Ausführungsformen umfasst die Beschichtung eine zusammengesetzte Beschichtung mit einer Kombination aus Ti und TiN, etwa Ti/TiN oder Ti/TiN/Ti. Es können auch andere Arten von Beschichtungen verwendet werden.
  • In einer Ausführungsform werden Kontakte bereitgestellt, die mit den dotierten Gebieten und dem Gate in Verbindung sind. Das erste dotierte Gebiet ist mit einer Source-Leitung verbunden, das zweite dotierte Gebiet ist mit einer Bitleitung verbunden und das Gate ist mit einer Wortleitung verbunden. Abhängig von den Vorspannungen, die an die unterschiedlichen Anschlüsse angelegt werden, tunneln Ladungen durch die Basisschicht zu und von der Ladungsspeicherschicht, so dass eine Programmierung oder eine Löschung erfolgt. Es können mehrere Zellen miteinander verbunden werden, wobei die Wortleitungen, Bitleitungen und Source-Leitungen verwendet werden, so dass ein Speicherarray gebildet wird.
  • In anderen Ausführungsformen wird der dielektrische Stapel in Verbindung mit anderen Arten von Speicherzellen verwendet, etwa Speicherzellen mit geteiltem Gate, Tunneloxid-Zellen mit schwebendem Gate (FLOTOX), löschbare programmierbare nurlese-Speicher-Tunneloxid-Zellen (ETOX), sowie andere Arten von Bauelementen.
  • 5a bis 5g zeigen Querschnittsansichten einer Ausführungsform eines Prozesses 500 zur Herstellung eines Bauelements oder einer IC. Gemäß 5a wird ein Substrat 105 bereitgestellt. Das Substrat kann ein Siliziumsubstrat sein, etwa ein leicht P-dotiertes Substrat. Es können auch andere Arten von Substraten verwendet werden, wozu Silizium/Germanium- oder Silizium-auf-Isolator-(SOI)Substrate gehören.
  • Wie in 5a gezeigt ist, wird ein Zellengebiet 508 in dem Substrat hergestellt. Obwohl ein einzelnes Zellengebiet dargestellt ist, sollte beachtet werden, dass das Substrat andere Gebiete (nicht gezeigt) enthalten kann. Beispielsweise enthält das Substrat andere Zellengebiete eines Arraygebiets, in welchem Speicherzellen ausgebildet sind, und es können Logikbereiche vorgesehen sein, in denen Logikbauelemente hergestellt sind. Die Logikbereiche enthalten beispielsweise Gebiete für Bauelemente, etwa Hilfsbauelemente zum Zugreifen auf das Speicherarray. Des weiteren können die Logikbereiche auch andere Arten von Bauelementen abhängig von der Art der hergestellten IC aufweisen. Zum Beispiel enthält der Logikbereich Gebiete für Bauelemente mit unterschiedlicher Spannung. Zum Beispiel enthält der Logikbereich Gebiete für Bauelemente mit hoher Spannung, für Bauelemente mit mittlerer Spannung und für Bauelemente mit geringer Spannung. Es können auch andere Konfigurationen für Logikbereiche verwendet werden.
  • Das Zellengebiet ist von anderen Gebieten durch Isolationsgebiete 580 getrennt. Die Isolationsgebiete umfassen beispielsweise STIs. Es können diverse Prozesse zur Herstellung von STI-Gebieten angewendet werden. Beispielsweise kann das Substrat unter Anwendung von Ätz- und Maskierungstechniken geätzt werden, um Gräben zu erzeugen, die dann mit dielektrischen Materialien, etwa mit Siliziumoxid, gefüllt werden. Es kann ein chemisch mechanischer Polier-(CMP)Prozess ausgeführt werden, um überschüssiges Oxid zu entfernen und um eine ebene Substratsoberfläche zu schaffen. Die STI-Gebiete können beispielsweise vor oder nach der Herstellung dotierter Wannen erzeugt werden. Es können auch andere Prozesse oder Materialien verwendet werden, um die STI-Gebiete zu erzeugen. In anderen Ausführungsformen wird die Isolation durch andere Arten von Isolationsgebieten bereitgestellt.
  • In dem Zellengebiet wird eine dotierte Wanne 509 hergestellt. In einer Ausführungsform umfasst die dotierte Wanne Dotierstoffe der zweiten Leitfähigkeitsart. Die dotierte Wanne der zweiten Leitfähigkeitsart wird verwendet, um Bauelemente einer ersten Leitfähigkeitsart herzustellen. In einer Ausführungsform ist die dotierte eine P-dotierte Wanne, um ein N-Bauelement zu erzeugen. Alternativ ist die dotierte Warme eine N-dotierte Wanne, um ein P-Bauelement herzustellen. Die dotierte Wanne kann durch das Implantieren von geeigneten Dotierstoffen mit einer gewünschten Dosis und Leistung in das Substrat hergestellt werden. Die Art des Dotierstoffs, die Dosis und die Leistung hängen von der Art des Bauelements ab, das herzustellen ist.
  • Das Substrat kann andere Arten von Bauteilgebieten enthalten, die zum Aufbau anderer Arten von Bauelementen dienen. Beispielsweise enthält das Substrat P-Bauelemente und N-Bauelemente, etwa P-Bauelemente und N-Bauelemente mit hoher, mittlerer und geringer Versorgungsspannung. Es können auch diverse Arten von N-dotierten und P-dotierten Wannen für diese Bauelemente vorgesehen werden. Es können diverse Wannen hergestellt werden durch separate Implantationsprozesse unter Anwendung von Implantationsmasken. Zu P-Dotierstoffen gehören Bor (B), Aluminium (Al), Indien (In) oder eine Kombination dieser Stoffe, während zu N-Dotierstoffen Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination dieser Stoffe gehören.
  • In 5b wird eine Basisschicht 120 auf der Substratoberfläche hergestellt. In einer Ausführungsform dient die Basisschicht als eine Tunnelschicht. Die Basisschicht ist beispielsweise aus Siliziumoxid aufgebaut. Es können auch andere Arten von Basisschichten, beispielsweise Silizium nitriertes Oxid, verwendet werden. In einer Ausführungsform wird die Basisschicht durch einen thermischen Prozess, etwa durch thermische Oxidation, hergestellt. In anderen Ausführungsformen wird die Basisschicht durch ISSG hergestellt. In noch anderen Ausführungsformen wird die Basisschicht durch andere Arten von Prozessen hergestellt. Beispielsweise wird die Basisschicht durch CVD, etwa LPCVD, erzeugt.
  • Die Basisschicht besitzt eine Dicke TB. In einer Ausführungsform ist TB gleich ungefähr einer Solldicke TTB. Vorzugsweise wird TB so gesteuert, dass dieser Wert ungefähr gleich TTB ist. Beispielsweise wird die Basisschicht mit einem Wert von TTB von ungefähr 35 Angstrom hergestellt. Der Wert von TB kann innerhalb einer Schwankungsbreite von ungefähr +/–0,5 Angstrom von Scheibe zu Scheibe oder von Charge zu Charge gesteuert werden. Es können auch andere Werte für die Dicke der Basisschicht verwendet werden.
  • In 5c wird eine Bauteilschicht 532 auf dem Substrat hergestellt. Die Bauteilschicht den beispielsweise als eine Speicherschicht, die Ladungen speichert. Es können auch andere Arten von Bauteilschichten verwendet werden. In einer Ausführungsform weist die Bauteilschicht Siliziumnitrid auf. Das Siliziumnitridmaterial kann beispielsweise durch chemische Dampfabscheidung (CVD) hergestellt werden. Es kann auch die Herstellung anderer Arten von Speicherschichten oder Bauteilschichten oder die Anwendung anderer Techniken geeignet sein. Beispielsweise enthält die Bauteilschicht Siliziumnitrid oder Nitride, die durch entkoppelte Plasmanitrierung (DPN) hergestellt werden. Die Dicke der hergestellten Bauteilschicht beträgt TFD. Beispielsweise ist der Wert von TFD so gewählt, dass er mindestens gleich einer Solldicke TTD der Bauteilschicht ist. In einer Ausführungsform ist TFD größer als eine Solldicke TTD der Bauteilschicht.
  • Nach der Herstellung der Bauteilschicht wird ihre Dicke gemessen. Die Dicke der Bauteilschicht wird gemessen, indem diverse Messtechniken angewendet werden, beispielsweise TEM oder Ellipsometrie. Die gemessene Dicke der Bauteilschicht ist gleich TMD.
  • In 5d wird eine Deckschicht 140 auf der Bauteilschicht hergestellt. Die Deckschicht dient beispielsweise als eine Blockierschicht des dielektrischen Stapels, um den Ladungsfluss von der Gateelektrode zu der Bauteilschicht zu blockieren. In einer Ausführungsform ist die Deckschicht aus Siliziumoxid aufgebaut. Es können auch andere Arten von Deckschichten, beispielsweise mit Al2O3 verwendet werden. In einer Ausführungsform beträgt die Solldicke TTC der Deckschicht ungefähr 50 Angstrom. Es können auch andere Werte für TTC verwendet werden.
  • In einer Ausführungsform wird durch das Herstellen der Deckschicht ein Bereich der Bauteilschicht verbraucht. Die Größe des Verbrauchs der Bauteilschicht hängt von dem Betrag des Wachstums der Deckschicht ab. In einer Ausführungsform wird die Deckschicht durch einen ISSG-Prozess hergestellt. Beispielsweise wird die Deckschicht als Siliziumoxid durch einen ISSG-Prozesse hergestellt. Es können auch andere Arten von Prozessen zur Herstellung der Deckschicht verwendet werden, in denen ein Teil der darunter liegenden Bauteilschicht bei der Herstellung verbraucht wird.
  • Zur Herstellung der Deckschicht wird ein Rezept für die Deckschicht ausgewählt. Das Deckschicht-Rezept wird aus einer Bibliothek aus Rezepten ausgewählt. In einer Ausführungsform legt das Deckschicht-Rezept die gesamte Dicke TFC der hergestellten Deckschicht und den Anteil der verbrauchten darunter liegenden Ladungsspeicherschicht fest.
  • In einer Ausführungsform hängt das ausgewählte Rezept von der gemessenen Dicke TMD der Bauteilschicht ab. Beispielsweise wird basierend auf TMD ein Rezept die Deckschicht so ausgebildet, dass die Herstellung der Deckschicht eine gewünschte Menge der darunterliegenden Bauteilschicht verbraucht, so dass eine Bauteilschicht mit einer Dicke erzeugt wird, die ungefähr gleich der Solldicke TTD der Bauteilschicht ist. Die ausgebildete Dicke TFD der Bauteilschicht sollte in einer Ausführungsform ausreichend dick sein, so dass eine Bauteilschicht 130 mit TTD und eine Deckschicht mit mindestens der Solldicke TTC erzeugt werden. Beispielsweise sollte die Herstellung der Deckschicht mit der Solldicke TTC nicht dazu führen, dass zu viel Material der Bauteilschicht verbraucht wird. In einer Ausführungsform erzeugt die Dicke TFC der ausgebildeten Deckschicht eine Bauteilschicht mit ungefähr TTD und eine Deckschicht, die eine Dicke größer als die Solldicke TTC der Deckschicht besitzt.
  • Die gesamte Dicke der Deckschicht kann aus dem ausgewählten Rezept festgelegt werden. In anderen Ausführungsformen wird die Gesamtdicke der Deckschicht TFC beispielsweise unter Anwendung diverse Messtechniken ermittelt.
  • In einer Ausführungsform wird die Dicke der Deckschicht von TFC auf TTC eingestellt, wie dies in 5e gezeigt ist. Die Dicke der Deckschicht wird beispielsweise durch eine Nassätzung oder eine nasschemische Reinigung eingestellt. In einer Ausführungsform wird in der nasschemischen Reinigung wässriges HF als Ätzmittel verwendet. Es können auch nasschemische Reinigungen unter Anwendung anderer Ätzmittel verwendet werden. Die Ätzrate der nasschemischen Reinigung kann beispielsweise durch die Prozesszeit, d. h. durch die Einwirkzeit, festgelegt werden. Auf der Grundlage der Ätzrate kann die Dauer der Nasschemischenreinigung so festgelegt werden, dass eine Deckschicht mit einer Dicke ungefähr gleich TTC erzeugt wird. Es können auch andere Prozesse angewendet werden, um die Dicke der Deckschicht einzustellen.
  • In alternativen Ausführungsformen führt das ausgewählte Rezept zu einem Verbrauch einer gewünschten Menge der darunter liegenden Bauteilschicht, so dass eine Bauteilschicht mit einer Dicke ungefähr gleich der Solldicke TTD der Bauteilschicht erzeugt wird, woraus sich gleichzeitig eine erzeugte Dicke TFC der Deckschicht von weniger als der Solldicke TTC ergibt. In derartigen Fällen kann das Einstellen der Dicke der Schicht die Herstellung einer zweiten Deckschicht auf der Deckschicht (primäre oder erste Deckschicht) beinhalten, so dass sich eine gesamte Deckschicht mit der Solldicke TTC ergibt. Die Herstellung der zweiten Deckschicht verbraucht in einer Ausführungsform kein Material der darunter liegenden Bauteilschicht.
  • Gemäß 5f wird eine Gateelektrodenschicht 560 auf dem Substrat über dem dielektrischen Stapel hergestellt. In einer Ausführungsform enthält die Gateelektrodenschicht Polysilizium. Die Gateelektrodenschicht kann als eine amorphe oder als eine nicht-amorphe Schicht hergestellt werden. Die Gateelektrode kann dotiert werden. Es können diverse Techniken eingesetzt werden, um die Gateelektrode zu dotierten, wobei beispielsweise die Ionenimplantation verwendet werden kann. Die Dotierung der Gateelektrodenschicht kann auch als eine in-situ-Dotierung erfolgen. Es kann auch eine nicht-dotierte Gateelektrodenschicht verwendet werden. Es können auch andere Arten von Gateelektrodenmaterialien verwendet werden. Die Dicke der Gateelektrodenschicht ist ungefähr 800–2000 Angstrom. Es können auch andere Werte für die Dicke verwendet werden. Zur Herstellung der Gateelektrodenschicht können Techniken, etwa die chemische Dampfabscheidung (CVD) eingesetzt werden.
  • In 5g wird das Substrat strukturiert, um einen Gate-Stapel 410 zu erzeugen. Beispielsweise werden die Gateelektrodenschicht und der dielektrische Stapel so strukturiert, dass der Gate-Stapel mit der Gateelektrode 445 und dem dielektrischen Gate-Stapel 110 erzeugt werden. Es können Techniken, etwa Maskierung und Ätzprozesse angewendet werden. Beispielsweise wird eine Fotolackschicht über der Gateelektrodenschicht hergestellt und so strukturiert, dass Bereiche davon freigelegt werden. Es wird ein anisotroper Ätzprozess, etwa RIE, ausgeführt, um freiliegende Bereiche der Gateelektrodenschicht und des dielektrischen Gate-Stapels zu entfernen. Zur Verbesserung der lithographischen Auflösung kann eine antireflektierende Beschichtung (ARC) unter dem Fotolack vorgesehen werden. In anderen Ausführungsformen wird eine Hartmaske verwendet, um die Gateelektrodenschicht zu strukturieren.
  • Der Prozess wird sodann fortgesetzt, um das Bauelement zu erzeugen. Beispielsweise umfasst die weitere Bearbeitung das Entfernen der Maskenschicht und die Herstellung erster Bereiche der dotierten Gebiete benachbart zu dem Gate. Die ersten Bereiche dienen beispielsweise als S/D-Erweiterungsgebiete, die beispielsweise durch das Implantieren von Ionen der ersten Leitfähigkeitsart hergestellt werden. Die Implantation kann selbst-justiert sein, wobei das Gate und Isolationsgebiete als eine Implantationsmaske verwendet werden. Es können Seitenwandabstandshalter an Seitenwänden des Gates nach der Herstellung der S/D-Erweiterungsgebiete hergestellt werden. Die Gate-Seitenwandabstandshalter weisen beispielsweise Nitrid auf. Es können auch andere Arten von Materialien für die Abstandshalter verwendet werden. Zur Herstellung von Seitenwandabstandshaltern wird eine dielektrische Abstandshalterschicht auf das Substrat aufgebracht. Die Abstandshalter können unter Anwendung diverser Techniken hergestellt werden, etwa durch plasmaunterstützte chemische Dampfabscheidung (PECVD). Es können auch andere Techniken zur Herstellung der dielektrischen Abstandshalterschicht eingesetzt werden, Nachfolgend wird die dielektrische Abstandshalterschicht anisotrop geätzt, etwa durch RIE, so dass horizontale Bereiche entfernt werden und nicht-horizontale Bereiche an den Seitenwänden als die Abstandshalter zurückbleiben.
  • Der Prozess geht weiter, indem die zweiten Bereiche von dotierten Gebieten der Transistoren, Salizid-Kontakte, eine PMD-Schicht, Kontakte zu den Anschlüssen der Zelle, und eine oder mehrere Verbindungsebenen zum Anschluss der Anschlüsse, beispielsweise von Steuer-Gate-Leitungen, Wortleitungen, Bitleitungen, Source-Leitungen und des Wannenpotenzials sowie für Verbindungen anderer Bauelemente hergestellt werden. Weitere Prozesse können das endgültige Passivieren, das Schneiden, das Zusammenfügen und das Einbringen in ein Gehäuse beinhalten, um die IC fertig zustellen. Es können auch andere Prozesse angewendet werden. Beispielsweise können andere Komponenten, etwa Komponenten für geringe Spannung, mittlere Spannung und hohe Spannung sowie I/O-Bauelemente, d. h. Eingabe/Ausgabe-Bauelemente vor dem Erzeugen der Verbindungsebenen hergestellt werden. Die Speicherzellen können als ein Speicherbauelement hergestellt werden oder können als Teil eines ICs eingebettet werden.
  • Die Erfindung kann generell in anderer Form ausgeführt werden, ohne von den Grundgedanken und den wesentlichen Eigenschaften der Erfindung abzuweichen. Die zuvor beschriebenen Ausführungsformen sind daher als anschaulich zu betrachten und sollen die hierin beschriebene Erfindung nicht beschränken. Der Schutzbereich der Erfindung ist durch die angefügten Patentansprüche und nicht durch die vorhergehende Beschreibung festgelegt; ferner sollen alle Änderungen, die innerhalb der Bedeutung und des Äquivalenzbereichs der Ansprüche liegen, hierin mit eingeschlossen sein.

Claims (20)

  1. Verfahren zur Herstellung eines Bauelements mit: Bereitstellen eines Substrats; Bilden einer Bauteilschicht auf dem Substrat mit einer ausgebildeten Dicke TFD; Bilden einer Deckschicht auf dem Substrat mit einer ausgebildeten Dicke TFC, wobei die Bildung der Deckschicht einen gewünschten Anteil der Bauteilschicht verbraucht, so dass die Dicke der Bauteilschicht ungefähr gleich der Solldicke TTD ist; und Einstellen der Dicke der Deckschicht von TFC auf ungefähr eine Solldicke TTC.
  2. Verfahren nach Anspruch 1, das umfasst: thermisches Bilden einer dielektrischen Schicht vor dem Bilden der Bauteilschicht.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Messen von TFD, um eine gemessene Dicke TMD der Bauteilschicht zu erhalten.
  4. Verfahren nach Anspruch 3, wobei die Dicke TFC aus dem Wert TMD bestimmt oder berechnet wird.
  5. Verfahren nach Anspruch 1, wobei das Einstellen von TFC auf ungefähr TTC das Ausführen eines Ätzprozesses umfasst.
  6. Verfahren nach Anspruch 1, wobei die Bauteilschicht eine Ladungsspeicherschicht umfasst.
  7. Verfahren nach Anspruch 1, wobei die Bauteilschicht ein Nitridmaterial und die Deckschicht ein thermisch aufgewachsenes Oxidmaterial aufweist.
  8. Verfahren nach Anspruch 1, wobei die Größe des Verbrauchs der Bauteilschicht von dem Betrag des Wachstums der Deckschicht abhängt.
  9. Verfahren nach Anspruch 1, wobei die Deckschicht durch thermische Oxidation gebildet wird.
  10. Verfahren nach Anspruch 1, wobei das Bilden der Deckschicht umfasst: Auswählen eines Rezepts, das den Wert von TFC und die Größe des Verbrauchs der Bauteilschicht festlegt.
  11. Verfahren nach Anspruch 1, wobei das Einstellen von TFC auf ungefähr TTC das Ausführen einer Nassätzung oder eines nasschemischen Reinigungsprozesses umfasst.
  12. Bauelement mit: einem Substrat; einer ersten Bauteilschicht auf dem Substrat, die eine Solldicke TTFD aufweist; und einer zweiten Bauteilschicht auf dem Substrat, die über der ersten Bauteilschicht angeordnet ist und eine Solldicke TTSD besitzt, wobei ein unterer Bereich der zweiten Bauteilschicht einen verbrauchten oberen Bereich der ersten Bauteilschicht enthält.
  13. Bauelement nach Anspruch 12, wobei: die erste Bauteilschicht ein erstes dielektrisches Material umfasst; und die zweite Bauteilschicht ein zweites dielektrisches Material umfasst.
  14. Bauelement nach Anspruch 12, wobei eine obere Oberfläche eine geätzte Oberfläche aufweist.
  15. Bauelement nach Anspruch 12, das eine dritte Bauteilschicht unter der ersten Bauteilschicht aufweist.
  16. Bauelement nach Anspruch 15, wobei die erste, die zweite und die dritte Bauteilschicht einen dielektrischen Stapel bilden.
  17. Bauelement nach Anspruch 12, wobei die Dicke TTFD und die Dicke TTSD genau gesteuert sind.
  18. Verfahren zur Herstellung eines Bauelements mit: Bilden einer dielektrischen Basisschicht auf einem Substrat mit einer Basissolldicke TTB; Bilden einer dielektrischen Speicherschicht über der dielektrischen Basisschicht, wobei die dielektrische Speicherschicht eine ausgebildete Speicherdicke TFS aufweist; Bilden einer oberen dielektrischen Schicht über der dielektrischen Speicherschicht mit einer oberen ausgebildeten Dicke TFU, wobei das Bilden der oberen dielektrischen Schicht einen gewünschten Anteil der dielektrischen Speicherschicht verbraucht, so dass eine dielektrische Speicherschicht mit einer Sollspeicherdicke TTS erzeugt wird; Einstellen von TFU der oberen dielektrischen Schicht auf ungefähr eine obere Solldicke TTU.
  19. Verfahren nach Anspruch 18, wobei Einstellen von TFU umfasst: Ätzen der oberen dielektrischen Schicht.
  20. Verfahren nach Anspruch 19, wobei die Basisschicht, die Speicherschicht und die obere dielektrische Schicht einen dielektrischen Stapel eines nicht-flüchtigen Speichers bilden.
DE102011082875A 2010-09-23 2011-09-16 Dielektrischer Stapel Ceased DE102011082875A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/888,434 US8541273B2 (en) 2010-09-23 2010-09-23 Dielectric stack
US12/888,434 2010-09-23

Publications (1)

Publication Number Publication Date
DE102011082875A1 true DE102011082875A1 (de) 2012-03-29

Family

ID=45804859

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011082875A Ceased DE102011082875A1 (de) 2010-09-23 2011-09-16 Dielektrischer Stapel

Country Status (6)

Country Link
US (2) US8541273B2 (de)
KR (1) KR20120031257A (de)
CN (1) CN102412131B (de)
DE (1) DE102011082875A1 (de)
SG (2) SG179335A1 (de)
TW (1) TWI508169B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504913B2 (en) * 2016-11-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing embedded non-volatile memory
TWI618246B (zh) * 2017-03-30 2018-03-11 世界先進積體電路股份有限公司 高壓半導體裝置及其製造方法
US9876069B1 (en) 2017-05-18 2018-01-23 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
CN109065543B (zh) * 2018-07-27 2021-10-19 上海华力微电子有限公司 改善n型sonos器件阈值电压均一性的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376885B1 (en) * 2000-09-25 2002-04-23 Vanguard International Semiconductor Corp. Semiconductor structure with metal silicide and method for fabricated the structure
US6413829B1 (en) * 2001-06-01 2002-07-02 Advanced Micro Devices, Inc. Field effect transistor in SOI technology with schottky-contact extensions
CN1244145C (zh) * 2001-11-21 2006-03-01 哈娄利公司 双monos单元制造方法及集成电路组件
KR100437453B1 (ko) 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
CN1464538A (zh) * 2002-06-04 2003-12-31 旺宏电子股份有限公司 形成介电层的方法
CN1521838A (zh) * 2003-02-14 2004-08-18 旺宏电子股份有限公司 闪存的制造方法
US6962728B2 (en) 2003-05-16 2005-11-08 Macronix International Co., Ltd. Method for forming ONO top oxide in NROM structure
US7183166B2 (en) 2003-11-25 2007-02-27 Macronix International Co., Ltd. Method for forming oxide on ONO structure
JP4975622B2 (ja) 2005-04-15 2012-07-11 東京エレクトロン株式会社 半導体装置の製造方法
US7691751B2 (en) * 2007-10-26 2010-04-06 Spansion Llc Selective silicide formation using resist etchback
JP2010186944A (ja) 2009-02-13 2010-08-26 Renesas Electronics Corp 不揮発性半導体記憶装置およびその製造方法
CN101807579A (zh) * 2010-03-16 2010-08-18 复旦大学 电荷俘获非挥发半导体存储器及其制造方法
US8097537B2 (en) * 2010-05-25 2012-01-17 Micron Technology, Inc. Phase change memory cell structures and methods

Also Published As

Publication number Publication date
CN102412131B (zh) 2015-04-08
US8664711B2 (en) 2014-03-04
US20140001538A1 (en) 2014-01-02
TWI508169B (zh) 2015-11-11
SG196807A1 (en) 2014-02-13
TW201214559A (en) 2012-04-01
US20120074537A1 (en) 2012-03-29
KR20120031257A (ko) 2012-04-02
SG179335A1 (en) 2012-04-27
CN102412131A (zh) 2012-04-11
US8541273B2 (en) 2013-09-24

Similar Documents

Publication Publication Date Title
DE102011082851B4 (de) Bauelement umfassend eine Zelle mit einem ersten Transistor und einem zweiten Transistor in Reihenschaltung
US6774004B1 (en) Nano-scale resistance cross-point memory array
EP1678767B1 (de) Verfahren zum herstellen eines vertikalen feldeffekttransistors
DE4113325C2 (de) Verfahren zum Herstellen einer Speichermatrix aus Zellen mit schwimmenden Gates
DE102006035650B4 (de) Verfahren zum Herstellen einer Speicheranordnung
DE102004030345B4 (de) Mehrmulden-Bauelement und Herstellungsverfahren
DE10326771B4 (de) Integrierte Speicherschaltung und Verfahren zum Bilden einer integrierten Speicherschaltung
DE102009021744B4 (de) Verfahren zum Herstellen einer Speicherzellen-Anordnung
DE19600307C1 (de) Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE102013215671A1 (de) Mehrfach programmierbarer Speicher
US8125018B2 (en) Memory device having trapezoidal bitlines and method of fabricating same
WO2003001600A2 (de) Speicherzelle, speicherzellenanordnung und herstellungsverfahren
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE102004060690A1 (de) Transistor eines Halbleiterbauelements und Verfahren zur Herstellung desselben
DE102013111011A1 (de) Verfahren zur Herstellung einer Speicherzelle, Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzelle
DE112014004903B4 (de) Speicherstruktur, 3D-NAND-Speicherstruktur mit selbstausrichtenden Floating-Gates und Control-Gates und zugehörige Herstellungsverfahren
DE102016100562A1 (de) Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats
DE102018110185A1 (de) Speichervorrichtung und Herstellung dergleichen
DE102008002652B4 (de) Verfahren zum Herstellen einer Halbleiterstruktur und eines Halbleiterkörpers
DE102010002455A1 (de) Feldeffekttransistoren für Flash-Speicher mit einem selbstjustierten Ladungsspeichergebiet
DE102011082875A1 (de) Dielektrischer Stapel
DE202015106544U1 (de) Nicht- flüchtige Speicherzelle
DE112004002399T5 (de) Flash-Speicherbauelement
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021824700

Ipc: H01L0027115000

R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final