CN1244145C - 双monos单元制造方法及集成电路组件 - Google Patents

Abstract

本发明提供一种制造方法及其集成电路组件，用于一高密度双MONOS内存组件整合一双MONOS内存单元数组及CMOS逻辑组件电路，本发明包含有两个制造方法：i)同时定义内存闸极及逻辑闸极，因此改进制程整合设计，更为容易且更为可靠的制造。ii)位线跨越字闸极及控制闸极，本发明着重降低寄生片电阻，能够高速进行，同时维持低制造成本，此MONOS单元储存内存于两氮化物内存单元组件中，系在一选取闸极两侧壁的两共享控制闸极下，本发明可应用于一个具有一平信道的组件及/或可应用于一个具有一步骤信道的组件。本发明系揭露两实施例。

Description

双MONOS单元制造方法及集成电路组件

此申请案主张2001年2月22日的美国Provisional patent application第60/270455与2001年3月26日的美国Provisional patent application第60/278623之优先权。

技术领域

本发明有关于一种制造高密度双MONOS内存组件整合CMOS控制逻辑的内存的方法，且适用于各种架构。

背景技术

在2001年7月3日发证的美国专利第6,255,166号(Seiki Ogura)中已介绍的双MONOS结构，且于2000年6月16日(Ogura等)所申请的美国专利申请按号第09/595,059号(Halo-99-002)中亦揭露其差异。美国专利第6,166,410号(Lin等人)与美国专利第6,054,734号(Aozasa等)中，显示具有双闸极的MONOS单元及整合数组与逻辑制程。美国专利第5,851,881号(Lin等)与美国专利第6,177,318号(Ogura)等中，显示提到MONOS内存组件。

发明内容

本发明为一高密度双MONOS内存组件之制造方法，将CMOS逻辑晶体管整合到各种数组结构中，本发明包含下列的制造方法：

i)同时定义内存闸极及逻辑闸极，因此改进制程整合设计，更为容易且更为可靠的制造。

ii)双MONOS数组中，其位线跨越字闸极线及控制闸极，相较于申请中的美国专利申请案号第09/595059号(Halo99-002)中之其位线与控制闸极垂直于字线，本发明着重降低寄生片电阻，能够高速进行，同时维持低制造成本，此MONOS单元储存内存于两氮化物内存单元组件中，其位在一共享选取(字)闸极两侧壁上的两控制闸极下。此方法可应用于具平坦信道的组件、及/或在控制闸极下具有阶梯信道的组件。

iii)在ii)中相邻单元的共享位线的双MONOS数组结构，藉由浅沟槽隔离(STI)而隔开，并藉金属线个别与位接触，此制造方法可使用ii)的制造方法，此是自ii)衍生出来。

iv)在双MONOS结构中，位线的一侧与字及控制闸极线平行，且其位线的另一侧与字及控制闸极线垂直，与字及控制闸极垂直的位线接触窗制程，利用自行对准硅化位扩散线或钨栓塞线，这亦为ii)中位线垂直于控制闸极的新观念之部份应用型式。

根据本发明，提供一种整合制造一双MONOS内存单元数组及一CMOS逻辑组件电路的方法，其包括有；

提供一基板，其具有一内存区及一逻辑区；

同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极，其中亦形成一逻辑内存边界结构，其中该逻辑闸极包括有一闸极氧化层于一第一传导层下，且其中该内存闸极及该逻辑内存边界结构包括有该闸极氧化层于该第一传导层下，该第一传导层于一盖氮化层下；

形成一氧化物-氮化物-氧化物(ONO)层覆盖于该基板、该逻辑闸极、该内存闸极及该逻辑内存边界结构上；

均匀地沉积一多晶硅层覆盖于该氧化物-氮化物-氧化物(ONO)层上；

回蚀该多晶硅层，以留下多晶硅间隙壁于该逻辑闸极、该内存闸极及该逻辑内存边界结构的侧壁上，其中该多晶硅间隙壁在该内存区中形成控制闸极；

形成源极/汲极区于该逻辑区中，其使用该逻辑闸极及该多晶硅间隙壁为一离子植入罩幕；

之后，移除在逻辑区中的该多晶硅间隙壁；

形成源极/汲极区于该内存区中，其使用该控制闸极为一离子植入罩幕；

自行对准硅化该控制闸极及在该逻辑区中的该源极/汲极区；及

沉积一氧化层覆盖于该自行对准硅化闸极及源极/汲极区上，以完成整合制造该双MONOS内存单元数组及该CMOS逻辑组件电路。

根据本发明，还提供一种整合制造一双MONOS内存单元数组及一CMOS逻辑组件电路的方法，其包括有；

提供一基板，其具有一内存区及一逻辑区；

形成一浅沟槽隔离以隔离内存区以及逻辑区；

同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极，其中亦形成一逻辑内存边界结构，其中该逻辑闸极包括有一闸极氧化层于一第一传导层下，且其中该内存闸极及该逻辑内存边界结构包括有该闸极氧化层位于一第一传导层下，该第一传导层位于一盖氮化层下；

形成一氧化物-氮化物-氧化物(ONO)层覆盖于该基板、该逻辑闸极、该内存闸极及该逻辑内存边界结构上；

均匀地沉积一多晶硅层覆盖于该氧化物-氮化物-氧化物(ONO)层上；

回蚀该多晶硅层，以留下多晶硅间隙壁于该逻辑闸极、该内存闸极及该逻辑内存边界结构的侧壁上，藉以该多晶硅间隙壁在该内存区中形成控制闸极；

形成源极/汲极区于该逻辑区中，其使用该逻辑闸极及该多晶硅间隙壁为一离子植入罩幕；

之后，移除在逻辑区中的该多晶硅间隙壁；

使用该控制闸极作为植入罩幕，在该内存区中形成源极/汲极区；

自行对准硅化该控制闸极及在该逻辑区中的该源极/汲极区；

沉积一氧化层覆盖于该自行对准硅化闸极、逻辑闸极及源极/汲极区上；

通过该氧化层开设一到该内存区的一源极/汲极区的接触窗孔洞；及

以一钨层填充该接触窗孔洞，以完成整合制造该双MONOS内存单元数组及该CMOS逻辑组件电路。

根据本发明，还提供一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

一内存单元隔离及逻辑组件隔离的浅沟槽隔离；

一逻辑闸极及一相邻自行对准硅化源极/汲极区，位于一逻辑区中；

一内存闸极及一相邻源极/汲极区，位于一内存区中；

控制闸极，位于该内存区的侧壁上，藉由一氧化物-氮化物-氧化物(ONO)层而隔离；及

一通过一介电层的局部配线，与该内存区的该源极/汲极区接触。

根据本发明，还提供一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

一内存组件隔离的浅沟槽隔离，沿着一位线的方向，及一逻辑组件隔离的浅沟槽隔离；

逻辑闸极及相邻自行对准硅化源极/汲极区，位于一逻辑区中；

双金属位线，分别地与内存区中的一内存闸极的每侧上的扩散区接触，其中该内存闸极作为一字线；

控制闸极，位于该内存闸极的侧壁上，且沿该字线及相邻源极/汲极区，其中在该内存闸极侧壁上的该控制闸极藉由一介电层而与该内存闸极隔离，其中一介电层亦位于该控制闸极下，且其中该字线及该控制闸极与该双金属位线垂直；

使该接触扩散区的延伸区在该字线之间沿着用于位线接触的一位线方向交替，其中该接触扩散区的该延伸区在一侧上接触到一个该双金属位线，且在另一侧上接触到另一个该双金属位线；及

一通过一介电层的局部配线，与该内存区的一个该源极/汲极区接触。

根据本发明，还提供一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

逻辑闸极及相邻自行对准硅化源极/汲极区于一逻辑区中；

内存闸极及相邻自行对准硅化源极/汲极区于一内存区中；

控制闸极，位于该内存闸极的侧壁上，藉由一氧化物/氮化物/氧化物层而与该内存闸极隔离；

字线与该控制闸极平行；

一第一扩散区，于该字线的一侧上，其中该第一扩散区藉由浅沟槽隔离区将位线分开；

一第二扩散区，于该字线的另一侧上，其中该第二扩散区形成一连续扩散线；及

一金属线，覆盖于该字线上且与该字线垂直，其中该金属线接触每个该第一扩散区的该位线，且其中该金属线作为一位线，且其中该金属线并不会接触到该连续扩散线，且其中该连续扩散线作为一源线。

本发明包含两个较佳实施例。

1)第一个实施例特别的特征在于一自行对准硅化位线、在内存闸极上的盖氮化物、及无需浅沟槽隔离的场离子植入隔离。字线跨越位线与控制闸极。

1-1)藉由临界罩幕而定义内存闸极影像及逻辑(周围)闸极，其中使用光学微影方法制造出最小的特征尺寸。

1-2)藉由一活性离子蚀刻(RIE)，而同时具有盖氮化物的内存闸极及无盖氮化物的逻辑闸极，为了一次蚀刻而获致此结果，

+在一罩幕制程之前由上至下的闸极堆栈结构为：在内存区内，氧化物/氮化物/多晶硅/闸极氧化物，及在逻辑区内，氮化物/氧化物/多晶硅/闸极氧化物。

+光阻影像转换RIE停止于多晶硅表面上，清除该光阻，并使用硬罩幕(氧化物)于多晶硅RIE中。

+在多晶硅RIE制程中，要求每一层的蚀刻速率为：多晶硅～氮化物＞＞氧化物，可于CF₄/O₂环境进行大量的蚀刻，在HBr/O₂/Cl₂环境中进行后段蚀刻可达上述的条件。

1-3)将内存区及逻辑区的一边界置于内存侧的盖氮化物上，以便不会留下多晶硅间隙壁于逻辑侧上。

1-4)进行DSW(抛弃式侧壁)制程，以在内存区获得一超短信道杂质分布，亦可选择将抛弃式侧壁当作一蚀刻罩幕，在控制闸极下形成一半截断ONO混合层，在内存区内，保留逻辑区之底层氧化物用作抛弃式侧壁，并被用作蚀刻阻绝层，以移除侧壁多晶硅。

1-5)使用在内部蒸气产生的氧化反应(in-situ steam generation，ISSG)以形成ONO混合层，经ISSG成长底层氧化物，与习知在字闸极下热氧化物成长相较，提供更小的鸟喙，这大大提升读取的电流，ISSG成长氧化物不只可在硅上完成，更可应用在氮化物，在氮化物的成长速度约是在950至1000℃下成长单晶硅的0.6倍，而在盖氮化物上成长的氧化物，将其与ONO混合层之氮化物薄膜绝缘，在字闸极与控制闸极间提供较速的绝缘效果，而且不太需要考虑字线至字线短路问题，在850℃NH3处理后，经CVD可沉积一ONO混合层的氮化物；ISSG亦可用经氧化氮化物，成长一上氧化物，与沉积CVD氧化物薄膜相比，氮化物的氧化可形成一氧化层，在提升程序化/捈除特性同时，可增进记忆保留时间。

1-6)多晶硅之垂直活性蚀刻形成内存控制闸极，必须受到一ONO绝缘的长RIE突破至硅，于内存组装完成时，控制闸极与字闸极间的绝缘体由高度决定，在控制闸极高于氮化物与多晶硅的边界时，移除盖氮化物的同时，绝缘体的厚度会愈来愈薄，因此，上控制闸极多晶硅必须低于相邻字闸极氮化物的边界，经抵抗回蚀刻制程，可保护内存位线与源极/汲极区，以防止在蚀刻的第一部份，因蚀刻而破坏至基板，藉形成内存控制闸极产生的多晶硅间隙壁，定义逻辑源极/汲极区；在源极/汲极离子植入后，经CDE移除逻辑区内的多晶硅间隙壁。

1-7)再于ONO混合层中ISSG氧化复原RIE的损坏，于逻辑区内将剩下的ONO氮化物转变为氧化物。

1-8)在内存源极/汲极植入前，沉积约200埃的氧化物，以防止因离子植入造成的ONO混合层的损坏。

1-9)内存位线、内存控制闸极、逻辑闸极与逻辑扩散，皆自行对准硅化物至其电阻，约30至40nm的BPSG一致地沉积，以保持适当的内存控制闸极与内存位线间绝缘间隙，利用底部抗反射涂布(BARC)/抵抗回蚀刻，经湿洗，移除覆盖于控制闸极的BPSG，以延展内存控制闸极的曝露区域，而自行对准硅化区由接下来的氧化物间隙壁蚀刻。

1-10)在自行对准硅化的结构上，沉积约5000埃的厚氧化物，并沉积一约1500至2000埃的氮化物，并保留逻辑区内假的图案当作CMP的蚀刻终点。

1)第二个实施例与第一个实施例的不同点如下所述：

多硅化物闸极，如钨/氮化钨/多晶硅/多晶硅闸极的堆栈，或盖氮化物、STI绝缘、局部打线(长接触)制程，及自行对准接触窗与金属位线，该位线跨越字线与控制闸极，被STI绝缘经长接触窗或相邻位，交互连接的相邻位，连接至长方形STI罩幕。

2-1)STI影像被印制成直线的形状，而不是长方形的形状，以免除修饰角落，透过如第6A图的光学微影制程，可修饰罩幕上长方形STI的角落，如第6A-2图所示，因覆盖错位会产生额外的外漏。在本发明中，STI与活性区被印制成线条与空间，以避免角落修饰与覆盖错位产生的外漏，相邻的四个内存位，藉长方形的接触窗而不是共享扩散区与正方形接触窗相互连接，在局部打线(长接触窗)制程，连接平行的活性线成岛屿的形状。

2-2)由一临界罩幕定义内存与逻辑(周遭)闸极。

2-3)闸极的结构为：盖氮化物-W/WN-多晶硅-闸极氧化物，因W/WN侧壁上的氧化硅会造成崩溃电压，侧壁必须缠绕在氮化硅，以避免氧化硅的形成，并经习知的光学微影裂程，将抵抗影像印制在闸极堆栈上，再转移盖氮化物至W/WN，在多晶硅表面停止，再利用氧气去灰以去除光阻。沉积约100埃的氧氮化物，以缠绕W/WN，再经过多晶硅的垂直活性离子蚀刻，而内存与逻辑闸极由习知CMOS制程印制与蚀刻。

2-4)将内存区与逻辑区的边界放置于内存壁的盖氮化物上，以避免在逻辑壁上保留多晶硅间隙壁。

2-5)植入DSW制程，以达到在内存区供应超短信道的杂质情形，并抵消在控制闸极下之N区的氮化物端，以得到较好的保留与持久，若因持久豁免的需要，而不需要经DSW切割的氮化物，则DSW制程是选择性的。

2-6)使用在原处产生蒸气(in-situ steam generation，ISSG)以形成ONO混合层，经ISSG成长底层氧化物，与习知在字闸极下热氧化物成长相较，提供更小的鸟喙，由于在氧化中缩小多晶硅鸟喙，这大大提升读取的电流，ISSG成长氧化物不只可在硅上完成，更可应用在氮化物，在氮化物的成长速度约是在950至1000℃下成长单晶硅的O.6倍，在850℃NH3处理后，经CVD可沉积一ONO混合层的氮化物；ISSG亦可用经氧化氮化物，成长一上氧化物，相对于CVD氧化物，由于ISSG氧化物的较高品质，与沈积薄层相比，可减少自氮化物的控制闸极外漏，增进记忆保留时间。

2-7)多晶硅之垂直活性蚀刻形成内存控制闸极，延伸该闸极以降低至字闸极部份的高度，经抵抗回蚀刻制程，可保护内存位线与源极/汲极区，以防止在蚀刻的第一部份，因蚀刻而破坏至基板，藉形成内存控制闸极产生的多晶硅间隙壁，定义逻辑源极/汲极区；在源极/汲极离子植入后，经CDE移除逻辑区内的多晶硅间隙壁。

2-8)在内存控制闸极多晶硅下，ONO混合层曝露端内，ISSG氧化以回复RIE的损坏，并将剩余的ONO氮化物完全转变至逻辑区内的氧化物。

2-9)在内存源极/汲极植入前，沉积约200埃的氧化物，以防止因离子植入造成的ONO混合层的损坏。

2-10)将BARC与光阻应用至基板，打开被光阻覆盖的内存区，经习知光学微影制程在逻辑区形成罩幕，再经氧化RIE，BARC/光阻回蚀刻，被蚀刻氧化物间隙壁以露出控制闸极硅与字闸极硅，在扩散上的氧化物被剩余的BARC保护，以避免扩散区硅的曝露；移除逻辑闸极与逻辑扩散上的氧化物。

2-11)沉积一较控制闸极与间隙壁氧化物厚的氮化物，可执行自行对准接触窗(SAC)，SAC可减少单元尺寸，有时可减少一半。

2-12)在氧化物沉积后，执行局部打线(长接触窗)制程，而氧化物CMP连接至两活性区，具有如2-1)中提到的共同接触窗，经SAC开启一条状接触窗至两活性区，经钨CMP利用长接触窗，将氮化钛与钨填入条状接触窗。

2-13)开启连接局部打线(长接触窗)与第一金属的接触洞，该接触窗塞入氮化钛与钨，CMP再移除额外的氮化钛与钨，再执行习知金属间的连接制程。

2)第三个实施例与第二个实施例的不同点如下所述：在相邻的单元中没有长接触窗与共享的金属伅元线，被STI绝缘的相邻单元并未如第二个实施例被架桥，双金属位线跨越每一单元的字线，而每一金属线与每一其它扩散位相接触。

第四个实施例与第二个实施例的不同点如下所述：交互继续及STI绝缘与字线平行的扩散，利用长方形的STI罩幕或长钨栓塞线，而不用第二个实施例的长接触窗，以形成连续的扩散线，具钨栓塞的连续接线扩散线当成源极线，而与字线及控制闸极平行，一金属位线与STI上的扩散位相接触，以与扩散跨越字线相绝缘。

附图说明

根据本发明的方法的特征与优点将由下列配合附图的说明而更清楚地被了解，包括有：

第1A图至第1C图系由本发明之第一较佳实施例组装完成的双MONOS装置剖面图。

第1D图至第1H图、第1J图至第1N图及第1P图至第1R图系本发明之第一较佳实施例的剖面图。

第2A图至第2C图系由本发明之第二较佳实施例组装完成的双MONOS装置剖面图。

第2D图至第2H图、第2J图至第2N图及第2P图至第2R图系本发明之第二较佳实施例的剖面图。

第3A图、第3B图系由本发明之另一第一较佳实施例所完成的，具DSW定义的ONO与N区至N+区抵消之双MONOS装置剖面图。

第3C图至第3E图系本发明之具DSW切割ONO的另一第一较佳实施例剖面图。

第4A图、第4B图系由本发明之另一第二较佳实施例所完成的，具DSW定义的ONO与N区至N+区抵消之双MONOS装置剖面图。

第4C图至第4E图系由发明之具DSW切割ONO的另一第二较佳实施例剖面图。

第5A图系为本发明第一较佳实施例扩散位双MONOS的俯视图。

第5B至第5E图系为第5A图本发明第一较佳实施例扩散位双MONOS之俯视图的剖面图。

第5F图系本发明第一较佳实施例扩散位双MONOS的俯视图。

第5G图系本发明第一较佳实施例扩散位双MONOS的线路图。

第5H、5J、5K、5L图系为第5F图本发明第一较佳实施例扩散位双MONOS之俯视图的剖面图。

第6A-1与第6A-2图系为本发明具有长方形STI的第二较佳实施例金属线双MONOS的俯视图。

第6A-3图系为本发明第6A-1图具有长方形STI的第二较佳实施例金属线双MONOS的俯视图之剖面图。

第6B-1图系为本发明第二较佳实施例，金属位双MONOS装置的俯视图，其中该装置在STI与字闸极间具有长的接触窗并不含错位。

第6B-2图系为本发明第6B-1图的剖面图。

第6C-1图系为本发明第二较佳实施例，金属位双MONOS的俯视图。

第6C-2图系为本发明第6C-1图俯视图的电路图。

第7A图至第7E图系为本发明第三较佳实施例，双金属位双MONOS的俯视图。

第7F图系为本发明第三较佳实施例双金属位MMONOS的电路图。

第8A图至第8D图系为本发明第四较佳实施例，金属位/扩散源极双MONOS的俯视图。

第8E图系为本发明第四较佳实施例，金属位/扩散源极双MONOS的电路图。

图号对照说明

100半导体基板

101硼离子

102N-LDD

103源极/汲极区

104逻辑LDD结构

105源极/汲极区

120氧化物

121侧壁氧化物

122氧化物-氮化物-氧化物(ONO)层

123氧化物

124氧化物

125氧化物

126氧化物

127氧化物

128氧化物

129氧化物

130盖氮化物

131氮化物

132氮化物

133氮化物

140内存闸极

141逻辑闸极

142控制闸极

143多晶硅侧壁

144多晶硅

150内存扩散

151控制闸极

152逻辑闸极

153逻辑扩散

154字闸极

180抛弃式侧壁间隙壁

190光阻影像

191覆盖光阻

192层

201信道

202N-LDD

203源极/汲极区

204逻辑LDD结构

205源极/汲极区

220逻辑闸极氧化硅

222氧化物

221侧壁氧化物

222氮化物

223氧化层

224氧化物

225氧化层

227氧化物

229氧化层

230氮化硅

231氮化层

232氮化物

233氮化物间隙壁

234氮化物间隙壁

240多晶硅闸极

241逻辑闸极

242内存控闸极多晶硅

243多晶硅侧壁

251控制闸极

260W/WN

261接触窗

280DSW膜

291覆盖光阻

292底部抗反射涂布

具体实施方式

第1A图至第1R图与第5A图至第5L图系显示本发明第一实施例的制程，在第一实施例中，一位线与控制闸极平行，一字线与控制闸极垂直，而位线请参照第5F图与第5G图，STI并未用于内存单元绝缘，而是使用在CMOS逻辑与周边的电路，如第5C图与第5D图中，在形成字线后经场离子植入106绝缘内存单元。

第1A图至第1C图为第一实施例的完成MONOS装置，在内存区中，一场植入提供内存单元绝缘(未于图中表示)，在逻辑区内形成一自行对准硅化逻辑闸极152/141与一相邻自行对准硅化源极/汲极区105，在内存区内，形成一内存闸极140与一相邻自行对准硅化源极/汲极区103；在内存闸极140侧壁上形成控制闸极142，以将内存闸极与氧化物-氮化物-氧化物(ONO)层122/131/123绝缘，一自行对准硅化字闸极154/144与内存闸极接触，如第1R图的直角观看。

以下将叙述第一实医例的MONOS装的制作方法，如第1A图所示，需要内存字闸极的盖氮化物130的同时定义字线，须移除在逻辑/周边区域的逻辑闸极141上的盖氮化物至自行对准硅化物的闸极，以减少片电阻，在逻辑区的STI中，如习知CMOS制作，在半导体基板100上，先形成p井与n井(未于图中表示)。

同时定义双MONOS内存的字闸极140具有100至200nm厚的氮化物130，及周边与/或不具盖氮化物的逻辑控制电路中的多晶硅闸极141，再形成一厚度约2至10nm的内存闸极氧化硅与低电压逻辑闸极氧化硅120(如第1D图所示)，依所需的施加电压调整高电压逻辑装置的闸极氧化硅厚度，再经化学气相沉积法(CVD)沉积一厚约150至250nm的多晶硅140；请参阅第1D图，经CVD沉积一厚约30nm的氧化硅层126，以在多晶硅蚀刻时作蚀刻n-/p-MOS制止物，再用光学微影罩幕蚀刻除去内存单元数组上的氧化物层，并干蚀刻(如第1D图所示)，透过CVD沉积一厚约100至200nm的氮化硅层130，以在化学机械抛光时当作蚀刻终止层；透过CVD沉积一厚约30nm的氧化硅层127，并罩幕内存区以蚀刻除去逻辑区，在多晶硅闸极扩散时，将氧化硅层127当成硬罩幕，结果在内存区堆栈氧化物-氮化物-多晶硅-氧化闸极，在逻辑区堆栈氧氮化物-氧化物-多晶硅-氧化闸极(如第1D图所示)。

请参阅第1E图，利用习知光学微影搬术在堆栈上形成一光阻影像190，再藉活性离子蚀刻(RIE)转移至介电薄膜，终止于多晶硅表面，再以氧气去灰作剥除光阻，请参阅第1F图所示，藉多晶硅RIE形成内存与逻辑闸极，在多晶硅上利用介电型态126、127作蚀刻罩幕，其中该氮化硅的蚀刻速率选择接近多晶硅的蚀刻速率，而氧化硅的蚀刻速率则远低于多晶硅的蚀刻速率，在逻辑区中蚀刻多晶硅140时，蚀刻除去氮化硅130，并在上氧化物126、127或氧化闸极120终止蚀刻，大量蚀刻的典型环境为CF₄/O₂而端点的HBr/O₂/Cl₂系统可达到蚀刻速率的要求，在此得到的结构可参阅第1F图，剩余的氧化物120则小心的蚀刻除去。

藉CVD沉积一厚约10至20nm的氧化硅128(如第1G图)，以补偿第1H图植入的硼离子101，并调整阈值电压(Vt)至控制闸极以下，就如正常的CMOS制程中，使用光阻罩幕形成逻辑LDD结构104，在此阶段于逻辑区植入离子(轻掺杂汲极，LDD)，再形成抛弃式侧壁间隙壁制程，以控制的情况下，定义一超短信道宽度，请参阅第1G图，该薄层180约20至50nm厚，并包含一多晶硅、一氮化硅或沉积一硼磷硅玻璃(BPSG)，再非等向的蚀刻DSW薄膜，以在内存字闸极的两侧形成抛弃式侧壁间隙壁。

请参阅第1H图，覆盖光阻191的逻辑区，保护后续的LDD离子植入，其中该内存与逻辑间的光阻边界在内存区的一端呈现多晶硅，第1G图，在LDD区101植入n型的掺杂物(如砷)，典型的As植入能量为10至20keV，浓度约在5E13至1E14atoms/cm²间，在氧化去灰移除逻辑的光阻罩幕后，藉CDE或湿式蚀刻去除DSW，将逻辑区用光阻形成罩幕，植入p型的掺杂物，以补偿字闸极侧壁上的剩余氧化硅厚度，在30keV能量与1.2至2.5E13atoms/cm²浓度入BF₂，以形成控制闸极信道区101(如第1H图所示)，再经湿式或干式蚀刻小心移除内存区的氧化物128，并剥除逻辑区的光阻。

最近才发展的ISSG(在原处产生蒸气)，不只可在硅更可在氮化硅上成长二氧化硅，当在单一硅晶上的氧化物成长速率为1时，氮化硅上的氧化物成长速率为0.6，经氧化物崩溃测量ISSG氧化物品质较CVD氧化物好，用ISSG氧化形成一氧化物-氮化物-氧化物(ONO)123-131-122的混合层，在第1J图中，经ISSG成长一厚约3.0至5.0nm的底氧化层122，与习知热氧化物成长相比，ISSG减少在内存字闸极端下的鸟喙，在盖氮化物130侧壁上成长的氧化物，将盖氮化物与ONO混合层的氮化物绝缘，将底氧化物在NH₃的环境、大于850℃下预先处理，可藉CVD提供一完整的氮化物沉积，在第1J图中，藉CVD沉积的氮化硅层131的厚度约6至9nm，而在ISSG氧化后，混合层的剩余氮化物厚度则减至约3至6nm厚，如在4.5nm ISSG氧化后，7.0厚的氮化物减至4.5nm，而75A氮化物变成45A氮化物/45A上氧化物。在ISSG氧化后，上氧化物123的厚度为3至8nm。

在第1K图中，形成一内存控制闸极142，以作内存字闸极的侧壁间隙壁，将控制闸极的高度设计为小于字闸极多晶硅，而盖氮化物将在稍后移除，多晶硅将放置其位置，在氮化物上的氧化物成长速度较在多晶硅上慢，而在氮化物边覆盖上的介电薄膜厚度不够厚，而无法承受控制闸极与字闸极间的所需电压，为了避免填充字闸极与控制闸极间的低崩溃电压，控制闸极多晶硅的蚀刻程度较氮化物接口低，但是广大的蚀刻将突破整个扩散区，因此在蚀刻多晶硅间隙壁时，必须保护扩散区免于突破。

请参阅第1K图藉CVD沉积一厚约60至100nm的在原处磷掺杂多晶硅142，利用习知的光学微影技术在记静体区上覆盖光阻，因为内存区的位置较逻辑区高，光阻的适当中途蚀刻会在内存区的沟留下一些光阻，可保护扩散区，就如第1L图的层192，在垂置的方向，藉两次的沉积厚度可垂直的活性离子蚀刻移除多晶硅，露出ONO混合层的表面，经氧化物RIE小心移除上氧化物，终止于ONO氮化物，再用习知的CMOS制程，藉植入n型与p型离子，分别定义n-MOS与p-MOS的源极/汲极区105(第1L图)，多晶硅侧壁143当作间隙壁，经等向干式蚀刻，如化学垂直层流蚀刻(CDE)或湿式化学蚀刻，将逻辑源极/汲极离子植入自逻辑区移除，其中光阻当作该内存区的罩幕，再移除多晶硅后，仍保留多晶硅侧壁下的混合ONO层，而上氧化物则经光学湿式化学蚀刻或小心的用干式蚀刻除去，在第1M图中的氮化物132将在稍后被ISSG氧化，而光阻罩幕的内存区则由氧气去灰剥除。

然后再定义内存控制闸极与源极/汲极，利用习知的光学微影制程，用光阻覆盖逻辑区与控制闸极接触窗区，请参阅第1M图，继续多晶硅的垂直活性离子蚀刻，直到控制闸极142的高度小于字闸极的多晶硅，再透过氧化物的垂直活性离子蚀刻去除ONO混合层，经氧气去灰剥除覆盖逻辑与控制闸极接触窗区的光阻后，在ISSG上回复氧化的6nm以RIE复原损坏的ONO，再将表面上残留的氮化物132完成改变成氧化物；请参阅第1N图，再沉积另一厚约20nm的氧化物124，以防止闸极端氧化物上的离子植入损坏，将逻辑区用光阻罩幕，在源极/汲极区103植入n型内存掺杂离子，如砷，再以氧去灰剥除光阻。

在剥除光阻后，一氧化物垂直离子蚀刻当作内存源极/汲极离子植入罩幕，以露出每一硅表面，内存散((源极/汲极)区103与控制闸极被约20nm厚的氧化物侧壁124绝缘(如第1N图)，而控制闸极则被厚约20nm的氧化物保护，若需要较厚的绝缘124，可利用BPSG与BARC(bottom arc coat)插入一选择，透过CVD沉积一厚约20至40nm的BPSG，再于BPSG覆盖BARC与光阻，在内存区中形成光阻及氧气RIE回蚀刻BARC，直到露出内存控制闸极的表面，再氧气RIE后，用湿式蚀刻移除外露的BPSG以剥除光阻与BARC，移除控制闸极上的BPSG，保留控制闸极侧壁上的部份，在控制闸极上保留20nm的垂直氧化物RIE，透过BPSG厚度增加控制闸极与扩散区间的绝缘间隙。

溅镀沈积自行对准硅化金属，如钴、钛等，在650至750℃形成自行对准硅化物回火，形成的回火增进金属与硅反应，以变成金属-硅的合金，未与硅接触的金属并不会与下面的材料反应，透过适当的化学物质如H₂O₂/硫酸，去除未反应的金属，而形成回火后的自行对准硅化物并不稳定，因此必做另一次的回火，称转变回火(conversion anneal)以稳定自行对准硅化物，在第1N图中的内存扩散150，控制闸极151、逻辑闸极152与逻辑扩散153均被自行对准硅化。

请参阅第1P图，透过CVD沉积一厚约500nm的厚氧化物125，这关于CMP抵达逻辑闸极表面，因为逻辑区的型态密度达小于内存区，而逻辑闸极上的氧化物厚度小于内存，因逻辑的闸极高度较内存小150nm，在CMP时逻辑区容易成碟状与闸极侵蚀，作CMP前插入逻辑区的氮化物型态制程以保护绝缘区内的闸极，沉积一厚约100备150nm的氮化物，在第1P图中形成一氮化物型态133，如逻辑源极/汲极下逻辑区中V形氮化物的楔形物，这些氮化物岛防止逻辑区上CMP形成碟形，在去除内存盖氮化物时，移除氧化区中剩余的楔形物。

CMP平坦化后，执行内存字线制程，经湿式蚀刻如热磷酸，移除内存盖氮化物130与氮化物楔形物133后，沉积一厚150至250nm的多晶硅，将字闸极型态经习知光学微影技术印制在多晶硅上，，光阻影像则转移至多晶硅144(如第1R图)，其中延着正交方向，蚀刻除去字多晶硅(如第5B图与第5C图)。

蚀刻多晶硅至闸极氧化物120，再施加一光学氧化(5-10nm)，在场区106植入硼(BF₂20keV~30keV，2E12~1E13atoms/cm²)，如第5C图与5D图所示。

沉积一CVD氧化物(500nm)以填充字闸极间的间隙，这50nm的RIE税露出字闸极多晶硅，让字间隙填充氧化物(如第5H图与第5J图所示)。

请参阅第1R图，经习知CMOS自行对准硅化制程，将字线自行对准硅化，就如选择，可将基层字闸极多晶硅140的上层置换成W/多晶硅~Wsi/多晶硅，而不是多晶硅144，再经CVD沉积一厚氧化物160，以填充字多晶硅144的间隙，就如沉积在字闸极多晶硅144上层(如第5K图与第5L图)。

习知互连金属字制程继续完成之后的制程。

请参阅第3图所示在第一实施例中的另一选择，切割储存氮化物层131的位置是在抛弃式侧壁间隙壁180，而不是在控制多晶硅闸极定义，偏差开始氧化物120被蚀刻之后(第1F图所示)，2.0至6.0nm的ONO底层氧化物利用ISSG工具热成长，例如在氧化物122的成长4.0nm中，调整ISSG氧化在950℃下，复闸极140的侧壁氧化物121约成长5.5nm，其中该厚度较底层氧化物122厚，然后经CVD沉积一厚7.5nm的刚整氮化物层，硼子植入的浓度在1.2E13至2.5E13atoms/cm²的控制闸极内存信道101，可在底氧化122前、氧化122后立刻或沉积7.5nm的氮化物被插入，而植入的能量从5keV增加至15keV，信道101上的介电厚度亦增加，抛弃式侧壁材料，如电浆氧基氮化物、掺杂磷的多晶硅或BPSG，可在不移除氮化物或热氧化物下可被蚀刻去除，被完整的沉积25至60nm的厚度，在此选择50nm为例，在前面的实施例中DSW薄膜被非等向性的蚀刻(如第1G图)，但是在这里(第3C图)，利用蚀刻气体如HBr/O₂/Cl₂，蚀刻除去DSW薄膜180下的氮化物层131，而不会影响到下面的氧化物122，在这点的剖面结构请参阅第3C图；利用这DSW间隙壁180作植入罩幕，就如同将1E13至1E14cm²硬币(specie)垂直植入N-LDD。制程结束时在此信道101的硼表面浓度为1E18至2E18atoms/cm²，而同时N-LDD的表面浓度在5E18至1E19atoms/cm²间，在程序化过程中，选择这些内容以产生有效率的信道热电子，但在抹除时降低热电洞的产生(或称带至带或门极诱导外漏)，在清除制程后，DSW薄膜180被选择性移除及大部份的氧化物消失(最好是藉高效率的氮化物蚀刻保留氧化物层)，在约950℃ISSG热氧化二分钟被植入，以在氮化物131上形成4至6nm厚的氧化物层123，而在N-LDD102上形成9至10nm厚的氧化物层129(如第3D图)。

请参阅第3E图，沉积一内存控制闸极多晶硅142，而以下的制程步骤如同前面的实施例，在第3A图与第3B图中显示在制程结束的装置结构，从N+扩散接合面补偿储存氮化物区是这选择性制程的目的，由于带至带穿隧效应产生的GIDL电流的来源，需要约1E19atoms/cm²浓度，在N-LDD端的浓度变成约1E19atoms/cm²发生电洞产生，而N+接合面的浓度成为1E19atoms/cm²，若在程序化时，这产生点盖氮化物，电子被捕获在氮化物层；被捕获的电子所形成的负电场会大大提升因带至带穿隧效应形成的电洞产生电流，这种表现与习知多晶硅闸极MOSFET中，因负闸极电压增加造成在GIDL观察到的电流增加相同，避免因CHE捕获，增加额外的电洞电流，以达到大抹除区块尺寸是非常重要的，因来自电荷帮浦的电流增供能力是有限的，这选择如第3A图与第3B图所示，移除N-LDD与N+接合面端的氮化物层，以防止在程序化时氮化物层的电子捕获。

请参阅第2A图至第2C图，本发明第二实施例将参考第2D图至第2R图与第2A图至第2C图，在第一个实施例中利用扩散作位线，是因为由于扩散电阻与大RC延迟造成的IR下降，其中该延迟会缩小高表现操作，为了要降低因扩散电压与大RC延迟造成的IR下降，藉习知的STI绝缘，而不是避免如第二实施例发明的长扩散线，必须要有一金属线接触每一位扩散，在第二实施例中，一字线与一控制闸极平行，位线跨越字与控制线，每一内存单元被STI210绝缘，如第6B-1图的俯视图，内存控制闸极242被自行对准硅化，而内存字闸极240与逻辑闸极堆栈成金属闸极，如钨/氮化钨/多晶硅，而位线与金属线连接，在本发明中亦提供自行对准接触窗至扩散。

第6A图中，藉如第6B图的使用一跨越STI区，长接触窗制程连接两相邻扩散以避免内存区的绝缘STI岛(第6A图中)，在一罩幕上的长方形STI角落，经光学微影制程修饰如第6A-1图与第6A-2图所示，关于第6A-2图表示的覆盖错位可能会产生额外的外漏，在本发明中，STI与活性区被印制成线与空间，以避免因角落修饰与覆盖错位流牲的外漏效应，经长方形接触窗，而不是共同扩散区与一正方形接触窗，相邻的四个内存位相互连接。

第2A图至第2C图表示第二实施例的MONOS装置的浅沟隔绝层210，而在第6A图至第6C图则提供内存单元绝缘与逻辑装置绝缘，在一逻辑区形成一逻辑闸极241与一相邻的自行对准硅化源极/汲极区205，而在一内存区形成一内存闸极240与一相邻源极/汲极区203，在内存闸极240的侧壁上形成控制闸极242，透过氧化物-氮化物-氧化物(ONO)层222/231/223以绝缘内存闸极，在内存区内一经过介电阶层的局部打线261与源极/汲极区203接触。

如同习知CMOS制程中，形成p井与n井(未显示)，就如第2A图至第2C图所示，在周边的双MONOS内存的字闸极240与逻辑闸极241，及/或逻辑控制电路包含多晶硅上的钨/氮化钨的混合层被同时定义，由于上W/WN层的侧壁上的介电层的必须是好的品质，而W/WN的部份由氮化物包装，如以下所述。

请参阅第2D图，形成一厚约2至10nm的内存闸极氧化硅与低电压逻辑闸极氧化硅220，依所需的施加电压调整高电压逻辑装置的闸极氧化硅厚度，经化学气相沉积法(CVD)沉积一厚约150至250nm的多晶硅240，沉积W/WN260与氮化硅230，由习知光学微影制程印制的光阻影像，藉RIE转移至盖氮化物230与W/WN260，而终止于多晶硅表面，氮化物231的沉积厚度在10至50nm间，以包覆W/WN260侧壁，以在氧化时保护W(如第2E图所示)，再经垂直活性离子蚀刻移除氮化物，在闸极氧化物220终止多晶硅(如第2F图所示)，剩余的氧化物则藉湿式蚀刻小心除去。

藉CVD沉积厚约10至20nm的氮化硅(第2G图)，以补偿第2H图中硼离子植入201，以将Vt调整至控制闸极以下，于DSW材料沉积前，应用不同的光阻罩幕与离子植入，形成第2G图中的逻辑LDD结构204，藉高电子注入效率，快速程序化控制闸极下，抛弃式侧壁间隙壁(DSW)间隙壁制程被用来得到可控制的超短信道长度；请参阅第2G图，一厚度约30至50nm的薄DSW层280当作多晶硅，沉积一氮化硅或BPSG，再经非等向性蚀刻，于内存字闸极两侧形成抛弃式侧壁间隙壁间隙壁。

请参阅第2H图，覆盖光阻291的逻辑区，保护后续的LDD离子植入，其中该内存与逻辑间的光阻边界在内存区的一端呈现多晶硅，细微的罩幕对准至边界是不需要的；在第2G图DSW罩幕控制闸极下，在LDD区202植入n型的掺杂物(如砷)，As当作掺杂物，加速能量为10至20keV，浓度约在5E13至1E14atoms/cm²间；在氧化去灰移除逻辑的光阻罩幕后，藉CDE或湿式蚀刻去除DSW，将逻辑区用光阻形成罩幕，植入p型的掺杂物，以补偿字闸极侧壁上的剩余氧化硅厚度，调整Vt至低于控制闸极，在30keV能量与1.2至2.5E13atoms/cm²浓度植入BF₂，如第2H图所示，在30keV的能量，约1.2至3.5E13atoms/cm²浓度形成控制闸极信道区201。

透过湿式或干式蚀刻，小心移除记静体区的氧化物226，并剥除逻辑区的光阻。

最近才发展的ISSG(在原处产生蒸气)，不只可在硅更可在氮化硅上成长二氧化硅，当在单一硅晶上的氧化物成长速率为1时，氮化硅上的氧化物成长速率为0.6，ISSG氧化物品质较CVD氧化物好，用ISSG氧化形成一氧化物-氮化物-氧化物(ONO)223-231-222的混合层，在第2J图中，经ISSG成长一厚约3.0至5.0nm的底氧化层222，与习知热氧化物成长相比，不管掺杂物的种类或浓度，ISSG减少在内存字闸极端下的鸟喙，在盖氮化物130侧壁上成长的氧化物，将盖氮化物与ONO混合层的氮化物绝缘，将底氧化物在NH₃的环境、大于850℃下预先处理，可藉CVD沉积一完整的混合层厚度的氮化物，在第2J图中，藉CVD沉积的氮化硅层231的厚度约6至9nm，在ISSG氧化氮化物后，氧化物层氧化的厚度约3至5nm，而ISSG氧化后混合层的剩余氮伳物厚度约3至6nm。

在第2K图中，形成一内存控制闸极142，以作内存字闸极的侧壁间隙壁，第二实施例的控制闸极较第一实施例简单，控制闸极不雩蚀刻得那么深，因盖氮化物及包覆氮化物未被移除。

请参阅第2K图藉CVD沉积一厚约60至100nm的在原处磷掺杂多晶硅242，第2L图经垂直的活性离子蚀刻移除多晶硅，直到露出ONO表面，加入约10至30nm的蚀刻，以除去ONO上氧化物与氮化物，终止于底层氧化物，以保留逻辑源极/汲极区上的氧化物(第2L图)，再用习知的CMOS制程，藉植入n型与p型离子，分别定义n-MOS与p-MOS的源极/汲极区205(第2L图)，多晶硅侧壁243被用来形成逻辑源极/汲极离子植入。

经等向干式蚀刻，如化学垂直层流蚀刻(CDE)或湿式化学蚀刻，移除逻辑区中的多晶硅侧壁，其中光阻当作该内存区的罩幕，再移除多晶硅后，仍保留多晶硅侧壁下的混合ONO层，而光阻罩幕的内存区则由氧气去灰剥除，内存上剩余的氧化物逻辑源极/汲极区203与205，则经光学湿式化学蚀刻或小心的用干式蚀刻除去，在第2M图中，逻辑区内多晶硅侧壁下的ONO氮化物232将如氮化物下的氧化物226一样保留。

藉ISSG执行厚约6nm的回复氧化，以复原因RIE产生损坏的ONO，并改变保留在表面上的氮化物232成氧化物，另沉积一约20nm厚的氧化物224(第2N图)，以避免植入损坏，将逻辑区罩以光阻，在内存源极/汲极区203植入n型内存掺杂物如砷(第2M图)，透过氧气去灰以除去光阻。

为降低内存控制闸极与逻辑扩散区的电阻，对合金硅与金属，如钛、钴等自行对准硅化是必要的，而内存字闸极与具有金属(W/WN)的逻辑闸极是不需自行对准硅化，由于内存位线使用金属线，因此不需要位线硅化物，为了免除伅元线自行对准硅化，露出与成长覆盖BARC292与光阻(第2N图)，经氧气去灰除去光阻与BARC，露出内存控制闸极与逻辑扩散，以自行对准硅化(第2N图)。

溅镀沈积自行对准硅化金属，如钴、钛等，形成自行对准硅化物回火，形成的回火增进金属与硅反应，以变成金属-硅的合金，未与硅接触的金属并不会与下面的材料反应，透过适当的化学物质如H₂O₂/硫酸，去除未反应的金属，而形成回火后的自行对准硅化物并不稳定，因此必做另一次的回火称转变回火，以在高温下稳定自行对准硅化物，在第2P图中的控制闸极251、逻辑扩散253均被自行对准硅化。

在一般方法让接触窗至扩散区203中，两相邻字闸极240间的扩散区被大大打开，以考虑闸极与接触窗罩幕的错位，对于自行对准接触窗，沉积一较控制闸极厚的厚氮化物232(第2Q图)，藉CVD沉积一厚约50nm的厚氧化层225，再CMP平坦化，在第6B-1图中显示长接触窗261被用作接相邻活性区，而第6B-2则为剖面图，再经CVD沉积氧化物，自行对准接触窗大大降低芯片尺寸。

如第2R图所示，宽接触窗电洞261开至氧化物227后，在填充W图钉前，蚀刻氮化物层232，藉垂直接触窗蚀刻，在控制闸极肩部232上的氮化物层可为薄的，这可能会造成控制闸极与位接触W图钉间的短路，为了避免可能的短路情形发生，提出以下的方法(第2Q图)，在沉积氮化物层232后，一材料如BPSG形成蚀刻终点，而容易被光学HF湿式蚀刻移除，而不会影响到氮化物层，而该材料沉积以填充覆盖约400nm的厚度，藉回蚀刻将BPSG平坦化，而将BPSG凹进至控制闸极多晶硅242的上肩部。

沉积一厚10至30nm的薄氮化物层，执从一垂直氮化物蚀刻以形成薄氮化物间隙壁，重复这氮化物的沉积与蚀刻，直到肩部完全覆盖额外的氮化物间隙壁233、234，以下将叙述一般金属打线过程，因此藉此独特的自行对准接触窗制程以免除肩部短路。

第4图系说明第二实施例，系与第一实施例相似，其中为了要减少清除电流且增加可靠度，储存氮化物系由DSW而被切断。例如，对一个4.0nm的底部氧化物而言(在第2F图之后氧化物222成长期间)，如第4C图所示，多晶硅闸极240的侧壁氧化物221系藉由在950℃调整ISSG(内部蒸气产生的氧化反应)氧化处理而成长约5.5nm，其比底部氧化物222略微厚些，然后，一个7.5nm的均匀氮化层231(如第4D图所示)系藉由CVD而沉积。用于控制闸极内存且在范围1.2E13到2.5E13atom/cm²之间的硼离子植入，可插入于底部氧化物222之前、或立即在底部氧化物222之后、或在氮化物7.5nm沉积之后，离子植入能量随着增加在信道201上的介电厚度而从5KeV增加到15KeV，抛弃式侧壁材料(如电浆氮氧化物、磷掺杂多晶硅或BPSG(硼磷硅玻璃))，其可被选择性地蚀刻掉，而无须移除多的氮化物或热氧化物，其抛弃式侧壁材料系均匀地沉积于25nm到60nm间的范围，在此，50nm较为接近本实施例。DSW膜系被非等向性蚀刻如先前的实施例(第2C图)，但是，此时(第4C图)，在DSW膜280下的氮化层231系使用如HBr/O₂/Cl₂的蚀刻气体而被蚀刻掉，其并不会侵袭底部氧化物222，此时的横剖面结构系显示于第4C图，使用使DSW间隙壁280作为一离子植入罩幕，因为N-LDD202系在剂量范围1E13到1E14atom/cm²间垂直地被植入，在此，在制程后段时信道201上的硼表面浓度系设计为1E18到2E18atom/cm³之间、且在制程期间N-LDD的硼表面浓度系设计为5E18到1E19atom/cm³间，在程序化期间此分布接近产生有效信道热电子，而使在清除期间热电洞产生(或称之为带间或门极导致漏电)减到最小，一旦选择性地移除DSW膜280，在洗净制程之后大部分的氧化物222会消失(此最好藉由氮化物蚀刻期间的高选择性而留下一层氧化层)，然后进行一约在950℃及2分钟的ISSG热氧化法，一层在氮化物231上4到6nm的氧化层223、及一层在N-LDD202上9到10nm的氧化层229系成长如第4D图。

在第4E图中的一内存控制闸极多晶硅242系被沉积，且下述步骤接着上述的第二实施例之后。制程后段的组件结构系提供于第4A图及第4B图中，补偿N+扩散接合面的储存氮化区系为此选择性制程的目的，因为由带间隧穿效应的GIDL电流源需要约atom/cm³的浓度，电洞产生发生于N-LDD及N+接合面的边缘，其系在浓度为1E19时。若此产生点系被氮化物覆盖且在程序化期间在氮化层中捕获电子，因带间隧穿效应的电洞产生电流会藉由捕获电洞而产收的负电场而大大地增大(几乎两级)，此性能系与从GIDL电流观测到的相同，其增加习用多晶硅闸极MOSFET的负闸极电压。避免过多藉由CHE捕获的电洞电增加系极为重要的，由于限制充电帮浦的电流供应电容，以获致大量清除区块尺寸，此可由刚叙述到的另一选择性实施例而被获致。

本发明之制程系提供一种整合双MONOS内存单元数组及CMOS逻辑电路制造的方法，内存闸极及逻辑闸极系同时被定义出来，藉以提高整合制程设计更为简单且更为可靠的制造，而且，寄生片电阻系被降低以能够高速进行而维持低制造成本，此藉由位扩散区上的金属接触窗而被获致，其中金属位线与字线闸极及控制闸极垂直，其字线闸极及控制闸极系相互平行，如第6C图所示。

因此，于第二实施例中位扩散区方法上金属接触窗的内存排列(单元结构)系不同于第一实施例中不具有接触窗的位扩散方法，等效电路图的位扩散方法系提供于第5F图中(相对于第5E图的附视图)、及等效电路图的金属接触窗方法系提供于第6C-2图中(相对于第6C-1图的附视图)。

本发明的第三实施例(显示于第7A图到第7F图)，系为双MONOS数组结构，此实施例视为第二实施例衍生出来的，位线越过字线及控制闸极，而不同于第二实施例，其位线并不与相邻列共享，沿着列的双位线(以金属为特征)控制字线闸极两侧的扩散区电压，系独立于双位线列，描述于第二实施例中的制造方法可完成地复制以获致第三实施例，以至于将不会出现在此。

显示于第7B图藉由STI隔开的相邻列的单元，不分享位线，以独立操作个别的单元，而不像第二实施例，STI罩幕被设计为分别地施以操作电压于字线的两侧扩散区上，如第7B图显示的STI罩幕，系藉由移除如第7A图显示第二实施例矩形STI罩幕的每隔一个主动线而产生出来的，扩散区接触窗系藉由主动线每侧上的延伸扩散区域而被替代，如第7B图所示。

字线系主动线及STI(浅沟槽隔离)交叉排列，如第7C图及第7D图所示，在出现于闸极制程后字闸极间的内存扩散区沿着位线方向延伸，如第7D图所示。一列的侧边上扩散延伸区接触到一个双金属位线及另一侧接触到另一个双金属位线，如第7E图所示，其系为了要单独施加一个操作电压到字闸极每侧的扩散位线上，第7E图所示俯视结构电的等效电路图式系显示于第7F图，系为了要帮助了解。

本发明的第四实施例(显示于第8A图到第8F图)，此结构结合以美国专利第6,255,166号为基础的第二实施例及第一实施例之概念，字闸极的一侧上的扩散区系藉由STI而隔开成为个别的位，且在其另一侧上延伸为一线，使NOR操作能够维持高密度应用的可能性。

描述于第二实施例中的制造方法，亦实施于第二实施例，其系藉由将长接触窗制程(第8A-1图)转换成钨栓塞线制程(如第8A-2图)，如第8A-1图所示的制程流程到接触窗氧化物CMP，系常见于钨栓塞线制程及长接触窗制程之间，如第8A-3图所示的第四实施例结构，系藉由以第8A-3图的钨栓塞线罩幕代替第8A-2图的长接触窗罩幕而达成，其系结合一钨柱及一位线接触窗。此接着描述于第二实施例中的制造方法，依序为氮化钛/氮化钨沉积、钨CMP、氧化物沉积、位接触窗开口及习用金属配线制程，以形成如第8D图的金属位线。每个在字线一侧上的扩散区段，系藉由STI(浅沟槽隔离)而被隔离且接触一金属位线，在字线另一侧上的区段系藉由钨栓塞线而相互连接，以作为一源线。图式电路图第8E图系与第8D图相同，且提供随机读取/写入操作，由于第四实施例无须双金属线，对于高密度应用而言将会比第三实施例较佳，电路亦由修改第二施实例STI罩幕而达成。矩形STI定期地设置在沿着位线(第8B-1图及第8B-2图的两个实施例)的线上。当STI列及半节补偿列沿着第四实施例(如第8B-2图所示)的方向出现，连续扩散区会出现于字线的一侧上，且扩散位系藉由另一侧的STI而隔离(如第8B-2图所示)，安装设计系与电路第8E图相同。与第8B-2图相较之下，第8A图系为较佳，是因为制程窗约为圆角且包括有第二实施例所述的。

第8C图系说明在闸极制程后第四实施例之俯视图，且第8D图系为说明在第一金属制程之后。第8E图系为一等效电路图，相对应于第8D图，系为了要帮助了解。

虽然本发明已参考其较佳实施例而被特别地表示并说明，惟熟习本技艺之人士应了解地是各种在形式上及细节上的改变可在不背离本发明之精神与范畴下为之。

Claims (58)

1.一种整合制造一双MONOS内存单元数组及一CMOS逻辑组件电路的方法，其包括有；

提供一基板，其具有一内存区及一逻辑区；

同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极，其中亦形成一逻辑内存边界结构，其中该逻辑闸极包括有一闸极氧化层于一第一传导层下，且其中该内存闸极及该逻辑内存边界结构包括有该闸极氧化层于该第一传导层下，该第一传导层于一盖氮化层下；

形成一氧化物-氮化物-氧化物(ONO)层覆盖于该基板、该逻辑闸极、该内存闸极及该逻辑内存边界结构上；

均匀地沉积一多晶硅层覆盖于该氧化物-氮化物-氧化物(ONO)层上；

回蚀该多晶硅层，以留下多晶硅间隙壁于该逻辑闸极、该内存闸极及该逻辑内存边界结构的侧壁上，其中该多晶硅间隙壁在该内存区中形成控制闸极；

形成源极/汲极区于该逻辑区中，其使用该逻辑闸极及该多晶硅间隙壁为一离子植入罩幕；

之后，移除在逻辑区中的该多晶硅间隙壁；

形成源极/汲极区于该内存区中，其使用该控制闸极为一离子植入罩幕；

自行对准硅化该控制闸极及在该逻辑区中的该源极/汲极区；及

沉积一氧化层覆盖于该自行对准硅化闸极及源极/汲极区上，以完成整合制造该双MONOS内存单元数组及该CMOS逻辑组件电路。

2.如权利要求1所述的方法，其中同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极的该步骤包括有：

形成该闸极氧化层于该基板上；

沉积该第一传导层覆盖于该闸极氧化层上；

沉积该盖氮化层覆盖于该内存区的该第一传导层上；

形成一硬罩幕覆盖于该盖氮化层；及

在未被该硬罩幕所覆盖处，蚀刻掉该盖氮化层、该第一传导层、与闸极氧化层，以在内存区中形成该内存闸极、及在该逻辑区中形成该逻辑闸极。

3.如权利要求1所述的方法，其中该闸极氧化层具有在2到10nm之间的厚度。

4.如权利要求1所述的方法，其中该第一传导层包括有在150到250nm之间厚度的多晶硅。

5.如权利要求2所述的方法，其中该硬罩幕包括第一及第二盖氧化层，其中该第一盖氧化层覆盖在该逻辑区之该第一传导层上，且该第二盖氧化层覆盖在该内存区之该盖氮化层，以及其中该第一及第二盖氧化层具有一个30nm的厚度。

6.如权利要求1所述的方法，其中该盖氮化层具有一个在100到200nm的厚度。

7.如权利要求2所述的方法，其中蚀刻掉该盖氮化层、该第一传导层、与闸极氧化层的该步骤系为一反应离子蚀刻，其中氮化物的蚀刻速率系与多晶硅的蚀刻速率接近，且其中氧化物的蚀刻速率比多晶硅的蚀刻速率慢的很多。

8.如权利要求1所述的方法，其中同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极的该步骤包括有：

形成该闸极氧化层于该基板上；

沉积该第一传导层覆盖于该闸极氧化层上，其中该第一传导层包括有一多晶硅层在一氮化钛/氮化钨层之下；

沉积该盖氮化层覆盖于该第一传导层上；

图案化该盖氮化层及该氮化钛/氮化钨层，以形成一硬罩幕；

之后，沉积一氮化层覆盖于该硬罩幕及该多晶硅层上，其中该氮化层保护该氮化钛/氮化钨层免于受到氧化反应；及

之后，在未被该硬罩幕所覆盖处，蚀刻掉该多晶硅层及该闸极氧化层，以在该内存区中形成该内存闸极、及在该逻辑区中形成该逻辑闸极。

9.如权利要求1所述的方法，在形成氧化物-氮化物-氧化物(ONO)层的该步骤之前，尚包括有：

沉积一层氧化硅覆盖于该内存闸极、该逻辑闸极、及该逻辑内存边界结构上；

植入硼离子到该基板中，以调整临限电压；及

在该逻辑区中及在该内存区中形成轻掺杂源极/汲极(LDD)区。

10.如权利要求9所述的方法，其中形成轻掺杂源/汲极(LDD)区的该步骤尚包括有：

植入离子到该基板中，以在该逻辑区中形成轻掺杂源/汲极(LDD)区；

之后，在该内存闸极及该逻辑内存边界结构上形成抛弃式侧壁间隙壁；

之后，使用该抛弃式侧壁间隙壁作为罩幕在该内存区中植入离子，以在该内存区中形成轻掺杂源/汲极(LDD)区；及

之后，移除该抛弃式侧壁间隙壁。

11.如权利要求10所述的方法，其中该抛弃式侧壁间隙壁系选自于包含有多晶硅、氮化硅、及硼磷硅玻璃(BPSG)的组群。

12.如权利要求1所述的方法，其中该第一传导层包括有多晶硅，且其中形成该氧化物-氮化物-氧化物(ONO)层的该步骤包括有：

使用一内部蒸气产生的氧化反应(ISSG)方法，以成长一第一二氧化硅层覆盖于该基板、该第一传导层、及该盖氮化层上；

沉积一氮化硅层覆盖于该第一二氧化硅层上，其藉由将该第一二氧化硅层处置于一NH3的环境中且于高于850℃中；及

成长一第二二氧化硅层覆盖于该氮化硅层上，使用该内部蒸气产生的氧化反应(ISSG)方法。

13.如权利要求12所述的方法，其中该第一二氧化硅层具有一个在3.0到5.0nm之间的厚度、该氮化硅层具一个在3到6nm之间的厚度、及该第二二氧化硅层具一个在3到8nm之间的厚度。

14.如权利要求1所述的方法，在均匀地沉积一多晶硅层覆盖于该氧化物-氮化物-氧化物(ONO)层的该步骤之前，尚包括有：

使用抛弃式侧壁(DSW)作为蚀刻罩幕，蚀刻掉覆盖在该基板上的该氧化物-氮化物-氧化物(ONO)层的氧化物-氮化物部份；及

形成一第三氧化层覆盖于该氧化物-氮化物-氧化物(ONO)层的剩余的氧化物部份上，藉以至少该多晶硅间隙壁的一外部之下不具有氮化层。

15.如权利要求1所述的方法，其中该多晶硅层内掺杂有磷或砷，且藉由化学气相沉积而沉积到在60到100nm之间的厚度。

16.如权利要求1所述的方法，尚包括有回蚀在该内存区的该多晶硅间隙壁，直到该多晶硅间隙壁的一顶表面低于该内存闸极及该逻辑内存边界结构的该第一传导层顶表面。

17.如权利要求1所述的方法，尚包括有自行对准硅化该逻辑闸极及在内存区中的该源极/汲极区。

18.如权利要求1所述的方法，尚包括有：

平坦化该氧化层至该盖氮化层的一顶表面上；

移除在该内存区中曝露的该盖氮化层，以露出该第一传导层；

沉积一第二传导层覆盖于该氧化层及曝露的该第一传导层上；及

图案化该第二传导层，以在该内存区中形成一字闸极。

19.如权利要求18所述的方法，其中平坦化该氧化层的该步骤包括有化学机械研磨(CMP)，且其中一假氮化物部份形成于该逻辑区中，以防止在该化学机械研磨(CMP)期间的凹陷部。

20.如权利要求18所述的方法，其中该第二传导层选自于包含有多晶硅、钨/多晶硅、及硅化钨/多晶硅的组群。

21.如权利要求18所述的方法，其中该第二传导层沉积到一个在150到200nm之间的厚度。

22.如权利要求1所述的方法，尚包括有：

通过该氧化层开设一到该内存区的一源极/汲极区的接触窗孔洞；及以一钨层填充该接触窗孔洞。

23.如权利要求22所述的方法，在自行对准硅化该控制闸极的该步骤之后，尚包括有：

沉积一氮化硅覆盖于该基板及该控制闸极上；

沉积一介电层覆盖于该氮化硅层上，且回蚀该介电层到该控制闸极顶表面的一层次；及

重复步骤直到该控制闸极完全地被覆盖；

沉积一薄氮化硅层覆盖于该控制闸极及该介电层上；及

回蚀该薄氮化硅层，以形成薄氮化硅间隙壁。

24.如权利要求1所述的方法，其中同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极的该步骤包括有：

形成该闸极氧化层于该基板上；

沉积该第一传导层覆盖于该闸极氧化层上；

形成一第一盖氧化层覆盖子该逻辑区的该第一传导层上；

沉积该盖氮化层覆盖于该内存区的该第一传导层上，且覆盖于该逻辑区的该第一盖氧化层上；

形成一第二盖氧化层覆盖于该内存区的该盖氮化层上；及

图案化该第一及第二盖氧化层及该盖氮化层，以形成一硬罩幕，其中该第一及第二盖氧化层形成该硬罩幕；

在未被该硬罩幕所覆盖处，蚀刻掉该盖氮化层、该第一传导层、与闸极氧化层，以在内存区中形成该内存闸极、及在该逻辑区中形成该逻辑闸极。

25.如权利要求24所述的方法，其中该第一及第二盖氧化层具有一个30nm的厚度。

26如权利要求18所述的方法，其中在该内存区的该字闸极藉由下列步骤而形成：

图案化该第二传导层，且置于该第一传导层下；

植入硼离子到该基板中相邻于该字闸极，以防止字线间漏电。

27.一种整合制造一双MONOS内存单元数组及一CMOS逻辑组件电路的方法，其包括有；

提供一基板，其具有一内存区及一逻辑区；

形成一浅沟槽隔离以隔离内存区以及逻辑区；

同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极，其中亦形成一逻辑内存边界结构，其中该逻辑闸极包括有一闸极氧化层于一第一传导层下，且其中该内存闸极及该逻辑内存边界结构包括有该闸极氧化层位于一第一传导层下，该第一传导层位于一盖氮化层下；

形成一氧化物-氮化物-氧化物(ONO)层覆盖于该基板、该逻辑闸极、该内存闸极及该逻辑内存边界结构上；

均匀地沉积一多晶硅层覆盖于该氧化物-氮化物-氧化物(ONO)层上；

回蚀该多晶硅层，以留下多晶硅间隙壁于该逻辑闸极、该内存闸极及该逻辑内存边界结构的侧壁上，藉以该多晶硅间隙壁在该内存区中形成控制闸极；

形成源极/汲极区于该逻辑区中，其使用该逻辑闸极及该多晶硅间隙壁为一离子植入罩幕；

之后，移除在逻辑区中的该多晶硅间隙壁；

使用该控制闸极作为植入罩幕，在该内存区中形成源极/汲极区；

自行对准硅化该控制闸极及在该逻辑区中的该源极/汲极区；

沉积一氧化层覆盖于该自行对准硅化闸极、逻辑闸极及源极/汲极区上；

通过该氧化层开设一到该内存区的一源极/汲极区的接触窗孔洞；及

以一钨层填充该接触窗孔洞，以完成整合制造该双MONOS内存单元数组及该CMOS逻辑组件电路。

28.如权利要求27所述的方法，其中同时在该逻辑区定义出一逻辑闸极、及在该内存区定义出一内存闸极的该步骤包括有：

形成该闸极氧化层于该基板上；

沉积该第一传导层覆盖于该闸极氧化层上，其中该第一传导层包括有一多晶硅层在一氮化钛/氮化钨层下；

沉积该盖氮化层覆盖于该内存区的该第一传导层上；

图案化该盖氧化层及该氮化钛/氮化钨层，以形成一硬罩幕；

之后，沉积一氮化层覆盖于该硬罩幕及该多晶硅层上，其中该氮化层保护该氮化钛/氮化钨层免于受到氧化反应；及

之后，在未被该硬罩幕所覆盖处，蚀刻掉该多晶硅层及该闸极氧化层，以在该内存区中形成该内存闸极、及在该逻辑区中形成该逻辑闸极。

29.如权利要求27所述的方法，其中该闸极氧化层具有一个在2到10nm之间的厚度。

30.如权利要求28所述的方法，其中该多晶硅层包括有一个在150到250nm之间的厚度。

31.如权利要求27所述的方法，其中该盖氮化层具有一个在100到200nm的厚度。

32.如权利要求27所述的方法，在形成氧化物-氮化物-氧化物(ONO)层的该步骤之前，尚包括有：

沉积一层氧化硅覆盖于该内存闸极、该逻辑闸极、及该逻辑内存边界结构上；

植入硼离子到该基板中，以调整在该控制闸极下的临限电压；及

在该逻辑区中及在该内存区中形成轻掺杂源极/汲极(LDD)区。

33.如权利要求27所述的方法，其中形成轻掺杂源极/汲极(LDD)区的该步骤尚包括有：

植入离子到该基板中，以在该逻辑区中形成轻掺杂源极/汲极(LDD)区；

之后，形成抛弃式侧壁间隙壁于该内存闸极及该逻辑内存边界结构上；

植入离子到该内存区中，使用该抛弃式侧壁间隙壁为一硬罩幕，以在该内存区中形成该轻掺杂源极/汲极(LDD)区；及

之后，移除该抛弃式侧壁间隙壁。

34.如权利要求33所述的方法，其中该抛弃式侧壁间隙壁选自于包含有多晶硅、氮化硅、及硼磷硅玻璃(BPSG)的组群。

35.如权利要求27所述的方法，其中形成该氧化物-氮化物-氧化物(ONO)层的该步骤包括有：

使用一内部蒸气产生的氧化反应(ISSG)方法，以成长一第一二氧化硅层覆盖于该基板、该第一传导层、及该盖氮化层上；

沉积一氮化硅层覆盖于该第一二氧化硅层上，其藉由将该第一二氧化硅层处置于一NH3的环境中且于高于850℃中；及

成长一第二二氧化硅层覆盖于该氮化硅层上，使用该内部蒸气产生的氧化反应(ISSG)方法。

36.如权利要求35所述的方法，其中该第一二氧化硅层具有一个在3.0到5.0nm之间的厚度、该氮化硅层具一个在3到6nm之间的厚度、及该第二二氧化硅层具一个在3到8nm之间的厚度。

37.如权利要求27所述的方法，在均匀地沉积一多晶硅层覆盖子该氧化物-氮化物-氧化物(ONO)层的该步骤之前，尚包括有：

蚀刻掉覆盖在该基板上的该氧化物-氮化物-氧化物(ONO)层的氧化物-氮化物部份；及

形成一第三氧化层覆盖于该氧化物-氮化物-氧化物(ONO)层的剩余的氧化物部份上，藉以至少该多晶硅间隙壁的一外部之下不具有氮化层。

38.如权利要求27所述的方法，其中该多晶硅层为磷或砷掺杂，且藉由化学气相沉积而沉积到在60到100nm之间的厚度。

39.如权利要求27所述的方法，在自行对准硅化该控制闸极的该步骤之后，尚包括有：

沉积一氮化硅覆盖于该基板及该控制闸极上；

沉积一介电层覆盖于该氮化硅层上，且回蚀该介电层到该控制闸极顶表面的一层次；及

重复步骤直到该控制闸极完全地被覆盖；

沉积一薄氮化硅层覆盖于该控制闸极及该介电层上；及

回蚀该薄氮化硅层，以形成薄氮化硅间隙壁。

40.一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

一场离子植入内存单元隔离，位于一内存区中；

一自行对准硅化逻辑闸极及一相邻自行对准硅化源极/汲极区，位于一逻辑区中；

一内存闸极及一相邻自行对准硅化源极/汲极区，位于该内存区中；

控制闸极，位于该内存闸极的侧壁上，藉由一氧化物-氮化物-氧化物(ONO)层而隔离；及

一自行对准硅化字闸极，接触该内存闸极。

41.如权利要求40所述之组件，其中该控制闸极与一位线平行，且其中该字闸极与该控制闸极及该位线垂直。

42.如权利要求40所述之组件，其中该内存闸极及该逻辑闸极包括有多晶硅。

43.如权利要求40所述之组件，其中该字闸极选自于包含有多晶硅、钨/多晶硅、及氮化钨/多晶硅的组群。

44.如权利要求40所述之组件，其中该氧化物-氮化物-氧化物(ONO)层亦位于该控制闸极下。

45.如权利要求40所述之组件，其中该氧化物-氮化物-氧化物(ONO)层并不位于与该源极/汲极区相邻部份的该控制闸极下。

46.一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

一内存单元隔离及逻辑组件隔离的浅沟槽隔离；

一逻辑闸极及一相邻自行对准硅化源极/汲极区，位于一逻辑区中；

一内存闸极及一相邻源极/汲极区，位于一内存区中；

控制闸极，位于该内存区的侧壁上，藉由一氧化物-氮化物-氧化物(ONO)层而隔离；及

一通过一介电层的局部配线，与该内存区的该源极/汲极区接触。

47.如权利要求46所述之组件，其中该控制闸极与一字线平行，且其中一位线与该控制闸极及该字线垂直。

48.如权利要求46所述之组件，其中该内存闸极及该逻辑闸极包括有多晶硅，位于一盖氮化层下。

49.如权利要求46所述之组件，其中该氧化物-氮化物-氧化物(ONO)层亦位于该控制闸极下。

50.如权利要求46所述之组件，其中该氧化物-氮化物-氧化物(ONO)层并不位于与该源极/汲极区相邻部份的该控制闸极下。

51.一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

一内存组件隔离的浅沟槽隔离，沿着一位线的方向，及一逻辑组件隔离的浅沟槽隔离；

逻辑闸极及相邻自行对准硅化源极/汲极区，位于一逻辑区中；

双金属位线，分别地与内存区中的一内存闸极的每侧上的扩散区接触，其中该内存闸极作为一字线；

控制闸极，位于该内存闸极的侧壁上，且沿该字线及相邻源极/汲极区，其中在该内存闸极侧壁上的该控制闸极藉由一介电层而与该内存闸极隔离，其中一介电层亦位于该控制闸极下，且其中该字线及该控制闸极与该双金属位线垂直；

使该接触扩散区的延伸区在该字线之间沿着用于位线接触的一位线方向交替，其中该接触扩散区的该延伸区在一侧上接触到一个该双金属位线，且在另一侧上接触到另一个该双金属位线；及

一通过一介电层的局部配线，与该内存区的一个该源极/汲极区接触。

52.如权利要求51所述之组件，其中该内存闸极及该逻辑闸极包括有多晶硅，位于一氮化钛/氮化钨层下，该氮化钛/氮化钨层在一盖氮化层下。

53.如权利要求51所述之组件，其中该介电层包括有氧化物/氮化物/氧化物(ONO)。

54.如权利要求51所述之组件，其中该介电层并不位于与该源极/汲极区相邻部份的该控制闸极下。

55.一种双MONOS内存单元数组及CMOS逻辑组件集成电路组件，包括有：

逻辑闸极及相邻自行对准硅化源极/汲极区于一逻辑区中；

内存闸极及相邻自行对准硅化源极/汲极区于一内存区中；

控制闸极，位于该内存闸极的侧壁上，藉由一氧化物/氮化物/氧化物层而与该内存闸极隔离；

字线与该控制闸极平行；

一第一扩散区，于该字线的一侧上，其中该第一扩散区藉由浅沟槽隔离区将位线分开；

一第二扩散区，于该字线的另一侧上，其中该第二扩散区形成一连续扩散线；及

一金属线，覆盖于该字线上且与该字线垂直，其中该金属线接触每个该第一扩散区的该位线，且其中该金属线作为一位线，且其中该金属线并不会接触到该连续扩散线，且其中该连续扩散线作为一源线。

56.如权利要求55所述之组件，其中该内存闸极及该逻辑闸极包括有多晶硅，覆盖于一氮化钛/氮化钨层下，其氮化钛/氮化钨层位于一盖氮化层下。

57.如权利要求55所述之组件，其中该氧化物/氮化物/氧化物(ONO)层亦在该控制闸极下。

58.如权利要求55所述之组件，其中该氧化物/氮化物/氧化物(ONO)并不位于与该源极/汲极区相邻部份的该控制闸极下。

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