CN1941301A - 制造晶体管的方法和形成存储设备的方法 - Google Patents

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Abstract

一种制造晶体管的方法。在一个实施例中，该方法包括，通过在衬底中定义栅凹槽形成栅电极。在与凹槽相邻的位置处，在每个隔离沟槽中定义板状部分，由此两个板状部分将与凹槽连接，并且凹槽设置在两个板状部分之间。在一个实施例中，通过相对于半导体衬底材料选择性地刻蚀隔离沟槽的隔离材料的刻蚀工艺，定义板状部分。在有源区和凹槽之间的界面处并且在有源区和板状部分之间的界面处，提供了栅绝缘材料，并且栅电极材料被设置为填充凹槽和两个板状部分。

Description

制造晶体管的方法和形成存储设备的方法
相关申请的交叉引用
本非临时申请要求在2004年9月10日提交的题为“TRANSISTOR，MEMORY CELL ARRAY AND METHOD OF MANUFACTURING A TRANSISTOR”的临时美国专利申请Serial No.10/939,255，Attorney Docket No.I433.127.101/13288的提交日期的优先权，其整体内容在此处并入作为参考。
技术领域
本发明涉及一种形成晶体管的方法，其特别地可用于动态随机存取存储单元。而且，本发明涉及一种形成存储设备的方法。
背景技术
动态随机存取存储器(DRAM)的存储单元通常包括：存储电容器，用于存储表示待存储的信息的电荷；和存取晶体管，其同存储电容器连接。该存取晶体管包括第一和第二源/漏区、连接第一和第二源/漏区的沟道、以及控制在第一和第二源/漏区之间流动的电流的栅电极。该晶体管通常至少部分地形成在半导体衬底上。栅电极形成了字线的一部分，并且通过栅极电介质同沟道电绝缘。通过经由对应的字线对存取晶体管寻址，读出了存储在存储电容器中的信息。
在目前使用的DRAM存储单元中，存储晶体管可被实现为沟槽晶体管，其中两个电容器电极设置在沟槽中，该沟槽在垂直于衬底表面的方向中，在衬底中延伸。
根据DRAM存储单元的另一实现方案，电荷存储在堆叠电容器中，该堆叠电容器是在衬底表面上面形成的。
存储设备进一步包括外围部分。通常，存储设备的外围部分包括用于对存储单元寻址和用于处理接收自独立存储单元的信号的电路。通常，外围部分形成在与独立存储单元相同的半导体衬底上。因此高度理想的是具有这样的制造工艺，即可以通过该工艺同时形成存储单元阵列和外围部分的部件。
在存储单元的晶体管中，存在晶体管的沟道长度的下限，低于该下限时非寻址状态下的存取晶体管的隔离属性是不充分的。有效沟道长度的下限leff限制了具有相对于半导体衬底的衬底表面水平形成的存取晶体管的平面晶体管单元的等比例缩小能力。
垂直晶体管单元提供了增强沟道长度同时维持所需用于形成存储单元的表面积的可能性。在该垂直晶体管单元中，存取晶体管的源/漏区以及沟道区在垂直于衬底表面的方向中对准。
增强有效沟道长度Leff的概念称为凹陷沟道晶体管，例如了解自美国专利No.5,945,707。在该晶体管中，第一和第二源/漏区配置在平行于衬底表面的水平面上。栅电极配置在凹槽中，其是在半导体衬底上形成的。该凹槽设置在晶体管的两个源/漏区之间。因此，有效沟道长度等于两个源/漏区之间的距离与凹陷凹槽的深度的两倍的和。该有效沟道长度Weff对应于最小结构尺寸F。
另一已知的晶体管概念称为FinFET。Fin FET的有源区通常具有鳍或脊的形状，其形成在两个源/漏区之间的半导体衬底中。栅电极在鳍的两侧或三侧包围鳍。Deok-Hyung Lee等人的“Fin-channel-array transistor(FCAT)featuring sub-70nm low power and highperformance DRAM”，IEDM Tech.Dig.，pp.407-410，2003公开了进一步的晶体管。
在美国专利申请No.2005/0003308中描述了一种形成特殊接触栓塞的方法，其整体内容在此处并入作为参考。
发明内容
本发明的一个或多个实施例提供了一种制造晶体管的方法。在一个实施例中，该方法包括，通过在衬底中定义栅凹槽形成栅电极。在与凹槽相邻的位置处，在每个隔离沟槽中定义板状部分，由此两个板状部分将与凹槽连接，并且凹槽设置在两个板状部分之间。在有源区和凹槽之间的界面处，并且在有源区和板状部分之间的界面处，提供了栅绝缘材料。栅电极材料被设置为，填充凹槽和两个板状部分。
附图说明
所包括的附图用于提供对本发明的进一步的理解，并且附图被并入本说明书并形成本说明书的一部分。附图说明了本发明的实施例以及用于解释本发明的原理的描述。通过参考下面的详细描述，本发明的其他的实施例以及本发明的许多预期优点将是显而易见的并且得到更好地理解。附图的元素不必相互成比例。相似的参考数字表示对应的相似部分。
图1示出了根据本发明的存储设备的一个实施例的平面视图。
图2A～2F示出了通过本发明的方法制造的晶体管的一个实施例的截面视图。
图3～33示出了本发明的第一实施例。
图34～54示出了本发明的第二实施例的工艺。
图55～58示出了第二实施例的变型的工艺。
图59示出了根据本发明的第二实施例的方法制造的完整的晶体管的视图。
图60～77示出了本发明的第三实施例。
图78～86示出了本发明的第四实施例。
图87～100示出了本发明的第五实施例。
图101～119示出了本发明的第六实施例。
具体实施方式
在下面的详细描述中参考附图，该附图形成该详细描述的一部分，并且其中借助于可实践本发明的示意性具体实施例示出了该附图。在这方面，参照所描述的附图的取向使用方向性术语，诸如“顶部”、“底部”、“正面”、“背面”、“前面”、“后面”等。由于本发明的实施例的部件可以定位在多个不同的取向中，因此方向性术语用于说明的目的而非限制。应当理解，在不偏离本发明的前提下，可以利用其他的实施例并且可以进行结构或逻辑上的修改。因此，下面的详细描述不具有限制的意义，并且本发明的范围由附属权利要求限定。
图1示出了具有根据本发明的一个实施例的晶体管、或者可通过本发明的方法制造的晶体管的示例性存储设备的平面视图。在图1的中心部分中，示出了包括存储单元100的存储单元阵列。每个存储单元100包括存储电容器3和存取晶体管16。存储电容器3包括存储电极和反向电极，存储电极同存取晶体管16的第一源/漏区121中的对应区连接。存取晶体管16的第二源/漏区122同对应的位线连接。在第一和第二源/漏区121、122之间形成的沟道的导电性由通过对应的字线8进行寻址的栅电极控制。在一个实施例中，存储电容器可以实现为沟槽电容器或者堆叠电容器。
存储单元阵列的具体布局是任意的。具体地，存储单元100可以排列为例如棋盘的图案或者任何其他适当的图案。如图1中所示出的，存储单元被配置为使得单一的存储单元100具有8F2(4F×2F)的面积并且可以实现为折叠位线结构。图1的存储设备进一步包括外围部分101。外围部分101通常包括核心电路102，其包括用于对字线8寻址的字线驱动器103和用于感应由位线9传送的信号的传感放大器104。核心电路102通常包括其他的设备，特别是用于独立存储单元100的控制和寻址的晶体管。外围部分101进一步包括支持部分105，其通常位于核心电路101外部。外围部分的晶体管可以是任意的。具体地，它们可以实现为常规的平面晶体管。然而，它们也可以通过参考图2示出的方式实现。
图2A示出了沿连接第一和第二源/漏区121、122的第一方向的阵列晶体管16的截面视图。
晶体管16包括第一和第二源/漏区121、122以及连接第一和第二源/漏区121、122的沟道14。沟道的导电性由栅电极85控制。有源区12具有鳍或脊的形状，并且鳍的三侧由栅电极包围。
第一和第二源/漏区121、122设置在半导体衬底1的表面区域中。栅电极85包括凹槽区域852和两个板状部分851。栅电极85的凹槽区域设置在衬底表面10中刻蚀的凹槽73中。因此，有源区的顶侧11a设置在比半导体衬底的表面10更深的深度处。板状部分851在位于所述截面的前面和后面的平面中延伸，并且因此由虚线示出。
凹槽区域852的下部通过栅极介电层88同硅材料电绝缘。第一和第二源/漏区121、122通过氮化硅隔层86同凹槽部分852电绝缘。此外，牺牲氧化硅层181设置在氮化硅隔层86同第一和第二源/漏区121、122之间。提供了第一接触区域93，以便于使第一源/漏区121同存储电容器电连接，并且提供了第二接触区域94，以便于使第二源/漏区122同位线(未示出)电连接。
栅电极85通常由多晶硅制成。第一和第二源/漏区121、122被实现为正常或重掺杂硅区域，并且因此呈现良好的导电性。任选地，第一源/漏区121或者源/漏区121、122二者可以额外地包括轻掺杂区域(未示出)，其分别设置在沟道区和重掺杂区域之间。沟道14是轻p型掺杂的，并且因此使第一源/漏区同第二源/漏区绝缘，除非向栅电极85施加适当的电压。
第一和第二接触区域93、94之间的电流路径包括在第一垂直方向中，即向下延伸的第一组成部分15a，在水平方向中延伸的第二组成部分15b，和向下，即在与第一垂直方向相反的第二垂直方向中延伸的第三组成部分15c。换言之，电流路径包括沟道区14以及从源/漏区121的边界到接触区域93、94的距离。
因此，从第一接触区域93流向第二接触区域94的电流将首先具有弱栅控垂直路径，然后是强栅控垂直路径，随后具有强栅控水平路径，再后是强栅控垂直路径，之后是弱栅控垂直路径。换言之，由于电流路径包括在衬底表面中形成的凹陷中延伸的部分，因此重掺杂的第一和第二源/漏区121、122之间的最小距离相比于FinFET有所增加，在FinFET中有源区沿衬底表面设置并且其中电流路径仅包括水平路径。结果，源/漏区-沟道结处的电场减小，因此泄漏电流减小。
而且，重掺杂区域121、122通过隔层部分86同栅电极852隔开，由此栅电极的电场对重掺杂区域的影响减小。
图2B示出了在垂直于图2A的方向中的晶体管的截面。具体地，示出了跨越有源区的鳍区域11的截面，即有源区具有窄的宽度的部分，该鳍区域在其三侧上由栅电极围绕。在鳍区域11中，有源区具有脊或鳍的形式。有源区具有顶侧11a和两个侧面11b，顶侧11a的长度小于侧面11b的长度。
在图2B中，栅电极851的板状部分852沿脊的侧面11b设置，而栅电极的凹槽状部分852沿脊的顶侧11a设置。栅电极85通过栅极电介质80同鳍区域11绝缘。如由图2B所看到的，电流路径15处于同图1B中所示的平面垂直的方向中。
由于鳍区域很窄的宽度，晶体管体可以完全耗尽，由此可以改善晶体管的亚阈值斜率。结果，获得了改善的导通电流/截止电流比。根据本发明的一个实施例，可以使鳍区域局部变薄，由此使沟道区的宽度小于第一和第二源/漏区的宽度。结果，相对于已知的晶体管，可以在不减小源/漏区的接触面积的情况下，进一步改善晶体管的截止电流。结果，接触电阻未增加。
在图2A和2B中示出的结构中，沟道长度Leff对应于第一和第二源/漏区之间的距离。此外，沟道宽度对应于其导电性受控于栅电极的区域的宽度。具体地，鳍的高度可以是20～100nm，并且鳍的宽度可以小于35nm。
由于沟道宽度增加且电阻减小，因此，相比于已知的晶体管，本发明的晶体管提供了改善的导通电流。而且，该晶体管呈现出更大的亚阈值特性的斜率以及显著减小的体效应。由此进一步增加了导通电流。
此外，由于该晶体管更大的沟道长度和更大的亚阈值特性的斜率，相比于已知的晶体管，该晶体管提供了改善的截止电流。
总而言之，图2A和2B中示出的晶体管结合了改善的导通电流和减小的截止电流。
图2C示出了图2A中示出的晶体管结构的变型。在图2C中，第一源/漏区包括重掺杂部分121”和轻掺杂区域121’。轻掺杂区域121’延伸到与第二源/漏区122相同的深度。
通过在重掺杂区域121”和沟道14之间提供轻掺杂区域121’，可以减小电场。因此，可以减小结泄漏电流。
通常说来，泄漏电流对应于未对栅电极寻址时从存储电容器流向第二源/漏区或硅体的电流。由于具体地，第一源/漏区-沟道结处的电场高度影响泄漏电流，因此有利的是减小第一源/漏区-沟道结处的电场。通过减小泄漏电流，可以增加保持时间，即在该时间期间信息被可识别地存储在存储单元中。
因此，第一和第二源/漏区的不对称配置，具体地，图2C中示出的配置，其中第一源/漏区121包括轻和重掺杂部分并且轻掺杂部分121’延伸到与第二源/漏区122相同的深度，这是非常有利的。
然而，同样在本发明的范围内的是，第二源/漏区122包括轻度和重掺杂部分，其中轻掺杂区域配置在重掺杂区域和沟道区之间。具体地，包括轻度和重掺杂部分的第一和第二源/漏区可以以对称的方式配置。
根据图2C中示出的实施例，轻掺杂的第一源/漏区121’的下侧设置在栅电极的凹槽部分852的下边缘下方，或者低于鳍区域的顶侧。结果，可以显著增加第一源/漏区的有效宽度。由于该宽度主要确定了导通电流，因此进一步改善了晶体管的导通电流特性。
随后将与存储电容器连接的重掺杂的第一源/漏区121通过厚的隔层86’与栅电极屏蔽开。因此，与存储负载连接的结处的电场将减小。结果，将进一步增加保持时间。
上文描述的晶体管可以通过数种方式修改。例如，板状部分851可以延伸到从栅电极的凹槽区域的底部部分开始测量的20～100nm的深度。
例如，通过执行刻蚀工艺，其从隔离沟槽开始刻蚀硅衬底材料以及隔离材料，可以获得图2A中示出的结构。随后，在隔离沟槽中刻蚀袋(pocket)，以便于形成栅电极的板状部分851。具体地，这可以通过选择性地相对于硅刻蚀二氧化硅的刻蚀工艺实现。为了以这样的方式形成晶体管，优选地，第一硬掩模叠层包括二氧化硅层、多晶硅(多晶体硅)层、二氧化硅层以及顶部的多晶硅层。可替换地，第一硬掩模叠层可以包括氮化硅层、二氧化硅层和多晶硅层。在任一情况中，重要的是，第一硬掩模叠层包括多晶硅层作为最顶层，其将不会受到用于刻蚀二氧化硅的刻蚀工艺的攻击。
任选地，可以在第一硬掩模叠层的表面上提供包括碳层的第二硬掩模叠层。
在图2D和2E中，栅电极85形成在半导体衬底1中形成的栅凹槽中，并且板状部分851相比于凹槽部分852仅延伸到衬底中稍深的深度。具体地，如图2E中示出的，板状部分851延伸到从栅电极的凹槽部分的底部部分开始测量的高达约5～25nm的深度。此外，不使与栅电极相邻的区域相对于有源区变窄，其通过形成隔离沟槽2定义。因此，当施加典型的栅电压时，沟道将不是完全耗尽的。然而，特别地可由图2E得到的，所得到的晶体管相比于常规的凹陷沟道晶体管具有增加的沟道宽度。在图2D中示出的晶体管中，第一和第二源/漏区121、122可以延伸到比该图中指出的深度更深的深度。具体地，它们可以延伸到栅凹槽73的底部下面。在下文中，图2D和2E中示出的晶体管还将被称为EUD(“延伸U形凹槽器件”)。
如下文将更加详细描述的，在制造图2D和2E中示出的器件时，提供栅电极的工艺包括在半导体衬底中定义栅凹槽的工艺，由此最终栅凹槽在有源区中在垂直于半导体衬底的方向上从半导体衬底的表面延伸到第一深度。
具体地，定义栅凹槽的工艺包括选择性刻蚀工艺，其相对于隔离沟槽的隔离材料选择性地刻蚀衬底材料。随后，在每个隔离沟槽中，在与凹槽相邻的位置处定义袋，由此两个袋将与凹槽连接，并且凹槽设置在两个袋之间，这两个袋延伸到比第一深度更大的第二深度。在下一个工艺中，在有源区和凹槽之间的界面处并且在有源区和袋之间的界面处提供栅绝缘材料，并且淀积栅电极材料，以便于填充凹槽和两个袋。
为了定义栅凹槽，可以使用不同种类的硬掩模。
具体地，可以在半导体衬底1的表面上，或者在半导体衬底的表面上淀积的二氧化硅牺牲层上，提供第一硬掩模叠层。第一硬掩模叠层包括至少一个与半导体衬底的材料不同的材料层。任选地，可以在第一硬掩模叠层的表面上提供第二硬掩模叠层，该第二硬掩模叠层包括碳层。
为了形成参考图2D和2E示出的晶体管，用于在衬底中刻蚀栅凹槽的工艺是相对于隔离沟槽的隔离材料选择性地刻蚀半导体材料的刻蚀工艺。为了形成图2D和2E中示出的晶体管，第一硬掩模叠层没有必要包括多晶硅层作为最顶层。具体地，第一硬掩模叠层可以包括任何下列组合：多晶硅层/二氧化硅层/多晶硅层(任选)、氮化硅层/二氧化硅层/多晶硅层(任选)和多晶硅层/氮化硅层。
然而，优选的是使用包括碳层的第二硬掩模叠层。具体地，碳硬掩模由碳膜形成，其可以通过物理汽相淀积或者化学汽相淀积进行淀积。具体地，该碳膜可由无定形碳制成，其可以任选地包括氢。
具体地，为了制造具有收缩特征尺寸的半导体器件，有必要使用薄的抗蚀剂材料，用于获得将要定义的结构的深度与直径的长宽比，该宽长比受限于特定值。然而，如果采用具有100～200nm厚度的抗蚀剂层，则不能获得刻蚀工艺的所需的选择性。出于该原因，优选的是采用碳硬掩模，其包括具有200～300nm厚度的碳层和具有约50～70nm厚度的氮氧化硅层。具体地，采用SiON层作为被构图的硬层。在构图碳层的后续工艺中，被构图的SiON层作为硬掩模。由碳制成的硬掩模层是非常有利的，原因在于其易于使用例如O2等离子体进行刻蚀。
通过本发明的方法制造的晶体管有利地包括侧壁隔层86，例如图2A中所示出的。具体地，在栅电极85同第一和第二源/漏区121、122之间的界面处提供侧壁隔层86，以便于有效地使栅电极同第一和第二源/漏区绝缘。侧壁隔层86具有大于栅极介电层88的厚度，并且因此使施加给栅电极85的电势有效地屏蔽开相邻的第一和第二源/漏区121、122。具体地，优选的是由二氧化硅形成侧壁隔层86，至少形成其上面的部分。
图2F示出了一种EUD，其中第一和第二源/漏区121、122延伸到比图2D所示出的更深的深度。此外，在栅电极85同第一和第二源/漏区121、122之间的边界处提供了隔层，以便于有效地使栅电极85同第一和第二源/漏区121、122绝缘。
根据本发明的优选实施例，在形成FinFET或EUD时，形成栅凹槽，并且提供由牺牲材料制成的隔层，在后面的加工工艺中该隔层由诸如SiO2隔层的永久隔层替换。在该情况中，有利地，可以利用牺牲隔层的属性，在后面的加工工艺中该牺牲隔层由例如SiO2的永久隔层替换。
在该情况中，在将形成永久隔层的位置处，具体地，在将栅电极同第一和第二源/漏区分隔开的位置处，形成牺牲隔层。
此外，根据本发明的方法，在第一硬掩模叠层中定义第一开口之后，优选地，在第一开口的侧壁上提供牺牲隔层。然后，各向同性地刻蚀衬底材料，并且在随后的工艺中，移除牺牲隔层。由此，在衬底中形成的凹槽的直径可以相对于第一硬掩模叠层中的第一开口的直径减小。由此可以进一步减小临界尺寸(“CD”)。
此外，在制造包括存储单元阵列以及还包括晶体管的外围部分的存储设备时，对于如何制造外围部分的和阵列部分的晶体管存在不同的方法。例如，可以形成外围栅极介电层和外围多晶硅层，然后完成阵列晶体管，随后淀积叠层用于形成外围栅电极以及存储单元阵列的字线。在该情况中，可以有利地采用外围栅极电介质和外围多晶硅层作为用于形成阵列晶体管的第一硬掩模叠层的一部分。该实施例是有利的，这是因为硬掩模叠层和外围栅电极的层可以通过共同的淀积工艺形成。
作为替换方案，在生长氧化物牺牲层之后可以形成阵列晶体管，随后执行用于形成外围栅极介电层的工艺和用于形成叠层的工艺，用于形成外围栅电极以及阵列的字线。该实施例是有利的，这是因为外围栅极电介质不受用于形成阵列晶体管的工艺的影响。
此外，本发明提供了一种用于制造包括位线的存储单元阵列的方法，该位线用于使第二源/漏区与对应的位线电连接。具体地，如果采用包括二氧化硅层、多晶硅层和二氧化硅层的硬掩模叠层作为第一硬掩模叠层，则可以使用用于形成位线接触的特殊方法。然而，如果第一硬掩模叠层包括氮化硅和二氧化硅层，则可以有利地避免相邻字线之间的电容耦合，由此减小了串扰效应。
在下文中，将参考栅极介电层或者栅绝缘层，具体地诸如栅氧化物。然而，对于本领域的技术人员显而易见的是，可以使用任何其他的适当的介电材料作为栅极电介质。
图3～33示出了本发明的第一实施例。如所将描述的，提供了存储单元，其结合了包括由二氧化硅制成的隔层的晶体管。
图3A示出了在形成存储电容器之后和定义有源区12之后的部分存储单元阵列的平面视图。具体地，有源区被形成为条形的片段，一行中的两个有源区12的片段通过沟槽顶部氧化物34相互绝缘，该氧化物34是在对应的沟槽电容器上面形成的。使相邻的不同行的有源区12的条隔开，隔离沟槽设置在相邻的行之间，隔离沟槽填充有隔离材料。有源区12的片段以棋盘的方式排列，由此相邻行的片段以交错的方式排列。更具体地，相邻行的片段偏移半个单元间距，具体为2F。
在图3B中示出了图3A中示出的阵列的I和I之间的截面。如由图3B所看到的，沟槽电容器3被提供为在半导体衬底1中，具体地在硅衬底中延伸。沟槽电容器3包括内部电极31、设置在内部电极31和反向电极313之间的电容器介质312。在沟槽电容器3的上部中，提供了如本领域中常规的隔离环。提供了多晶硅填料31，以便于实现内部电容器电极31与在隔离环上面形成的埋带窗口33之间的电接触。在多晶硅填料311上面，提供了沟槽顶部氧化物层34。例如，顶部氧化物层34的总厚度可以约为30nm，其中顶部氧化物层34优选地从衬底表面10凸出约15nm，由此埋带窗口33被设置为与衬底表面10接近。参考数字21表示在平行于所示截面的截面中形成的隔离沟槽2的底部部分。
沟槽电容器3的形成通常是已知的，并且为了简便省略了关于其的描述。具体地，沟槽电容器包括埋带，以便于实现内部电容器电极31和待形成的晶体管的第一源/漏部分之间的电接触。多晶硅填料311的掺杂剂扩散到衬底部分中，以便于形成埋带外扩散部分331。
此外，用于横向限制有源区12的隔离沟槽2被刻蚀并且使用普通的隔离材料进行填充。具体地，隔离沟槽2填充有第一二氧化硅层、氮化硅衬层和二氧化硅填料。
在下一个工艺中，淀积第一和第二硬掩模叠层4。具体地，淀积具有约10nm厚度的氮化硅层41、具有约120nm厚度的二氧化硅层42、和具有50nm厚度的多晶硅层43。随后，淀积具有约180nm厚度的碳硬掩模层44和具有60nm厚度的氧氮化硅层45。具体地，氧氮化硅(SiON)层45用作用于对碳层44构图的硬层。此外，SiON层45是抗反射涂层。任选地，可以在衬底表面10和氮化硅层41之间提供SiO2牺牲层(未示出)。图4中示出了所得到的结构。
在下一个工艺中，在SiON层45中形成开口。例如，通过锥形刻蚀工艺形成SiON层45中形成的开口，由此其底部部分处开口的直径小于SiON层的顶部部分处的直径。该开口被形成为以便它们具有椭圆的形状，其中较长边同较小边的比约为2∶1.2。具体地，SiON层45的底部部分处的开口直径可以是50～300nm。
图5中示出了所得到的结构。
在下一个工艺中，刻蚀碳硬掩模44。随后通过选择性刻蚀工艺，其停止于氮化硅层41上，刻蚀多晶硅层43和二氧化硅层42。图6中示出了所得到的结构，其中在图6的上部中示出了平面视图。如可以看到的，在SiON层45中形成开口46。图6的下部示出了上部中的I和I之间的截面。如可由下部看到的，开口46延伸到氮化硅层41。
相对于硅和二氧化硅选择性地刻蚀氮化硅41。随后执行刻蚀工艺，以便于同时刻蚀二氧化硅和硅。具体地，通过该刻蚀工艺刻蚀约15～60nm的Si。结果，开口46延伸到硅衬底1中。而且，还刻蚀与图7所示垂直的部分中的隔离沟槽2的上部。
随后移除SiON层以及碳硬掩模层44。具体地，可以在O2等离子体中刻蚀碳硬掩模。图7中示出了所得到的结构。
图7的上部示出了关于所得到结构的平面视图。如可以看到的，在多晶硅层43中形成了开口46。在开口46中，未覆盖有源区12的硅衬底材料1。隔离沟槽被设置为同有源区12相邻，隔离沟槽2在开口中未被覆盖。在图7的下部中示出了该结构的截面视图。如可以看到的，开口46延伸到硅衬底1中。例如，开口46可以延伸到衬底中低于其表面10约15nm～60nm，以便于形成栅凹槽73。
形成氮化硅隔层47。具体地，保形地淀积具有约0.3F的厚度的氮化硅层，随后执行各向异性刻蚀工艺，以便于形成隔层47。随后，执行用于刻蚀隔离沟槽2的二氧化硅材料的刻蚀工艺。具体地，刻蚀约100nm的SiO2。图8中示出了所得到的结构。
图8A的上部示出了关于所得到的结构的平面视图。如可以看到的，在多晶硅层43中形成了开口，该开口由环形氮化硅层47包围。在有源区12的任一侧上提供了隔离沟槽2。在图8A的下部中示出了该所得到结构的截面视图。如由图8A的上部所看到的，在I和I之间截取了该截面视图。如可以看到的，氮化硅层47设置在开口46的任一侧上。
图8B示出了如由图8A可看到的在II和II之间截取的截面视图。如可以看到的，通过氧化物刻蚀工艺，形成了在隔离沟槽2中延伸的袋状结构74。此外，氮化硅隔层47设置在开口46的上部处。
任选地，通过执行各向同性硅刻蚀工艺使有源区12减薄。具体地，使有源区减薄10～20nm。因此，有源区所得到的宽度总计约为小于35nm。在下一个工艺中，例如通过执行ISSG(原位蒸汽生成)氧化工艺淀积栅极介电层88。图9中示出了所得到的结构。
具体地，图9的上部示出了关于所得到的结构的平面视图。如可以看到的，现在有源区12相对于前面的图是减薄的。整个表面区域由二氧化硅层88覆盖，在图9的上部中指出了隔层47的位置。图9的下部示出了在I和I之间的截面视图。如可以看到的，栅极介电层88保形地淀积在整个衬底表面上。
图10示出了如由图9A可看到的在II和II之间截取的截面视图。如可以看到的，现在有源区12包括变薄的部分125。二氧化硅层88保形地形成在整个表面上。通过硅刻蚀工艺形成了延伸的袋状结构74。
淀积具有约80nm厚度的氮化硅牺牲层。随后，通过刻蚀使氮化硅层凹陷约100nm。结果，提供了氮化硅填料49，以便于填充剩余的已由前面的工艺形成的开口46。然后，通过通常已知的方法移除SiO2层88和多晶硅层43。结果，氮化硅隔层47和氮化硅填料49延伸到从氮化硅层41的顶部部分开始测量的约70nm或更高的高度。
图11A中示出了所得到的结构，其示出了例如由图9可看到的在I和I之间截取的截面视图。
图11B示出了在II和II之间截取的截面视图。如可以看到的，在垂直于图11A中示出的截面的截面中，开口46填充有氮化硅隔层47以及氮化硅填料49。
执行用于移除二氧化硅层42的刻蚀工艺。通过该刻蚀工艺，还移除了设置在氮化硅隔层47和氮化硅填料49之间的栅极介电层88的顶部部分。图12中示出了所得到的结构，其中图12的左边部分示出了I和I之间的截面视图，并且图12的右边部分示出了例如可由图1截取的III和III之间的存储设备的外围部分的截面视图。如可由图12看到的，现在除了其中将要形成栅电极的那些部分以外，衬底的全部表面由氮化硅层41覆盖。
形成具有4nm厚度的二氧化硅层54，作为用于保护氮化硅层41的层。例如，二氧化硅层54可以通过ISSG氧化工艺形成。图13中示出了所得到的结构。如可以看到的，现在整个表面由二氧化硅层54覆盖。
在存储设备的外围部分上提供抗蚀剂材料35，留下阵列部分未被覆盖。而且，执行用于提供第一和第二源/漏区121、122的注入工艺。图14中示出了所得到的结构。如可由图14看到的，现在III和III之间的外围部分由抗蚀剂层35覆盖，并且形成了第一和第二源/漏区121、122。
在下一个工艺中，执行去渣(deglazing)工艺以便于从阵列部分移除二氧化硅层54。随后，从外围部分移除抗蚀剂材料35。结果，外围部分保持由二氧化硅层54保护，而在阵列部分中，表面由氮化硅层41覆盖。图15中示出了所得到的结构。
执行利用热磷酸(hot phos)的刻蚀工艺，以便于相对二氧化硅选择性地刻蚀氮化硅。结果，从阵列部分移除氮化硅层41。此外，完整地刻蚀所形成的开口中间的氮化硅隔层47和氮化硅填料49。由于该刻蚀工艺相对于二氧化硅是选择性的，因此该刻蚀工艺未刻蚀外围部分。
图16中示出了所得到的结构。
执行刻蚀二氧化硅的刻蚀工艺。结果，移除了SiO2层54以及SiO2层88。图17中示出了所得到的结构。
在约800℃的温度下，执行利用HCI蒸汽的氧化工艺。由此，氧化未被覆盖的硅材料，以便于形成二氧化硅。结果，形成了二氧化硅层。具体地，该二氧化硅层包括栅极介电层88和二氧化硅隔层36，其被形成为具有约15～20nm的厚度，由此消耗了9～12nm的Si。
执行利用热磷酸的氮化物刻蚀工艺。由此从外围部分移除了氮化硅层41。图18中示出了所得到的结构。
任选地，可以执行用于提供外围晶体管的掺杂区域的注入工艺。这样，如果存在牺牲SiO2，则将其移除。
随后，执行HCI蒸汽中的氧化工艺，以便于提供外围栅极介电层29。随后，淀积具有约80nm厚度的多晶硅层，然后执行用于使多晶硅凹陷约60nm的刻蚀工艺。结果，整个表面由多晶硅层48覆盖，现在衬底表面中形成的开口由多晶硅材料填充。图19中示出了所得到的结构。具体地，如可由图19A看到的，在I和I之间的截面视图中，现在栅凹槽填充有多晶硅材料。在下面的图中，尽管部分SiO2层36、29被示出为在电容器沟槽上面，但是对于本领域的技术人员显而易见的是，依赖于已经形成SiO2层的工艺条件，这些层未形成为覆盖电容器沟槽的连续的层。更具体地，如果通过热氧化形成了SiO2层36、29，则它们不在填充于电容器沟槽中的沟槽顶部氧化物34上面形成。
如可由图19B进一步看到的，其示出了II和II之间的截面视图，而且在垂直于图19A中所示截面的截面中，栅凹槽填充有多晶硅材料。
淀积用于形成栅堆叠的层。具体地，如本领域中常规的，淀积多晶硅层55、钨层82和氮化硅层56。图20中示出了所得到的结构。
随后，对用于形成栅电极的叠层构图，以便于形成字线。具体地，使用抗蚀剂图案刻蚀这些层，其中使用具有线/间隔图案的掩模形成该抗蚀剂层。然后，刻蚀该叠层。优选地，通过终点检测来检测刻蚀多晶硅层55的工艺的终点，以便于在多晶硅材料48上停止。图21中示出了所得到的结构。如可以看到的，在阵列部分中已经形成了有源的字线8a和通过的字线8b，而在III和III之间的外围部分中形成了外围栅电极8c。在图21中，示出了字线8a、8b相对于栅电极的稍微的未对准。如将由下面的描述所认识到的，该未对准不会引起不期望的短路。
下面将描述所执行的用于实现位线接触的形成，同时避免栅电极的下部和位线接触之间的短路的加工工艺。
首先，执行刻蚀多晶硅层55的工艺。任选地，刻蚀多晶硅层55的工艺可以是过刻蚀工艺，其还刻蚀多晶硅层48。可替换地，可以执行额外的用于刻蚀多晶硅层48的刻蚀工艺。图19中示出了刻蚀多晶硅材料之后的所得到的结构。
如可由图22看到的，在I和I之间的阵列部分中，现在在栅凹槽73的上部中移除了多晶硅材料。随后，任选地，栅凹槽73的该暴露部分可以填充以二氧化硅。为此，首先，通过使用CVD工艺，使用TEOS(四乙基原硅酸盐)作为起始气体，淀积约30nm的SiO2。随后，将二氧化硅层刻蚀约40nm。结果，在栅凹槽的底部部分处形成了SiO2填料37。在III和III之间的外围部分中，还刻蚀栅极介电层29。图23中示出了该任选工艺之后的所得到的结构。
任选地，执行氧化工艺，通过通常已知的方法，形成具有约7nm厚度的侧壁氧化物38。图24中示出了所得到的结构。
随后，将描述形成到第二源/漏区122的位线接触的方法。该加工工艺是已知的并且仅被描述为示例。对于本领域的技术人员显而易见的是，还可以通过任何其他的适当的工艺，具体地，通过自对准接触形成来形成位线接触。
为了形成位线接触，首先通过通常已知的方法，例如TEOS方法，淀积具有约(0.3×F)的厚度的二氧化硅层57。任选地，作为对参考图23所述的淀积二氧化硅填料37的工艺的替换方案，可以执行该工艺，以便于使用二氧化硅填充栅凹槽的上部部分。
图25中示出了所得到的结构。
随后，通过常规的方法形成位线接触栓塞95。具体地，淀积未掺杂的多晶硅层93。随后，执行CMP工艺，然后执行CVD(化学汽相淀积)工艺，用于形成氮化硅层94。随后，使用位线接触掩模并且刻蚀多晶硅层93和氮化硅层94，光刻定义了接触栓塞95。随后，从表面上移除光致抗蚀剂材料。图26中示出了所得到的结构。如可以看到的，在第二源/漏区122上面的位置处形成了位线接触栓塞95。
执行去渣工艺，以便于移除表面的二氧化硅层部分。随后，执行用于刻蚀氮化硅94的湿法刻蚀工艺。然后，执行各向异性刻蚀工艺，以便于移除二氧化硅层57的水平部分。图27中示出了所得到的结构。
如可以看到的，在阵列部分中，在第二源/漏区122上面形成了由多晶硅制成的接触栓塞95。第一源/漏区121未被覆盖。在III和III之间的外围部分中，从水平表面部分移除二氧化硅层57。
在整个表面上淀积二氧化硅层96。随后执行注入工艺，用于在存储设备的外围部分中注入轻掺杂的部分。此外，通过离子注入工艺提供p型和n型掺杂的部分。图28中示出了所得到的结构。如可以看到的，整个表面由薄的二氧化硅层96覆盖。
通过LPCVD(低压CVD)方法淀积具有12nm厚度的氮化硅层97。随后，淀积BPSG层。使BPSG层971退火，并且执行CMP工艺，以便于移除氧化物层96。图29中示出了所得到的结构。如可由图29的左边部分看到的，其示出了阵列部分的截面视图，现在位线接触栓塞95的多晶硅层材料93未被覆盖。
通过常规的刻蚀工艺移除多晶硅材料93。随后刻蚀与位线接触栓塞直接相邻的隔层氧化物96。结果，在表面中形成了位线接触开口90。随后，可以执行离子注入工艺，以便于提供形成了部分第二源/漏区122的掺杂袋133。图30中示出了所得到的结构。如可以看到的，位线接触开口90同第二源/漏区122接触。
在外围部分中形成开口27，以便于接触外围栅电极8c。通过常规的方法，即，通过光刻定义对应的开口，形成了该外围栅电极接触开口27。图31中示出了所得到的结构。
此外，通过光刻构图和刻蚀开口28，在外围部分中形成了外围接触26。具体地，开口27和28可以通过一个共同的刻蚀工艺同时形成。此外，执行用于减小接触电阻的注入工艺。图32中示出了所得到的结构。如可以看到的，在外围部分中，形成了外围栅电极开口72和外围接触开口28。
为了完成接触，在构图的开口27、28和90中填充导电材料。具体地，通过例如溅射，形成了Ti层98和TiN层981。随后，通过例如MOCVD(金属有机化学汽相淀积)或者溅射方法，淀积钨层99。随后，执行CMP(化学机械抛光)工艺。
然后，通过公知的方法形成位线9。
图33中示出了所得到的结构。如可以看到的，现在形成了存储单元，其包括同晶体管的第一源/漏区121连接的存储电容器3。该晶体管进一步包括第二源/漏区122，和通过栅极介电层88与沟道绝缘的栅电极48。栅电极48与包括多晶硅层55和钨层82的对应的字线8a连接。栅电极48通过二氧化硅隔层36和栅极介电层88与第一和第二源/漏区121、122绝缘，由此可以减小栅电极的电场。第二源/漏区122经由位线接触901与位线9连接。如可由图33看到的，即使是位线接触95相对于字线8a、8b未对准，也不会引起不期望的短路。位线9在相对于字线8a、8b的方向垂直的方向中延伸。
此外，在图33的右手部分示出了外围部分，外围部分的栅电极8c经由所提供的外围栅电极接触25和外围接触26连接。在阵列部分中，第一和第二源/漏部分121、122延伸到比栅电极48更大的深度。结果，连接第一和第二源/漏区的沟道主要具有相对于衬底表面的水平组成部分。在相对于所示截面垂直截取的截面视图中，有源区在其三个侧面由栅电极48包围。具体地，其中有源区具有脊形状的鳍区域被减薄，由此在阵列晶体管的操作过程中，沟道可以完全耗尽。
第二实施例涉及制造存储设备的方法，其中部分阵列部分和部分外围部分由相同的加工工艺加工。用于形成栅电极的第一硬掩模叠层包括第一多晶硅层、二氧化硅层和任选地第二硬掩模层。第二硬掩模叠层包括碳层。
根据本发明的第二实施例，覆盖阵列部分的第一多晶硅层还用作用于在阵列部分的晶体管的制造过程中掩蔽外围部分的掩模。阵列晶体管被形成为凹陷沟道晶体管，其中栅电极的板状部分延伸到衬底中比栅电极的凹槽区域更深的深度，该深度差不是很大。在完成阵列晶体管之后，从外围部分移除第一多晶硅层，并且完成存储设备的外围部分。
在下面的图中，示出了阵列部分和外围部分的截面视图。在这些视图中，阵列部分中的隔离沟槽2延伸到比外围部分中的隔离沟槽23更深的深度。然而，如所应理解的，阵列部分中的隔离沟槽2相比于外围部分中的隔离沟槽23可以延伸到任何适当的深度。具体地，阵列部分中的隔离沟槽2通常延伸到与外围部分中的隔离沟槽23相同的深度。
为了实现本发明的第二实施例，开始于图3中示出的结构，例如，首先在整个衬底表面上生长牺牲氧化物层24。随后，执行用于定义待掺杂的部分的光刻工艺。下一步，通常执行阱区注入。
随后，执行离子注入工艺，以便于提供掺杂部分124，其将形成完成的晶体管的第一和第二源/漏区。在该注入过程中，外围部分由光致抗蚀剂层掩蔽。在该工艺之后，从外围部分移除光致抗蚀剂材料。图34示出了所得到的结构的截面视图。
具体地，IV和IV之间的截面视图示出了平行于有源区12的方向的视图，如可由图3截取的。此外，图34的右手部分示出了V和V之间的截面视图，其是相对于有源区的方向垂直截取的，如可由图3A截取的。而且，VI和VI之间的截面视图示出了外围部分的截面视图，如可由图1截取的。如可由图34看到的，在阵列部分中的衬底表面10处提供了掺杂衬底部分124，而在外围部分中没有提供掺杂区域。
此外，如可由图34看到的，阵列部分中的隔离沟槽2延伸到预定的深度，在IV和IV之间的截面视图中，该隔离沟槽的底部部分由虚线21指出。
通过通常已知的方法淀积多晶硅衬层200，该多晶硅衬层具有约20～60nm的厚度。
图35中示出了所得到的结构。如可由图35看到的，现在整个衬底表面由多晶硅衬层200覆盖。
通过通常已知的方法淀积二氧化硅层201。具体地，二氧化硅层201具有约100nm的厚度，导致了平面衬底表面。图36中示出了所得到的结构。随后，如可由图37看到的，通过通常已知的方法提供具有约120nm厚度的多晶硅层202，以便于覆盖整个衬底表面。
首先通过通常已知的方法在整个衬底表面上淀积具有约150～300nm厚度的碳硬掩模层203，随后淀积具有约50～100nm厚度的SiON层204。
图38中示出了所得到的结构。
在SiON层204和碳硬掩模203中形成开口。如可由图39的上部得到的，其示出了所得到的结构的平面视图，待形成的开口具有椭圆的形状，其在平行于有源区方向的方向中和与之垂直的方向中具有两个不同的直径。优选地，执行第一锥形刻蚀工艺，以便于刻蚀SiON层204，随后执行用于刻蚀碳硬掩模层203的刻蚀工艺，该刻蚀工艺不是锥形的。
图39中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，在碳硬掩模层203和SiON层204中形成了开口7。开口在7IV和IV之间的截面视图中的直径小于V和V之间的截面视图中的直径。V和V之间的开口7的直径大于有源区12的宽度。此外，外围部分不受该刻蚀工艺影响。
刻蚀多晶硅硬掩模层202，随后执行用于刻蚀二氧化硅的刻蚀工艺。图40中示出了所得到的结构。如可以看到的，在IV和IV之间的截面视图中，刻蚀开口7，停止在多晶硅层200上。此外，在V和V之间的截面视图中，刻蚀开口7，停止在多晶硅层200上，而外围部分未受影响。
移除SiON层204、碳硬掩模层203和多晶硅层202，留下该结构由二氧化硅层201覆盖。随后，执行用于刻蚀多晶硅的刻蚀工艺，然后执行短的二氧化硅穿透刻蚀工艺。通过该刻蚀工艺，打开了二氧化硅层24。随后，执行刻蚀硅的刻蚀工艺，导致了形成于硅衬底材料中的硅凹槽73。图41中示出了所得到的结构。
如可以看到的，硅凹槽73延伸到这样的深度，即凹槽73的底部被设置为低于掺杂部分124的底部。如可由VI和VI之间的截面视图得到的，还从外围部分中移除SiON、碳和多晶硅硬掩模204、203、202。如可由图41的上部中示出的平面视图得到的，所得到的表面由二氧化硅覆盖，其中通过硅凹槽73打开的有源区12部分未被覆盖。
随后，执行各向同性硅刻蚀工艺，以便于横向移除10～20nm的硅材料。结果，在图42的IV和IV之间的截面视图中，扩宽了硅凹槽73，而在V和V之间的截面视图中加深了凹槽73。该刻蚀工艺之前的硅凹槽的位置由虚线指出。在硅凹槽73的顶部部分，二氧化硅层301从凹槽的侧壁横向凸出。在图42的上部中示出了所得到的平面视图。形成了瓶状结构205。
任选地，形成额外的二氧化硅牺牲层。随后，执行HF(氢氟酸)中的各向同性刻蚀工艺。结果，移除了瓶状结构，并且在隔离沟槽2中形成了袋74。具体地，袋74在隔离沟槽中延伸比硅凹槽73更深的深度。然而，袋状结构74和硅凹槽73的深度之间的差仅仅很小。具体地，执行该刻蚀工艺以便于刻蚀约10～20nm，其依赖于所使用的技术的最小结构特征尺寸F。
图43中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，现在在截面视图中移除了瓶状结构205。此外，如可由V和V之间的截面视图看到的，形成了袋状结构74。该袋状结构74相对于有源区12的表面仅稍微地凸出。在图43的上部中示出了关于所得到的结构的平面视图。
执行氧化工艺，以便于提供栅极介电层88。栅极介电层88具有2～6nm的厚度，其依赖于所使用的技术。
图44中示出了所得到的结构，其中图44的上部示出了平面视图，而图44的下部示出了各个截面视图。如可由IV和IV之间的以及V和V之间的截面视图得到的，现在栅凹槽73的表面由栅极介电层88覆盖。
淀积多晶硅层206，随后执行任选的用于使表面平面化的CMP工艺和用于刻蚀多晶硅层的各向同性刻蚀工艺。结果，硅凹槽73的下部填充有多晶硅材料206，如还可由图45得到的。
随后，在硅凹槽73的上部中形成二氧化硅隔层36。具体地，通过通常已知的方法淀积二氧化硅层，随后执行用于移除淀积的二氧化硅层的水平部分的各向异性刻蚀工艺。结果，形成了二氧化硅隔层36。图46示出了所得到的结构。具体地，图46的上部示出了关于所得到的结构的平面视图，而图46的下部示出了对应的截面视图。具体地，在其上部中的硅凹槽73的侧壁上形成了二氧化硅隔层36。
任选地，半导体衬底中形成的凹陷73由另外的多晶硅填料207填充，并且执行用于部分刻蚀该额外的填料207的刻蚀工艺。在图47中示出了该任选工艺之后的所得到的结构。如可由IV和IV之间的截面视图看到的，其是与有源区的方向平行地截取的，该额外的多晶硅填料207的表面高度近似对应于多晶硅衬层200的上边缘。
执行用于移除SiO2层的各向异性刻蚀工艺。结果，水平刻蚀SiO2层201。图48中示出了所得到的结构。如可以看到的，在外围部分的VI和VI之间的截面视图中，可以形成与外围隔离沟槽23相邻的氧化物隔层2010。在阵列部分中，完全移除二氧化硅层201，留下硅凹槽73中的SiO2隔层36。在图48的上部中示出了所得到的平面视图。
阵列部分由刻蚀掩模覆盖。然后，移除二氧化硅层的剩余部分并且执行多晶硅刻蚀工艺。而且，移除氧化物牺牲层24。随后，从阵列部分中剥离抗蚀剂。
在图49中示出了所产生的外围部分的截面视图。如可由图49看到的，现在外围部分中的衬底表面未被覆盖。由于在前面的工艺过程中，阵列部分由适当的抗蚀剂层覆盖，因此阵列部分不受所描述的工艺的影响。
执行用于移除二氧化硅层的刻蚀工艺。由此，从外围部分移除二氧化硅层24。随后，形成外围栅极介电层29。例如，外围栅极介电层可以具有1nm～6nm的厚度，其依赖于结构特征尺寸F。通过移除外围二氧化硅层24和提供栅极介电层29的工艺，现在出现了这样的栅极介电层29，其具有较小的由于前面的加工工艺引起的损害。图50中示出了所得到的结构。如可由示出外围部分的VI和VI之间的截面视图得到的，整个表面由二氧化硅层29覆盖。在阵列部分中，还淀积二氧化硅层29，覆盖整个表面，如可由IV和IV之间的以及V和V之间的截面视图得到的。
通过通常已知的方法淀积具有约35nm厚度的多晶硅层208。图51中示出了所得到的结构。
外围部分由刻蚀掩模覆盖，留下阵列部分未被覆盖。随后执行用于刻蚀多晶硅层208的刻蚀工艺和用于从阵列部分刻蚀二氧化硅层29的刻蚀工艺。移除覆盖外围部分的掩模。在图52中示出了所得到的结构。如可由VI和VI之间的截面视图得到的，外围部分不受该工艺的影响。在阵列部分中，移除多晶硅层208以及外围栅极介电层29。
从图52中示出的结构开始，通过共同的加工工艺加工外围部分以及阵列部分。更具体地，在后续工艺过程中，阵列部分和外围部分均不通过对应的抗蚀剂材料选择性地掩蔽，由此仅加工阵列部分或外围部分中的一个。
任选地，淀积额外的多晶硅层811。图53中示出了所得到的结构。如可由该图中示出的不同的截面视图所得到的，现在整个衬底表面由多晶硅层2080覆盖。
淀积用于形成字线和外围栅电极的层。具体地，栅电极可由WSi形成。在该情况中，在整个表面上淀积硅层811、WSi(硅化钨)层82以及氮化硅层81a。图54中示出了所得到的结构。
然而，对于本领域的技术人员显而易见的是，可以通过通常用于本领域中的任何其他的方法形成用于形成字线和外围栅电极的叠层。
随后，可以在阵列部分中使用具有线/间隔图案的掩模对栅叠层构图，以便于导致图59中示出的结构。
根据可替换的工艺流程，可以通过不同的方法获得图54中示出的结构。根据本发明的第二实施例，提供了包括第一多晶硅层200的硬掩模叠层。为了提供所需的用于刻蚀工艺的选择性，必须在衬底表面10和第一多晶硅层200之间提供牺牲层24。因此，如果氧化物牺牲层24和多晶硅层200形成了外围栅极介电层和用于形成外围栅电极的叠层的一部分，则可以额外地简化形成存储设备的工艺。然而，在该变型中，须特别注意栅极介电层29和第一多晶硅层200不受形成阵列部分中的晶体管的工艺的影响。
根据可替换的工艺流程，从图3中示出的结构开始，执行如上文所述的用于在阵列部分中定义阱区的阱区注入工艺。此外，执行用于提供掺杂部分124的离子注入工艺，之后该掺杂部分124将定义第一和第二源/漏区。随后，从整个表面上移除抗蚀剂材料。然后，淀积二氧化硅层29用作外围栅极电介质29。图55中示出了所得到的结构。如可由图55看到的，现在整个表面由二氧化硅层29覆盖。
随后，执行通过参考图35～48描述的工艺。图56中示出了所得到的结构。如可由图56看到的，现在整个表面由多晶硅层200覆盖。在栅凹槽73中，填充多晶硅材料206、207，栅电极的上部通过二氧化硅隔层36与掺杂部分124绝缘。在阵列部分中，多晶硅衬层200在外围栅极介电层29上形成。任选地，阵列部分可由适当的掩模覆盖，留下外围部分未被覆盖。随后，执行用于从外围部分移除二氧化硅残留物的刻蚀工艺。在从阵列部分移除掩模之后，在整个表面上淀积多晶硅层208。图57中示出了所得到的结构。
随后，通过通常已知的方法淀积用于形成字线和外围栅电极的层。例如，可以淀积硅层811以及WSi层82，随后淀积氮化硅层81a。图58中示出了所得到的结构。然而，对于本领域的技术人员显而易见的是，用于形成字线和外围栅电极的叠层可以通过本领域中通常使用的任何其他的方法形成。
随后，使用适当的掩模，例如具有线/间隔图案的掩模，对用于在外围部分中形成字线和栅电极的淀积层构图。图59中示出了所得到的结构。具体地，如可由图59的上部看到的，其示出了关于所得到的结构的平面视图，在衬底表面上形成了有源字线8a以及通过字线8b。如可由VI和VI之间的截面视图看到的，其示出了外围部分的截面视图，形成了外围栅电极8c，其通过栅极介电层29同有源支持部分绝缘。
如可由IV和IV之间的截面视图进一步得到的，栅电极85与对应的有源字线8a连接。所形成的晶体管包括第一和第二源/漏区121、122。在第一和第二源/漏区之间形成了沟道14。第一和第二源/漏区之间的电流路径15包括相对于衬底表面10垂直的以及水平的组成部分。第一源/漏区121经由多晶硅填料311同存储电容器3的存储电极31连接。栅电极85通过栅极介电层88同沟道14绝缘。此外，在栅电极的上部处提供了二氧化硅隔层36，用于使栅电极屏蔽第一和第二源/漏区，由此减小晶体管的泄漏电流。可以通过形成位线接触，例如通过参考图24～33示出的工艺流程，完成所示出的结构。更具体地，在下面的工艺中，可以任选地淀积二氧化硅层38，如图60中示出的。
在完成位线接触之后，形成位线，以便于相对字线垂直延伸。
根据本发明的第三实施例，阵列部分中的晶体管被形成为FinFET，其中栅电极在其个三个侧面处包围有源区，栅电极包括两个板状部分，其延伸到比根据本发明的第二实施例的深度更深的深度。由于第二实施例包括用于刻蚀10～20nm的SiO2的各向同性刻蚀工艺，因此不需要第二多晶硅层202用于形成根据第二实施例的阵列晶体管，如参考图43所示出的。但是，由于根据第三实施例，用于刻蚀SiO2的刻蚀工艺刻蚀约100nm，因此需要第二多晶硅层硬掩模层202用于实现本发明的第三实施例。
为了制造根据第三实施例的阵列晶体管，首先执行参考图34～40描述的工艺。然而，不执行用于提供之后将形成第一和第二源/漏区的掺杂部分124的注入工艺。
在如参考图40所描述的在硬掩模叠层中形成开口7之后，执行刻蚀硅和二氧化硅的刻蚀工艺。由此，在多晶硅层200中，以及在衬底表面和填充在隔离沟槽2中的二氧化硅材料上面形成的二氧化硅层中，也形成了开口7。图61中示出了所得到的结构。如可由图61看到的，在IV和IV之间的截面视图中，在硅衬底中以及在上面形成的层中形成了开口73。由于刚刚执行的刻蚀工艺相对于Si和SiO2不具有选择性，因此开口73具有比例如图41中示出的开口73更宽的截面。
此外，如可由V和V之间的截面视图看到的，其是相对于IV和IV之间的截面视图垂直截取的，开口73在衬底材料以及隔离沟槽2中延伸。此外，开口73可以延伸到衬底表面10下面15～60nm的深度。
在VI和VI之间示出的支持部分不受这些刻蚀工艺的影响。具体地，在外围部分中的衬底表面10上，形成了多晶硅衬层200、SiO2层201和多晶硅层202。如可由图61的上部中的截面视图看到的，开口73具有椭圆的形状，其中在有源区12的任一侧上，隔离沟槽2未被覆盖。
任选地，可以在整个表面上淀积薄的二氧化硅衬层。随后，通过通常已知的方法形成氮化硅隔层。具体地，保形地淀积具有约0.2×F～0.3×F的厚度的氮化硅层。随后，执行用于移除氮化硅层的水平部分的各向异性刻蚀工艺。由此，开口73的侧壁由氮化硅隔层47覆盖。图62中示出了所得到的结构。
执行相对于硅选择性地刻蚀二氧化硅材料的各向异性刻蚀工艺。由于开口73的侧壁受到氮化硅隔层47的保护，因此通过该刻蚀工艺在隔离沟槽2中形成了袋状结构74。例如，通过该刻蚀工艺，刻蚀约100nm的SiO2材料，由此袋状结构74的底侧位于氮化硅隔层47的底侧下方约100nm，并且位于半导体衬底1的表面10的下方约150nm。图63中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，平行于有源区的方向，凹槽被稍微加深，而在垂直于该截面视图的截面视图中，形成了袋状结构74。
执行各向同性Si刻蚀工艺，以便于使有源区12变窄。结果，形成了变窄的鳍区域11，并且延伸了袋74’。图64中示出了所得到的结构。
在下一个工艺中，通过通常已知的方法淀积用作栅极介电层的二氧化硅层88。图65中示出了所得到的结构。
随后，通过通常已知的方法形成多晶硅层，并且然后，使多晶硅层凹陷。结果，在栅凹槽73中形成的多晶硅填料206的表面位于与多晶硅衬层200的表面相同的高度处。图66中示出了所得到的结构。
如可由平面视图看到的，多晶硅填料206设置在栅凹槽73的中间。如可由IV和IV之间以及V和V之间的截面视图得到的，除了设置在栅凹槽73中的多晶硅填料206以外，整个表面由二氧化硅层88覆盖。
如可由V和V之间的截面视图得到的，现在凹槽73在其三个侧侧处包围有源区12。
执行用于刻蚀二氧化硅的刻蚀工艺，由此从那些未被多晶硅填料206覆盖的部分中移除栅极介电层88。图67中示出了所得到的结构。如可由外围部分中示出的VI和VI之间的截面视图看到的，现在多晶硅层202未被覆盖。在阵列部分中，在IV和IV之间的截面视图中，氮化硅隔层47未被覆盖。此外，在栅凹槽外侧，多晶硅层202未被覆盖。在图67的上部中示出了所得到的结构的平面视图。
淀积氮化硅层，以便于完全填充开口73。此外，执行各向异性刻蚀工艺，以便于移除氮化硅层的水平部分。结果，栅凹槽73的上部部分填充有氮化硅填料49。图68中示出了所得到的结构，示出了填充的栅凹槽73。
随后，通过适当的掩模来掩蔽外围部分，留下阵列部分未被覆盖。然后，执行用于刻蚀多晶硅的刻蚀工艺以及用于刻蚀二氧化硅的刻蚀工艺。结果，在阵列部分中多晶硅层200未被覆盖。此外，氮化硅填料49从栅凹槽73凸出。具体地，氮化硅填料49相对于硅衬底的表面10凸出约100～200nm。
随后，执行用于定义第一和第二源/漏区121、122的离子注入工艺。图70中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，在硅衬底1的上部中形成了第一和第二源/漏区121、122。具体地，第一和第二源/漏区121、122的底侧可被设置为低于栅电极85的底侧。然而，第一和第二源/漏区121、122的底侧也可被设置在与栅电极85的底侧相同的高度处，或者在其之上。
执行用于刻蚀氮化硅的刻蚀工艺。结果，移除了氮化硅填料49的凸出部分以及氮化硅隔层47。图71中示出了所得到的结构。如由IV和IV之间的截面视图看到的，在栅极介电层88与第一和第二源/漏区121、122之间形成了开口。如可由V和V之间的截面视图看到的，在多晶硅填料206和隔离沟槽2的隔离材料之间形成了开口。
具体地，通过常规的TEOS或HDP(高密度等离子体)方法，淀积具有至少10nm厚度的二氧化硅层。随后，执行各向异性刻蚀工艺，以便于在衬底表面10中形成的开口中，形成二氧化硅隔层36。执行该刻蚀工艺以便获得5～10nm的过刻蚀。结果，如可由图72看到的，形成了二氧化硅隔层36。
通过抗蚀剂材料掩蔽阵列部分，留下外围部分未被覆盖。随后，执行刻蚀二氧化硅的刻蚀工艺，然后执行刻蚀多晶硅的刻蚀工艺。随后，从阵列部分中移除抗蚀剂材料。结果，在VI和VI之间的外围部分中，获得了图73中示出的结构。具体地，在该结构中，硅衬底的表面10仅由二氧化硅牺牲层24覆盖。随后，执行二氧化硅刻蚀工艺，以便于移除二氧化硅层24，随后执行形成外围栅极电介质29的工艺。结果，获得了图74中示出的结构。具体地，如可由图74得到的，在VI和VI之间的外围部分中形成了外围栅极介电层29，而剩余的表面由二氧化硅层29覆盖。
随后，在整个表面上淀积具有约30～100nm厚度的多晶硅层。随后，在外围部分上施加适当的抗蚀剂层，掩蔽外围部分，同时留下阵列部分未被覆盖。然后，执行用于刻蚀多晶硅的刻蚀工艺，随后执行用于刻蚀二氧化硅的刻蚀工艺。在从外围部分移除掩模之后，结果获得了图75中示出的结构。具体地，在外围部分中，存在厚多晶硅层208，而在阵列部分中，薄多晶硅层200未被覆盖，二氧化硅隔层36在栅电极部分处未被覆盖。
通过通常已知的方法淀积，该多晶硅层的厚度被选择为以便获得约40～100nm的叠层的最终的多晶硅层厚度，随后淀积通常的栅电极叠层。然而，对于本领域的技术人员显而易见的是，可以通过本领域中通常使用的任何其他的方法，形成用于形成字线和外围栅电极的叠层。
图76中示出了所得到的结构，其中整个表面由氮化硅层81a覆盖。随后，使用具有线/间隔图案的掩模对淀积的叠层构图，以便于获得图77中示出的结构。
具体地，如可由图77的上部中的平面视图得到的，在表面上提供了有源和通过字线8a、8b。在VI和VI之间的外围部分中，形成了外围栅电极。在IV和IV之间的阵列部分中，提供了栅电极，其中多晶硅填料206通过二氧化硅隔层36同第一和第二源/漏区绝缘。栅电极被设置在半导体衬底1的表面附近，并且第一和第二源/漏区121、122的底侧被设置为位于栅电极85的底侧下方。如可由V和V之间截取的截面视图得到的，有源区12包括变窄的鳍区域11，其在其三个侧面处由栅电极包围。
根据本发明的下面的实施例，用于对阵列晶体管构图的第一硬掩模叠层包括氮化硅层和二氧化硅层。任选地，可以在衬底表面10和氮化硅层之间提供氧化物牺牲层24。如果待形成的晶体管是FinFET，则必须在第一硬掩模叠层的二氧化硅层的表面上提供多晶硅层。如果待形成的晶体管具有未延伸到这样深的深度(EUD)的袋状结构，则该多晶硅层是任选的。
此外，第二硬掩模叠层包括碳硬掩模层。在用于制作阵列部分中的晶体管的工艺过程中，外围部分通过氮化硅衬层掩蔽。在完成阵列晶体管之后，完成外围部分。
根据第四实施例，通过仅相对于有源区12的表面稍微凸出的袋，形成阵列晶体管。换言之，晶体管被实现为所谓的EUD。为了实现本发明的第四实施例，从图34中示出的结构开始，首先淀积氮化硅衬层209以便于覆盖整个表面。图78中示出了所得到的结构。
如可由VI和VI之间的截面视图看到的，其示出了存储设备的外围部分，该外围部分由氮化硅衬层209覆盖。此外，在阵列部分中，该氮化硅衬层覆盖有源区、隔离沟槽以及沟槽顶部氧化物34。随后，淀积二氧化硅层，该二氧化硅层201具有用于使整个表面平面化的厚度。图79中示出了所得到的结构。如可由截面视图看到的，提供了二氧化硅层201的平面化表面。
在下文中，执行通过参考图37～47描述的相同的工艺，除了提供了氮化硅衬层209替换根据本发明的第二实施例使用的多晶硅衬层200之外。此外，在填充多晶硅材料207之后，执行诸如CMP工艺的平面化工艺，以便于获得平面化表面。更详细地，不执行根据结合图47的描述所执行的凹陷工艺。结果，获得了图80中示出的结构。如可由图80的上部中示出的平面视图看到的，在二氧化硅表面201中设置了多晶硅材料207的椭圆形岛。外围部分未由这些工艺改变，如可由VI和VI之间的截面视图得到的。此外，在阵列部分中，提供了平面化表面，多晶硅填料207延伸到二氧化硅层201的表面。
阵列部分由适当的抗蚀剂材料掩蔽，留下外围部分未被覆盖。随后，执行用于刻蚀二氧化硅201的刻蚀工艺，然后执行用于刻蚀氮化硅209的刻蚀工艺。由于阵列部分通过掩模掩蔽，因此从外围部分中移除这些层。随后，从外围部分除去氧化物牺牲层24，并且从阵列部分中移除掩模。随后，执行用于淀积外围栅极介电层29，特别地淀积外围栅氧化物层的工艺。如可由图81中示出的结构看到的，栅极介电层29覆盖VI和VI之间的外围部分以及IV和IV之间同V和V之间的阵列部分。
随后，在整个表面上淀积多晶硅层2080nm。结果，获得了图82中示出的结构。如可以看到的，外围部分以及阵列部分由厚的多晶硅层2080覆盖。
随后，外围部分由适当的掩模覆盖，留下阵列部分未被覆盖。然后，执行用于刻蚀多晶硅的刻蚀工艺。结果，获得了图83中示出的结构。更具体地，在外围部分中，衬底由多晶硅层2080覆盖，而在阵列部分中，表面由外围栅极介电层29覆盖。为了完成栅电极和字线，从阵列部分中移除外围栅极介电层29，并且任选地，淀积多晶硅层811，随后淀积钨层82和氮化硅层81a。然而，对于本领域的技术人员显而易见的是，可以通过本领域中通常使用的任何其他的方法，形成用于形成字线和外围栅电极的叠层。
图84中示出了所得到的结构。如可以看到的，在VI和VI之间的外围部分中，在厚的多晶硅层2080上形成了钨层82。相反地，在阵列部分中，在薄的多晶硅层811上形成了钨层82。结果，在阵列部分和外围部分之间生成了表面形态。
为了完成阵列部分中的字线和外围部分中的栅电极，使用具有线/间隔图案的掩模执行光刻工艺，随后执行各向异性刻蚀工艺，用于刻蚀氮化硅层81a、钨层82以及多晶硅层2080、811。因此，在阵列部分中形成了包括有源字线8a和通过字线8b的字线，而在VI和VI之间的外围部分中形成了栅电极8c。在图85的上部中示出了关于所得到的结构的平面视图。
随后，通过通常已知的方法淀积氮化硅隔层，并且各向异性地向下刻蚀到氮化硅衬层209。图86A中示出了所得到的结构。如可由图86A看到的，现在阵列部分的水平部分由氮化硅层81a、209覆盖。此外，在外围部分中，栅电极由氮化硅隔层81b封闭。在示出的结构中，字线通过氮化硅硬掩模层209和二氧化硅硬掩模层201的剩余部分相互横向隔离。因此，极大地减小了通过字线和相邻的位线接触之间的电容耦合。而且，由于氮化硅层209和沟槽顶部氧化物层34设置在通过字线和沟槽电容器的多晶硅填料311之间，因此减小了通过字线8b和沟槽电容器的存储电极之间的电容耦合。
为了在第二源/漏区122的上面提供位线接触，其中以自对准的方式形成位线接触的常规工艺是特别优选的。图86B中示出了包括位线接触的所得到的结构。通过与图33中示出的位线接触相似的方式，图86B中示出的位线接触包括衬层叠层，其包括钛层和氮化钛层以及钨填料99。相邻的位线接触901通过BPSG层971或者旋涂玻璃(SOG)层相互电绝缘。为了完成该结构，提供了相对于字线垂直延伸的位线。
根据本发明的第五实施例，在用于形成阵列晶体管(其被形成为FinFET)的工艺过程中，在整个表面上淀积氮化硅。具体地，在定义和填充阵列晶体管的栅凹槽之后，提供外围栅极电介质。
为了实现本发明的第五实施例，从图3中示出的结构开始，例如，在阵列中执行通常的阱区注入工艺。图87中示出了所得到的结构。随后，在整个表面上淀积氮化硅衬层。结果，获得了图88中示出的结构。如可由图88看到的，整个表面由氮化硅衬层209覆盖。
然后，执行参考图61～69描述的相同的工艺。图89中示出了所得到的结构。如可由VI和VI之间的截面视图看到的，整个外围部分由氮化硅衬层209、二氧化硅层201以及多晶硅层202覆盖。此外，阵列部分由氮化硅衬层209和氮化硅填料49覆盖。从图89中示出的结构开始，执行用于提供第一和第二源/漏部分121、122的离子注入工艺。图90中示出了所得到的结构。如可以看到的，第一和第二源/漏区121、122被形成为与硅衬底1的表面10相邻。
随后，淀积二氧化硅层210，然后执行平面化工艺，以便于获得平面化表面，其中氮化硅填料49未被覆盖。图91中示出了所得到的结构。如可由图91看到的，氮化硅填料49未暴露。
随后，执行用于刻蚀氮化硅填料49的刻蚀工艺。结果，保留了与栅电极85的下部相邻的氮化硅隔层47。图92中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，外围部分不受该工艺的影响，而在阵列部分中，移除了栅凹槽的硅材料的上部。然而，保留了氮化硅隔层47的底部部分。随后，通过通常的工艺形成氮化硅内部隔层87。具体地，淀积氮化硅层，随后执行各向异性刻蚀工艺，以便于移除淀积的氮化硅层的水平部分。图93中示出了所得到的结构。如可以看到的，现在多晶硅层206的表面未被覆盖，同时氮化硅隔层87使栅电极横向屏蔽开周围的材料。
随后，淀积和刻蚀多晶硅层207，由此形成了平面化表面。具体地，现在栅凹槽73在其上部中填充有多晶硅材料207。通过平面化刻蚀工艺，还从IV和IV之间的外围部分中移除了多晶硅层202，如可由图94看到的。随后，通过适当的掩模来掩蔽阵列部分，留下外围部分未被覆盖。然后，执行用于刻蚀二氧化硅的刻蚀工艺，随后执行用于刻蚀氮化硅的刻蚀工艺。此外，从外围部分移除氧化物牺牲层。在从阵列部分移除掩模之后，执行氧化工艺，以便于提供外围栅极介电层29。如可由示出了所得到的结构的图95看到的，现在整个表面由二氧化硅层29覆盖。
随后，在整个表面上淀积多晶硅层2080，其厚度近似对应于阵列部分中的二氧化硅层210的厚度。然后，外围部分由适当的掩模覆盖，留下阵列部分未被覆盖。然后，执行用于从阵列部分刻蚀多晶硅层2080的刻蚀工艺。结果，在外围部分中保留了多晶硅层2080。图96中示出了VI和VI之间的外围部分的结果截面视图。在从外围部分移除掩模之后，执行用于从阵列部分刻蚀栅极介电层29的刻蚀工艺。随后，形成钨层82，然后形成氮化硅层81a。图97中示出了所得到的结构。
然而，对于本领域的技术人员显而易见的是，可以通过本领域中通常使用的任何其他的方法，形成用于形成字线和外围栅电极的叠层。
然后，通过与上文参考图85和86A描述的相同的方式，对形成的叠层构图，以便于形成有源和通过字线8a、8b以及外围栅电极8c。图98中示出了所得到的结构。如可由IV和IV之间的截面视图看到的，在与有源字线8a相邻的空间中填充了二氧化硅层210。在下一个工艺中，通过通常已知的方法，具体地，通过淀积氮化硅层和各向异性刻蚀该层，形成氮化硅隔层。结果，形成了如图99中示出的隔层81b。随后，在相邻的字线之间的空间中刻蚀二氧化硅层210，该刻蚀工艺停止在氮化硅衬层209上。如可由图99看到的，有源字线8a的下部由二氧化硅隔层210封闭。图100示出了完成位线接触901之后的结构，同上文所述相似，通过提供包括钛层98、氮化钛层981以及钨填料99的衬层叠层，以自对准的方式形成了该位线接触901。在所示出的结构中，字线通过氮化硅硬掩模层209和二氧化硅硬掩模层201的剩余部分同相邻的位线接触901横向隔离。因此，极大地减小了字线和相邻位线接触之间的电容耦合。此外，由于氮化硅层209和二氧化硅硬掩模层210的剩余部分设置在通过字线和沟槽电容器的多晶硅填料311之间，因此减小了通过字线8b和沟槽电容器的存储电极之间的电容耦合。
随后，执行用于以自对准的方式形成位线接触的工艺。
图101～119示出了本发明的第六实施例，根据本发明的第六实施例，通过使用硬掩模叠层形成了延伸的U形凹槽器件(EUD)，其中硬掩模叠层包括二氧化硅层29，其还用作外围栅极介电层，作为底部硬掩模层；多晶硅层208，其将用作外围栅电极；和顶部的氮化硅层41。可以使用直接施加到氮化硅层41的表面上的光致抗蚀剂层对该硬掩模叠层构图。作为替换方案，将碳硬掩模层(未示出)施加到氮化硅层41的表面上，随后施加SiON层(未示出)，并且使用光致抗蚀剂层对SiON层构图。
为了实现本发明的第六实施例，在定义存储电容器之后，在执行通常的阱区注入和定义用于横向限制有源区的隔离沟槽之后，执行离子注入工艺，以便于提供掺杂部分124。随后，通过通常已知的方法形成二氧化硅层29。然后，淀积多晶硅层208，随后淀积氮化硅层41。图101示出了所得到的结构。隔离沟槽的底部(未在该截面视图中示出)由虚线21指出。掺杂部分124被形成为与埋带窗口33相邻。
施加光致抗蚀剂材料(未示出)并对其构图，以便于形成用于定义栅电极的开口46。具体地，在光致抗蚀剂层中光刻定义开口46。随后，在氮化硅层41中刻蚀该开口。然后，移除光致抗蚀剂材料并且执行用于相对于氮化硅选择性地刻蚀多晶硅的选择性刻蚀工艺，由此，结果，开口46延伸到二氧化硅层29的表面。图102中示出了所得到的结构。如可以看到的，在示出阵列部分的IV和IV之间的截面视图中，在氮化硅层41和多晶硅层208中形成了开口46。此外，在VI和VI之间的外围部分中，整个表面由未构图的叠层覆盖，该叠层包括二氧化硅层29、多晶硅层208和氮化硅层41。
提供SiO2隔层84。为此，如通常已知的，首先淀积二氧化硅衬层，随后执行各向异性刻蚀工艺，以便于移除该二氧化硅衬层的水平部分。图103中示出了所得到的结构。如可以看到的，在开口46的侧壁上，形成了由SiO2制成的隔层84。
执行用于刻蚀硅的各向异性刻蚀工艺。在该刻蚀工艺过程中，多晶硅层208由SiO2隔层84保护。图104中示出了所得到的结构。如可以看到的，在衬底1中形成了栅凹槽73。此外，现在第一和和第二源/漏区121、122相互隔离。如可以看到的，由于SiO2隔层84的存在，可以形成具有比前面构图的开口46更小直径的栅凹槽。因此，通过使用该隔层，可以省却如图39中示出的用于刻蚀最上面的硬掩模层的锥形刻蚀工艺。
执行用于刻蚀硅的各向同性刻蚀工艺。由此，扩宽了栅凹槽73的底部部分。在该刻蚀工艺过程中，多晶硅层材料208由二氧化硅隔层84保护。
图105中示出了所得到的结构。如可以看到的，扩宽了栅凹槽，由此结果栅凹槽73的直径近似对应于图102中的开口46的宽度。
随后，执行稀释氟酸(DHF)中的刻蚀工艺，以便于刻蚀二氧化硅隔层47，如可由图106看到的。此外，刻蚀与有源区相邻的隔离沟槽部分(在该截面视图中未示出)，由此形成与栅凹槽73相邻的袋。例如，在图43中示出了与图106中示出的截面视图垂直的截面视图，其示出了隔离沟槽2中的刻蚀部分。在下一个工艺中，例如通过形成ISSG(原位蒸汽生成)二氧化硅层，提供栅极介电层88。随后，淀积多晶硅层206，然后执行CMP(化学机械抛光)工艺，通过该CMP工艺，还移除了氮化硅硬掩模层41上出现的二氧化硅层。随后，执行刻蚀工艺，以便于刻蚀在栅凹槽73中提供的多晶硅填料的上部。图107中示出了所得到的结构。如可由图107看到的，栅凹槽的表面由形成栅极电介质的二氧化硅层88覆盖。而且，栅凹槽的底部部分填充有多晶硅填料206。
通过例如热磷酸中的刻蚀移除氮化硅层41。然后，任选地，执行DHF中的刻蚀工艺，以便于移除SiO2残留物。图108中示出了所得到的结构。如可由图108的左手部分看到的，在IV和IV之间的阵列部分中，多晶硅层208的表面暴露。同样地，在VI和VI之间的外围部分中，多晶硅层208暴露。
在下一个工艺中，形成隔层360，其可由二氧化硅或氮化硅制成。
因此，首先保形地淀积二氧化硅层或氮化硅层，随后执行各向异性隔层刻蚀工艺，通过该工艺刻蚀该层的水平部分。图109中示出了所得到的结构。如可以看到的，在阵列部分中，在栅凹槽73的上部中的侧壁上形成了隔层360，而VI和VI之间的外围部分保持不变。在图109中，还由虚线指出栅电极的板状部分851的轮廓。
执行溅射清洗工艺，以便于清洗表面去除残留物。随后，通过例如PECVD(等离子体增强化学汽相淀积)方法，淀积用于形成栅电极的多晶硅层2080，随后执行淀积Wsi层820的工艺和淀积Si3N4层81a的工艺。图110中示出了所得到的结构。如可由图110看到的，在二氧化硅层29上面，形成了多晶硅层208、2080，随后形成了WSi层820和Si3N4层81a。这些层在淀积在VI和VI之间的外围部分中。然而，对于本领域的技术人员显而易见的是，可以使用任何其他的叠层形成栅电极，并且具体地，形成外围栅电极。
随后，使用具有线/间隔图案的掩模对用于形成字线的叠层构图，以便于与外围栅电极8c同时地形成字线，具体地，形成有源字线8a和通过字线8b。图111中示出了所得到的结构。如可以看到的，在IV和IV之间的阵列部分中，在硅衬底上面，形成了二氧化硅层29，并且对有源字线8a和通过字线8b构图。此外，在VI和VI之间的外围部分中，通过相同的工艺对叠层构图，由此形成了外围栅电极8c。
随后，将执行用于提供位线接触和位线的工艺。具体地，可以执行参考图23～33描述的工艺。
根据第六实施例的变型，在形成栅凹槽73的过程中使用氮化硅隔层47横向保护多晶硅层208。因此，从图102中示出的结构开始，在开口46的侧壁上形成氮化硅隔层47。具体地，如通常已知的，保形地淀积氮化硅层，随后执行各向异性刻蚀工艺，用于移除淀积的氮化硅层的水平部分。结果，形成了如图112中示出的氮化硅隔层47。
在硅衬底中刻蚀栅凹槽73。在刻蚀硅的该各向异性刻蚀工艺的过程中，氮化硅隔层47用作保护层，其防止多晶硅层208被刻蚀。图113中示出了所得到的结构。如可以看到的，形成了栅凹槽73，以便于延伸到源和漏区121、122的底部下面。具体地，通过该刻蚀工艺，第一和第二源/漏区121、122相互隔离。
如可以看到的，由于SiO2隔层47的存在，可以形成具有比前面构图的开口46小的直径的栅凹槽。因此，通过使用该隔层，可以省却如图39中示出的用于刻蚀最上面的硬掩模层的锥形刻蚀工艺。
执行用于刻蚀硅的各向同性刻蚀工艺，以便于扩宽栅凹槽73。结果，现在栅凹槽73的直径近似对应于在氮化硅层41和多晶硅层208中形成的开口46的直径。
通过在热磷酸中刻蚀，移除氮化硅层41和氮化硅隔层47，并且使用DHF液执行用于刻蚀SiO2的刻蚀工艺。通过该刻蚀工艺，还刻蚀了与有源区相邻的隔离沟槽2的部分。具体地，这可由图43中示出的截面视图得到，其示出了相对于图115中示出的截面视图垂直截取的截面视图。图115中示出了所得到的结构，其示出了在平行于有源区的方向中的IV和IV之间的截面视图。如可以看到的，现在从外围部分以及从阵列部分移除了氮化硅层41和氮化硅隔层。
提供栅极电介质88。具体地，执行ISSG工艺，用于形成SiO2层，其是在栅凹槽73的表面上以及在多晶硅层208的表面上形成的。
随后，淀积多晶硅层，然后执行平面化工艺和用于使多晶硅层凹陷以便于在栅凹槽73的底部部分中形成多晶硅填料206的刻蚀工艺。图116中示出了所得到的结构。如可以看到的，在外围部分中，在多晶硅层208的表面上形成了二氧化硅层。在阵列部分中，栅凹槽填充有二氧化硅层88，并且在其底部部分中，由多晶硅填料206填充。
在栅凹槽73的侧壁上形成隔层360。
为了形成隔层360，首先保形地淀积二氧化硅层或氮化硅层，随后执行各向异性刻蚀工艺，用于移除淀积的层的水平部分。由此形成了隔层360。任选地，可以执行所谓的双工函数工艺，以便于在外围部分中提供特殊种类的栅电极，如通常已知的。图117中示出了所得到的结构。如可以看到的，栅凹槽73的上部，提供了隔层360，其可由二氧化硅或氮化硅制成。然后，执行溅射清洗工艺，以便于移除不需要的残留物。随后，淀积用于形成字线的另外的多晶硅层2080。然后淀积WSi层829和氮化硅层81a。图118中示出了所得到的结构。如可以看到的，在IV和IV之间的阵列部分中，以及在VI和VI之间的外围部分中，提供了由二氧化硅层29、多晶硅层208、2080、WSi层820和Si3N4层81a制成的叠层。
对叠层构图，以便于形成对应的字线。具体地，如通常已知的，使用具有线/间隔图案的掩模对有源字线8a以及通过字线8b构图。图119中示出了所得到的结构。如可以看到的，在IV和IV之间的阵列部分中，在栅电极85上面形成了有源字线8a，而在存储电容器上面，提供了通过字线8b。例如，通过执行参考图22～32描述的工艺，通过形成对应的位线接触和位线完成存储单元阵列。
根据本发明的第六实施例，用作外围栅极电介质的二氧化硅层29，形成了硬掩模层工艺的一部分。因此，可以省略提供额外的栅极介电层的工艺。而且，可以省却用于掩蔽阵列部分和外围部分以便于相互独立地加工外围部分和阵列部分的掩蔽工艺。因此，极大地简化了工艺。此外，相对于前面的实施例，可以减小工艺流程的复杂度。
而且，可以省略数个退火工艺，由此减少了工艺的热预算。具体地，由于硬掩模叠层不包括通过TEOS方法形成的二氧化硅层，因此可以省却用于使二氧化硅层退火的退火工艺。而且，通过使用用于刻蚀栅凹槽73的Si3N4或SiO2隔层，可以改善栅电极的CD控制。
对于本领域的技术人员显而易见的是，可以使用额外的硬掩模叠层实现第六实施例，该硬掩模叠层包括碳硬掩模层和SiON硬掩模层，其中碳硬掩模层淀积在氮化硅层上面。而且，光致抗蚀剂层淀积在SiON层上面。然而，光致抗蚀剂层也可以直接淀积在氮化硅层41上面，如参考图101～109描述的。
尽管此处示出和描述了具体的实施例，但是本领域的普通技术人员应当认识到，在不偏离本发明的范围的前提下，多种替换和/或等效的实现方案可以替换所示出和描述的具体实施例。本申请目的在于涵盖此处讨论的具体实施例的任何变型和变化方案。因此，本发明应仅由权利要求及其等效物限定。

Claims (29)

1.一种在半导体衬底中制造晶体管的方法，包括：
在半导体衬底中定义隔离沟槽，用于横向限制其中将形成晶体管的有源区；
形成第一和第二源/漏区，和连接第一和第二源/漏区的沟道，第一和第二源/漏区以及沟道在相应的有源区中形成；和
形成栅电极，用于控制沟道的导电性，包括：
在衬底中定义栅凹槽；和
在与凹槽相邻的位置处在每个隔离沟槽中定义板状部分，设置为使得板状部分将与凹槽连接，并且凹槽设置在板状部分之间。
2.根据权利要求1的方法，包括：
通过相对于半导体衬底材料选择性地刻蚀隔离沟槽的隔离材料的刻蚀工艺，定义板状部分。
3.根据权利要求2的方法，包括：
在有源区和凹槽之间的界面处以及在有源区和板状部分之间的界面处，提供栅绝缘材料；和
淀积栅电极材料以填充凹槽和板状部分。
4.根据权利要求1～3中任一的方法，进一步包括：
在平行于衬底的方向中，以及在垂直于由连接第一和第二源/漏区的线定义的方向的方向中，减薄有源区部分。
5.根据权利要求4的方法，其中定义栅凹槽进一步包括：
在半导体上提供第一硬掩模叠层，第一硬掩模叠层包括至少一个与半导体衬底的材料不同的材料层；和
在第一硬掩模叠层中定义第一开口，并且在对应于第一开口的位置处刻蚀衬底材料。
6.根据权利要求2的方法，其中第一硬掩模叠层包括选自多晶硅和氮化硅中的底层、由二氧化硅制成的中间层和由多晶硅制成的顶层。
7.根据权利要求6的方法，进一步包括：
在第一硬掩模叠层的表面上提供第二硬掩模叠层，第二硬掩模叠层包括碳层，并且在第二硬掩模叠层中定义第二开口，其中在将形成第一开口的位置处定义第二开口。
8.根据权利要求7的方法，其中第二硬掩模叠层的最顶层包括抗反射层。
9.一种在半导体衬底中制造晶体管的方法，包括：
提供具有表面的半导体衬底；
在半导体衬底的表面中定义隔离沟槽，用于横向限制其中将形成晶体管的有源区，一个有源区由两个隔离沟槽横向限制；
使用隔离材料填充隔离沟槽；
提供栅电极，其通过栅绝缘材料与有源区绝缘；
提供第一和第二源/漏区，其中在第一和第二源/漏区之间形成导电沟道：
其中提供栅电极包括：
在衬底中以及在每个隔离沟槽与有源区相邻的部分处定义栅凹槽，由此栅凹槽在垂直于半导体衬底的表面的方向中，在有源区中以及在每个隔离沟槽的相邻部分中，从半导体衬底的表面延伸到第一深度；
在每个隔离沟槽中与凹槽相邻的位置处定义板状部分，由此两个板状部分与凹槽连接，并且凹槽设置在两个板状部分之间，两个板状部分延伸到大于第一深度的第二深度；
在有源区和凹槽之间的界面处以及在有源区和板状部分之间的界面处，提供栅绝缘材料；和
淀积栅电极材料以填充凹槽和两个板状部分。
10.根据权利要求9的方法，其中定义板状部分包括：相对于衬底材料选择性地刻蚀隔离沟槽的隔离材料。
11.根据权利要求9或10的方法，进一步包括在平行于衬底表面的方向中，以及在垂直于由连接第一和第二源/漏区的线定义的方向的方向中，在第一和第二深度之间的部分处减薄有源区的工艺，该工艺在定义板状部分的工艺之后执行。
12.根据权利要求11的方法，其中定义栅凹槽进一步包括：
在半导体衬底上提供第一硬掩模叠层，第一硬掩模叠层包括至少一个与半导体衬底的材料不同的材料层；
在第一硬掩模叠层中定义第一开口，并且在对应于第一开口的位置处刻蚀衬底材料。
13.根据权利要求12的方法，其中第一硬掩模叠层包括选自多晶硅和氮化硅中的底层、由二氧化硅制成的中间层和由多晶硅制成的顶层。
14.根据权利要求13的方法，进一步包括：
在第一硬掩模叠层的表面上提供第二硬掩模叠层，第二硬掩模叠层包括碳层，并且在第二硬掩模叠层中定义第二开口，其中在将形成第一开口的位置处定义第二开口。
15.根据权利要求14的方法，其中第二硬掩模叠层的最顶层包括抗反射层。
16.根据权利要求13的方法，进一步包括：
在半导体衬底表面上提供二氧化硅层，该工艺在提供第一硬掩模叠层的工艺之前执行。
17.根据权利要求14的方法，包括执行刻蚀第二硬掩模叠层的最顶层的工艺，作为锥形刻蚀工艺。
18.根据权利要求12的方法，进一步包括：
提供由绝缘材料制成的隔层，用于使栅电极同第一和第二源/漏区隔离。
19.根据权利要求12的方法，进一步包括：
在凹槽的至少一部分侧壁上提供牺牲层，其在半导体衬底中定义凹槽的工艺之后执行；
在提供栅绝缘材料的工艺之后移除牺牲层，由此生成了间隙；和
在间隙中提供具有与牺牲隔层材料不同的材料的隔层。
20.根据权利要求12的方法，进一步包括：
在第一硬掩模叠层中定义第一开口的工艺之后，以及在刻蚀衬底材料的工艺之前，在开口的至少一部分侧壁上提供牺牲层；
各向异性地刻蚀衬底材料；和
在各向异性刻蚀工艺之后移除牺牲层。
21.一种制造存储设备的方法，包括：
提供具有表面的半导体衬底；
提供多个存储电容器用于存储信息；
在半导体衬底的表面中定义隔离沟槽，用于横向限制其中将形成晶体管的有源区，一个有源区由两个隔离沟槽横向限制；
使用隔离材料填充隔离沟槽；
提供多个阵列栅电极，每个阵列栅电极通过栅绝缘材料与有源区绝缘；
提供多个第一和第二源/漏区，在每个第一源/漏区和对应的其中一个第二源/漏区之间形成导电沟道，每个第一源/漏区与对应的其中一个存储元件的存储电极连接；
提供沿衬底在第一方向上延伸的位线，该位线经由位线接触与存取晶体管的第二源/漏区连接；
提供沿衬底在第二方向上延伸的字线，第二方向与第一方向相交，存取晶体管的栅电极与其中一个字线连接；和
通过提供至少一个外围晶体管提供外围电路，提供外围晶体管的工艺包括：
提供第一和第二外围源/漏区、连接第一和第二外围源/漏区的外围沟道；
提供外围栅绝缘层并且提供控制外围沟道的导电性的外围栅电极，其中通过在衬底表面上形成包括至少一个层的叠层以便于覆盖存储单元和外围电路，并且随后对叠层构图以便于形成字线和外围栅电极，从而制成外围栅电极和字线，
其中提供栅电极的工艺包括：
在衬底中以及在每个隔离沟槽中与有源区相邻的部分处定义栅凹槽，由此栅凹槽在垂直于半导体衬底的表面的方向中，在有源区中以及在每个有源区的相邻部分中，从半导体衬底的表面延伸到第一深度；
在每个隔离沟槽中与凹槽相邻的位置处定义板状部分，由此两个板状部分与凹槽连接，并且凹槽设置在两个板状部分之间，两个板状部分延伸到大于第一深度的第二深度，其中定义板状部分的工艺是相对于衬底材料选择性地刻蚀隔离沟槽的隔离材料的刻蚀工艺；
在有源区和凹槽之间的界面处以及在有源区和板状部分之间的界面处，提供栅绝缘材料；和
淀积栅电极材料以便于填充凹槽和两个板状部分。
22.根据权利要求21的方法，其中对叠层构图以便于形成外围栅电极和字线包括了同时刻蚀字线和外围栅电极的刻蚀工艺。
23.根据权利要求21或22的方法，进一步包括：
在平行于衬底表面的方向中，以及在垂直于由连接第一和第二源/漏区的线定义的方向的方向中，在第一和第二深度之间的部分处减薄有源区，该工艺在定义板状部分的工艺之后执行。
24.根据权利要求21～23中任一的方法，其中定义栅凹槽的工艺进一步包括：
在半导体衬底上提供第一硬掩模叠层，第一硬掩模叠层包括至少一个与半导体衬底的材料不同的材料层；
在第一硬掩模叠层中定义第一开口；和
在对应于第一开口的位置处刻蚀衬底材料。
25.根据权利要求24的方法，包括：其中第一硬掩模叠层包括选自多晶硅和氮化硅中的底层、由二氧化硅制成的中间层和由多晶硅制成的顶层。
26.根据权利要求25的方法，其中通过对形成部分第一硬掩模叠层的多晶硅层构图，形成了外围栅电极。
27.根据权利要求24～26中任一的方法，进一步包括：
在第一硬掩模叠层的表面上提供第二硬掩模叠层，第二硬掩模叠层包括碳层，并且在第二硬掩模叠层中定义第二开口，其中在将形成第一开口的位置处定义第二开口。
28.根据权利要求24～27中任一的方法，进一步包括：
在半导体衬底表面上提供二氧化硅层，该工艺在提供第一硬掩模叠层的工艺之前执行。
29.根据权利要求27的方法，包括：其中外围栅电极包括形成部分第一硬掩模叠层的至少一层，并且其中通过对部分第一硬掩模叠层构图，形成了外围栅电极。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730504A (zh) * 2012-10-15 2014-04-16 英飞凌科技德累斯顿有限责任公司 晶体管器件和用于产生晶体管器件的方法
CN105448917A (zh) * 2014-09-01 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112909071A (zh) * 2019-12-04 2021-06-04 长鑫存储技术有限公司 半导体结构及其制备方法
CN113539972A (zh) * 2021-07-13 2021-10-22 长鑫存储技术有限公司 存储器及其制作方法
US11930633B2 (en) 2020-09-29 2024-03-12 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing semiconductor device

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946696B2 (en) * 2002-12-23 2005-09-20 International Business Machines Corporation Self-aligned isolation double-gate FET
KR100678460B1 (ko) * 2004-10-12 2007-02-02 삼성전자주식회사 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들
TWI240989B (en) * 2005-01-17 2005-10-01 Powerchip Semiconductor Corp Method for forming trench gate dielectric layer
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
KR100720232B1 (ko) * 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
US20080012067A1 (en) * 2006-07-14 2008-01-17 Dongping Wu Transistor and memory cell array and methods of making the same
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
KR100798774B1 (ko) * 2006-09-29 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure
US20080194068A1 (en) * 2007-02-13 2008-08-14 Qimonda Ag Method of manufacturing a 3-d channel field-effect transistor and an integrated circuit
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
TWI343633B (en) * 2007-08-29 2011-06-11 Nanya Technology Corp Method of forming a self-aligned finfet structure
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
US8587046B2 (en) * 2010-07-30 2013-11-19 Mosys, Inc. System with logic and embedded MIM capacitor
JP5685917B2 (ja) 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012253122A (ja) * 2011-06-01 2012-12-20 Elpida Memory Inc 半導体装置の製造方法、並びにデータ処理システム
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US9559099B2 (en) 2012-03-01 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8835250B2 (en) 2012-09-13 2014-09-16 International Business Machines Corporation FinFET trench circuit
WO2014050590A1 (ja) * 2012-09-26 2014-04-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
CN107534044B (zh) * 2015-05-18 2022-02-11 英特尔公司 用于制造高密度存储器阵列的装置以及方法
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures
USD839240S1 (en) 2017-07-20 2019-01-29 Brandon Vinyard Mixer knob
US10048667B1 (en) 2017-07-20 2018-08-14 Brandon Vinyard Knob for an electric mixer
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10700072B2 (en) * 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction
CN111435658B (zh) * 2019-01-14 2023-05-23 联华电子股份有限公司 形成存储器堆叠结构的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582785A (ja) * 1991-09-20 1993-04-02 Sanyo Electric Co Ltd 半導体装置
JPH05167033A (ja) * 1991-12-12 1993-07-02 Hitachi Ltd 半導体装置、半導体記憶装置およびその製造方法
JP3306691B2 (ja) * 1994-02-25 2002-07-24 富士通株式会社 集積回路装置の配線方法
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
DE10038728A1 (de) * 2000-07-31 2002-02-21 Infineon Technologies Ag Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
JP4759819B2 (ja) * 2001-03-05 2011-08-31 ソニー株式会社 半導体装置の製造方法
GB0212564D0 (en) * 2002-05-31 2002-07-10 Koninkl Philips Electronics Nv Trench-gate semiconductor device
DE10314274B3 (de) 2003-03-29 2004-09-16 Infineon Technologies Ag Verfahren zum Herstellen einer Kontaktlochebene in einem Speicherbaustein
JP2004080000A (ja) 2003-06-09 2004-03-11 Toshiba Corp 半導体記憶装置の製造方法
US7129180B2 (en) * 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
DE102004031385B4 (de) 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
JP2006013328A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置
JP2006054431A (ja) * 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US20070176253A1 (en) * 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730504A (zh) * 2012-10-15 2014-04-16 英飞凌科技德累斯顿有限责任公司 晶体管器件和用于产生晶体管器件的方法
CN105448917A (zh) * 2014-09-01 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112909071A (zh) * 2019-12-04 2021-06-04 长鑫存储技术有限公司 半导体结构及其制备方法
CN112909071B (zh) * 2019-12-04 2024-06-07 长鑫存储技术有限公司 半导体结构及其制备方法
US11930633B2 (en) 2020-09-29 2024-03-12 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing semiconductor device
CN113539972A (zh) * 2021-07-13 2021-10-22 长鑫存储技术有限公司 存储器及其制作方法
CN113539972B (zh) * 2021-07-13 2023-10-27 长鑫存储技术有限公司 存储器及其制作方法

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