DE102006041426B4 - Verfahren zur Herstellung eines Transistors und Verfahren zur Herstellung einer Speichervorrichtung - Google Patents

Verfahren zur Herstellung eines Transistors und Verfahren zur Herstellung einer Speichervorrichtung Download PDF

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Abstract

Ein Verfahren zur Herstellung eines Transistors in einem Halbleitersubstrat, das umfasst:
– Definieren von Isolationsgräben in dem Halbleitersubstrat zum lateralen Begrenzen eines aktiven Bereiches, in dem der Transistor gebildet wird;
– Bilden einer ersten und einer zweiten Source-/Drain-Region sowie eines Kanals, der die erste und die zweite Source-/Drain-Region verbindet, wobei die erste und die zweite Source-/Drain-Region und der Kanal in einem entsprechenden aktiven Bereich gebildet sind; und
– Bilden einer Gate-Elektrode zum Steuern der Leitfähigkeit des Kanals, umfassend:
– Definieren einer Gate-Auskehlung in dem Substrat; und
– Definieren je eines scheibenförmigen Teilbereiches in jedem Isolationsgraben an einer an der Auskehlung angrenzenden Position, derart gestaltet, dass die scheibenförmigen Teilbereiche mit der Auskehlung verbunden werden und die Auskehlung zwischen den scheibenförmigen Teilbereichen angeordnet ist.

Description

  • Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Transistors, der insbesondere in einer DRAM-Speicherzelle (Dynamic Random Access Memory) angeordnet sein kann. Darüber hinaus bezieht sich die Erfindung auf ein Verfahren zur Herstellung einer Speichervorrichtung.
  • Hintergrund
  • Speicherzellen eines DRAM (Dynamic Random Access Memory) umfassen im Allgemeinen einen Speicherkondensator zum Speichern einer elektrischen Ladung, die eine zu speichernde Information repräsentiert, sowie einen Zugriffstransistor, der mit dem Speicherkondensator verbunden ist. Der Zugriffstransistor umfasst eine erste und eine zweite Source-/Drain-Region, einen Kanal, der die erste und die zweite Source-/Drain-Region verbindet, sowie eine Gate-Elektrode, die einen elektrischen Stromfluss zwischen der ersten und der zweiten Source-/Drain-Region steuert. Der Transistor ist für gewöhnlich zumindest teilweise in dem Halbleitersubstrat gebildet. Die Gate-Elektrode macht einen Teil einer Wortleitung aus und ist e lektrisch durch ein Gate-Dielektrikum vom Kanal isoliert. Durch das Adressieren des Zugriffstransistors über die entsprechende Wortleitung wird die in dem Speicherkondensator gespeicherte Information ausgelesen.
  • In jüngst verwendeten DRAM-Speicherzellen kann der Speicherkondensator als Trench-Kondensator (Graben-Kondensator) implementiert sein, in welchem die beiden Kondesatorelektroden in einem Graben angeordnet sind, der sich in dem Substrat in einer Richtung lotrecht zur Substratoberfläche erstreckt.
  • Entsprechend einer anderen Implementation der DRAN-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator gespeichert, der über der Oberfläche des Substrates gebildet ist.
  • Eine Speichervorrichtung umfasst weiterhin einen peripheren Teilbereich. Der periphere Teilbereich der Speichervorrichtung umfasst generell Schaltkreise zum Adressieren der Speicherzellen und zum Erfassen und Verarbeiten der Signale, die von den einzelnen Speicherzellen empfangen werden. Im Allgemeinen ist der periphere Teilbereich in demselben Halbleitersubstrat gebildet wie die einzelnen Speicherzellen. Daher ist es höchst wünschenswert, ein Herstellungsverfahren zu haben, durch das die Komponenten der Speicherzellenanordnung (Speicherzellen-Array) und die peripheren Teilbereiche gleichzeitig gebildet werden können.
  • In den Transistoren einer Speicherzelle gibt es eine Untergrenze für die Kanallänge des Transistors, unter welcher die Isolationseigenschaften des Zugriffstransistors in einem nicht-adressierten Zustand nicht ausreichend sind. Die Untergrenze der effektiven Kanallänge leff beschränkt die Skalierbarkeit planarer Transistorzellen, die einen bezogen auf die Substratoberfläche des Halbleitersubstrats horizontal gebildeten Zugriffstransistor umfassen.
  • Vertikale Transistorzellen bieten eine Möglichkeit der Verbesserung einer Kanallänge, während die nötige Oberfläche zum Herstellen der Speicherzelle erhalten bleibt. In einer solchen vertikalen Transistorzelle sind die Source-/Drain-Regionen des Zugriffstransistors ebenso wie sie Kanalregion in einer Richtung lotrecht zur Substratoberfläche ausgerichtet.
  • Ein Konzept, in dem die effektive Kanallänge Leff verbessert ist, bezieht sich auf einen RCT (Recessed Channel Transistor, Vertiefungsanal Transistor), wie er beispielsweise aus US 5,945,707 A bekannt ist. In einem solchen Transistor sind die erste und die zweite Source-/Drain-Region in einer horizontalen Ebene parallel zur Substratoberfläche angeordnet. Die Gate-Elektrode ist in einer Auskehlung angeordnet, welche in dem Halbleitersubstrat gebildet ist. Die Auskehlung ist zwischen den beiden Source-/Drain-Regionen des Transistors angeordnet. Demnach entspricht die effektive Kanallänge der Summe des Abstandes zwischen den zwei Source-/Drain-Regionen und dem Zweifachen der Tiefe der Recess-Auskehlung. Die effektive Kanalbreite Weff entspricht der minimalen Strukturgöße F.
  • Ein weiteres bekanntes Transistorkonzept bezieht sich auf den FinFET (Flossen-FET). Die aktive Fläche einer Flosse (Fin) eines FinFET hat für gewöhnlich die Form einer Flosse oder eines Grates, die in dem Halbleitersubstrat zwischen den beiden Source-/Drain-Regionen, gebildet ist. Eine Gate-Elektrode umschließt eine Flosse an zwei oder drei ihrer Seiten. „Finchannel-array transistor (FACT) featuring sub-70 nm low power and high performance DRAM" von Deok-Hyung Lee et al., IEDM Tech. Dig., Seiten 407 bis 410, 2003 zeigt einen weiteren Transistor.
  • Ein Verfahren zum Herstellen speziell Kontaktanschlüsse ist in US 2005/0003308 A beschrieben.
  • Weiterhin ist aus dem DE 10 2004 031 385 A1 eine DRAM. Speicherzellenanordnung bekannt, die Stegfeldtransistoren ("FinFETs") und Feldeffekttransistoren mit gekrümmtem Kanal, also besondere Gateelektrodenstrukturen, aufweist.
  • Zusammenfassung
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung bieten ein Verfahren zum Herstellen eines Transistors. In einer Ausführungsform umfasst das Verfahren das Bilden einer Gate-Elektrode durch das Definieren einer Auskehlung in dem Substrat. Ein scheibenförmiger Teilbereich wird in jedem der Isolationsgräben an einer an der Auskehlung anliegenden Position definiert, so dass die beiden scheibenförmigen Teilbereiche mit der Auskehlung verbunden werden und die Auskehlung zwischen den beiden scheibenförmigen Teilbereichen angeordnet ist. Ein Gate-Isolationsmaterial wird an einer Schnittstelle zwischen dem aktiven Bereich und der Auskehlung bereitgestellt sowie an einer Schnittstelle zwischen dem aktiven Bereich und den scheibenförmigen Teilbereichen. Ein Gate-Elektroden-Material wird so abgeschieden, dass es die Auskehlung sowie die beiden scheibenförmigen Teilbereiche ausfüllt.
  • Kurzbeschreibung der Figuren
  • Die folgenden Figuren zeigen Ausführungsformen der Erfindung.
  • Die Elemente der Figuren sind nicht notwendiger Weise zueinander maßstabsgetreu. Gleiche Referenzziffern bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine Draufsicht einer Ausführungsform einer Halbleitervorrichtung entsprechend der vorliegenden Erfindung.
  • Die 2A bis 2F zeigen eine Schnittzeichnung einer Ausführungsform eines Transistors, der nach einem Verfahren der vorliegenden Erfindung hergestellt wurde.
  • Die 3 bis 33 zeigen eine erste Ausführungsform der vorliegenden Erfindung.
  • Die 34 bis 54 zeigen Prozesse einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Die 55 bis 58 zeigen Prozesse einer Veränderung der zweiten Ausführungsform.
  • 59 zeigt Ansichten eines fertigen Transistors, der mit dem Verfahren nach der zweiten Ausführungsform der vorliegenden Erfindung hergestellt wurde.
  • Die 60 bis 77 zeigen eine dritte Ausführungsform der vorliegenden Erfindung.
  • Die 78 bis 86 zeigen eine vierte Ausführungsform der vorliegenden Erfindung.
  • Die 87 bis 100 zeigen eine fünfte Ausführungsform der vorliegenden Erfindung.
  • Die 101 bis 119 zeigen eine sechste Ausführungsform der vorliegenden Erfindung.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die begleitenden Figuren, die einen Teil hiervon darstellen und in denen zeichnerisch spezifische Ausführungsformen darstellt, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht sind orts- und richtungsbeschreibende Wörter wie „oben", „unten", „vorne", „hinten", „vorangehend", „nachfolgend" usw. unter Bezug auf die Orientierung der beschreibenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung in vielen verschiedenen Orientierungen positioniert werden können, ist die richtungsbeschreibende Terminologie für darstellende Zwecke verwendet und ist in keiner Weise einschränkend. Es soll verstanden sein, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne vom Zwecke der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in einem einschränkenden Sinne verstanden werden und die Absicht der vorliegenden Erfindung wird in den angehängten Ansprüchen definiert.
  • 1 zeigt eine Draufsicht einer beispielhaften Speichervorrichtung mit Transistoren nach einer Ausführungsform der vorliegenden Erfindung oder Transistoren, die mit einem erfindungsgemäßen Verfahren hergestellt werden können. In dem mittleren Teil von 1 wird der Speicherzellen-Array gezeigt, der Speicherzellen 100 umfasst. Jede der Speicherzellen 100 enthält einen Speicherkondensator 3 und einen Zugriffstransistor 16. Der Speicherkondensator 3 enthält eine Speicherelektrode und eine Gegenelektrode, wobei die Speicherelektrode mit einer entsprechenden der ersten Source-/Drain-Regionen 121 der Zugriffstransistoren 16 verbunden ist. Die zweite Source-/Drain-Region 122 des Zugriffstransistors 16 ist mit einer entsprechenden Bitleitung verbunden. Die Leitfähigkeit des Kanals, der zwischen der ersten und der zweiten Source-/Drain-Region 121, 122 gebildet ist, wird durch die Gate-Elektrode gesteuert, die von einer entsprechenden Wortleitung 8 adressiert wird. Der Speicherkondensator kann in einer Ausführungsform als ein Grabenkondensator (Trench-Kondensator) oder als ein Stapelkondensator implementiert werden.
  • Das spezifische Layout des Speicherzellen-Arrays ist frei wählbar. Insbesondere können die Speicherzellen 100 in einem Schachbrettmuster oder in jedem anderen passendem Muster angeordnet sein. Wie in 1 dargestellt, ist ein Speicherzellen-Array so angeordnet, dass eine einzelne Speicherzelle 100 eine Fläche von 8 F2 (4F × 2F) besitzt und sie in einer Folded-Bitline-Konfiguration implementiert sein kann. Die Speichervorrichtung aus 1 umfasst weiterhin einen peripheren Teilbereich 101. Der periphere Teilbereich 101 umfasst gewöhnlicher Weise den Kernschaltkreis 102 mit Wortleitungstreibern 103 zum Adressieren der Wortleitungen 8 sowie Sensorverstärker 104 zum Sensorisieren eines Signals, das durch die Bitleitungen 9 übertragen wird. Der Kernschaltkreis 102 umfasst gewöhnlicher Weise weitere Vorrichtungen und insbesondere Transistoren, zum Steuern und Adressieren der einzelnen Speicherzellen 100. Der periphere Teilbereich 101 umfasst weiterhin den Unterstützungsbereich 105, der gewöhnlicher Weise außerhalb des Kernschaltkreises 101 liegt. Die Transistoren des peripheren Teilbereiches können frei gewählt werden. Insbesondere können sie als herkömmliche Planarkondensatoren implementiert sein.
  • Sie können jedoch genauso in der Art und Weise gebildet sein, wie unter Bezug auf 2 dargestellt.
  • 2 zeigt eine Schnittzeichnung der Anordnung der Array-Transistoren 16 entlang einer ersten Richtung, die die erste und die zweite Source-/Drain-Region 121, 122 verbinden.
  • Der Transistor 16 umfasst eine erste und eine zweite Source-/Drain-Region 121, 122 sowie einen Kanal 14, der die erste und die zweite Source-/Drain-Region 121, 122 verbindet. Die Leitfähigkeit des Kanals wird durch die Gate-Elektrode 85 gesteuert. Der aktive Bereich 12 besitzt die Form einer Flosse oder eines Grates und drei Seiten der Flosse sind von der Gate-Elektrode umschlossen.
  • Die erste und die zweite Source-/Drain-Region 121, 122 sind in der Oberflächenregion eines Halbleitersubstrats 1 angeordnet. Die Gate-Elektrode 85 umfasst eine Auskehlungs-Region 852 und zwei scheibenförmige Teilbereiche 851. Die Auskehlungs-Region der Gate-Elektrode 85 ist in einer Auskehlung 73 angeordnet, die in die Substratoberfläche 10 hineingeätzt ist. Entsprechend ist die Oberseite 11a des aktiven Bereiches in einer tieferen Tiefe angeordnet als das Substrat 10 des Halbleitersubstrats. Die scheibenförmigen Teilbereiche 851 erstrecken sich in einer Fläche, die vor und hinter der abgebildeten Schnittzeichnung liegen und sind daher mit unterbrochene Linien dargestellt. Der untere Teil der Auskehlungs-Region 852 ist von dem Siliziummaterial durch die dielektrische Schicht 88 des Gates elektrisch isoliert. Die erste und die zweite Source-/Drain-Region 121, 122 sind von den Auskehlungsbereichen 852 durch den Siliziumnitrid-Abstandhalter 86 elektrisch isoliert. Zudem ist die Siliziumoxid-Opferschicht 181 zwischen dem Siliziumnitrid-Abstandhalter 86 und der ersten und der zweiten Source-/Drain-Region 121, 122 angeordnet. Die erste Kontaktregion 93 wird bereitgestellt, um die erste Source-/Drain-Region 121 elektrisch mit dem Speicherkondensator zu verbinden, und eine zweite Kontaktregion 94 wird bereitgestellt, um die zweite Source-/Drain-Region elektrisch mit einer Bitleitung zu verbinden (nicht dargestellt).
  • Die Gate-Elektrode 85 besteht für gewöhnlich aus Polysilizium. Die erste und die zweite Source-/Drain-Region 121, 122 sind als normal oder stark dotierte Siliziumregionen implementiert und besitzen folglich eine hervorragende elektrische Leitfähigkeitstyp. Optional können die erste Source-/Drain-Region 121 oder beide Source-/Drain-Regionen 121, 122 zusätzlich eine leicht dotierte Region umfassen (nicht dargestellt), welche zwischen der Kanalregion und den stark dotierten Regionen entsprechend angeordnet ist. Der Kanal 14 ist leicht p-dotiert und isoliert somit die erste von der zweiten Source-/Drain-Region, sofern keine geeignete Spannung an die Gate-Elektrode 85 angelegt wird.
  • Ein Stromweg zwischen der ersten und der zweiten Kontaktregion 93, 94 umfasst eine erste Komponente 15a, die sich in einer ersten vertikalen Richtung, d. h. abwärts, erstreckt, eine zweite Komponente 15b, die sich in einer horizontalen Richtung erstreckt, sowie eine dritte Komponente 15c, die sich nach oben, d. h. in einer zweiten vertikalen Richtung entgegen der ersten vertikalen Richtung erstreckt. Anders ausgedrückt, umfasst der Stromweg die Kanalregion 14 sowie den Abstand von der Grenze der Source-/Drain-Region 121 zu den Kontaktregionen 93, 94.
  • Entsprechend wird ein Strom, der von der ersten zu der zweiten Kontaktregion 93, 94 fließt, zunächst einen schwach gesperrten vertikalen Weg nehmen, danach einen stark gesperrten vertikalen Weg, gefolgt von einem stark gesperrten horizontalen Weg, einem stark gesperrten vertikalen Weg und danach einen schwach gesperrten vertikalen Weg. Anders ausgedrückt, da der Stromweg einen Teilbereich umfasst, der sich in einer Eintiefung erstreckt, die in der Substratoberfläche gebildet ist, ist ein Minimalabstand zwischen den stark dotierten ersten und zweiten Source-/Drain-Regionen 121, 122 im Vergleich zu einem FinFET erhöht, in welchem der aktive Bereich entlang der Substratoberfläche angeordnet ist und in welchem der Stromweg nur einen horizontalen Weg umfasst. Als Folge ist ein elektrisches Feld an dem Übergang zwischen der Source-/Drain-Region und dem Kanal, sowie folglich auch ein Leckstrom reduziert. Zudem sind die stark dotierten Regionen 121, 122 von der Gate-Elektrode 852 durch den Abstandhalter 86 separiert, so dass der Einfluss des elektrischen Feldes der Gate-Elektrode auf die stark dotierten Regionen reduziert ist.
  • 2B zeigt eine Schnittzeichnung des Transistors in einer Richtung lotrecht zu der Richtung von 2A. Insbesondere ist ein Schnitt durch die Flossenregion 11 des aktiven Bereiches dargestellt, d. h. ein Teilbereich des aktiven Bereiches mit einer schmalen Breite, wobei die Flossenregion an drei ihrer Seiten von der Gate-Elektrode eingeschlossen ist. In der Flossenregion 11 hat der aktive Bereich die Form eines Grates oder einer Flosse. In der Flossenregion hat der aktive Bereich eine Oberseite 11a und zwei laterale Seiten 11b, wobei die Länge der Oberseite 11a kleiner ist als die Länge der lateralen Seiten 11b.
  • In 2B sind die scheibenförmigen Teilbereiche 851 der Gate-Elektrode 851 entlang den lateralen Seiten 11b des Grates angeordnet, während der auskehlungsartige Teilbereich 852 der Gate-Elektrode entlang der Oberseite 11a des Grates angeordnet ist. Die Gate-Elektrode 85 ist von der Flossenregion 11 durch das Gate-Dielektrikum 80 isoliert. Wie in 2B gezeigt, be findet sich der Stromweg 15 in einer lotrechten Richtung zu der Ebene, die in 13 abgebildet ist.
  • Durch die schmale Breite der Flossenregion kann der Transistorbody vollständig entleert werden, so dass der Unterschwell-Slope des Transistors verbessert werden kann. Folglich erhält man ein besseres Strom-Ein/Strom-Aus-Verhältnis. Entsprechend einer Ausführungsform der vorliegenden Erfindung kann die Flossenregion lokal ausgedünnt sein, so dass die Breite der Kanalregion kleiner wird als die Breite der ersten und der zweiten Source-/Drain-Region. Folglich kann der Aus-Strom des Transistors unter Berücksichtigung des bekannten Transistors weiter gegenüber herkömmlichen Transistoren verbessert werden, während die Kontaktfläche der Source-/Drain-Regionen nicht verringert wird. Folglich steigt der Kontaktwiderstand nicht.
  • In der Struktur, die in den 2A und 2B dargestellt sind, entspricht die Länge Leff des Kanals dem Abstand zwischen erster und zweiter Source-/Drain-Region. Zudem entspricht die Breite des Kanals der Breite der Region, deren Leitfähigkeit durch die Gate-Elektrode gesteuert wird. Insbesondere kann die Höhe der Flosse zwischen 20 und 100 nm und die Breite der Flosse kleiner als 35 nm betragen.
  • Entsprechend bietet der Transistor der vorliegenden Erfindung einen verbesserten Ein-Strom im Vergleich zu bekannten Transistoren, da die Breite des Kanals vergrößert ist, während der Widerstand verringert ist. Der Transistor zeigt zudem einen größeren Slope der Unterschwell-Charakteristik und einen deutlich reduzierten Bodyeffekt. Dadurch steigt der Ein-Strom weiter an.
  • Der Transistor bietet weiterhin einen verbesserten Aus-Strom aufgrund seiner größeren Kanallänge und des größeren Slope seiner Unterschwell-Charakteristik im Vergleich zu einem bekannten Transistor.
  • Zusammenfassend kombiniert der Transistor nach 2A und 23 einen verbesserten Ein-Strom mit einem verringerten Aus-Strom.
  • 2C zeigt eine Modifikation der Transistorstruktur, die in 2A dargestellt ist. In 2C umfasst die erste Source-/Drain-Region einen stark dotierten Teilbereich 121'' und eine schwach dotierte Region 121'. Die schwach dotierte Region 121' erstreckt sich über die gleiche Tiefe wie die zweite Source-/Drain-Region 122.
  • Durch das Bereitstellen der schwach dotierten Region 121' zwischen der stark dotierten Region 121'' und dem Kanal 14, kann das elektrische Feld reduziert werden. Dementsprechend kann ein Übergangs-Leckstrom reduziert werden.
  • Generell entspricht der Leckstrom dem Strom, der von dem Speicherkondensator zu der zweiten Source-/Drain-Region oder dem Siliziumbody fließt, wenn die Gate-Elektrode nicht adressiert wird. Da vor allem die elektrischen Felder an dem Übergang zwischen der ersten Source-/Drain-Region und dem Kanal den Leckstrom stark beeinflussen, ist es vorteilhaft, das elektrische Feld an dem Übergang zwischen der ersten Source-/Drain Region und dem Kanal zu reduzieren. Durch die Reduktion des Leckstroms, ist die Ladungserhaltungszeit, d. h. die Zeit während der eine Information wiedererkennbar in einer Speicherzelle gespeichert wird, erhöht werden.
  • Dementsprechend ist eine asymmetrische Anordnung der ersten und zweiten Source-/Drain-Region, insbesondere die Anordnung aus 2C, in welcher die erste Source-/Drain-Region 121 einen schwach und einen stark dotierten Teilbereich umfasst und der schwach dotierte Teilbereich 121' sich über die gleiche Tiefe wie die zweite Source-/Drain-Region 122 erstreckt, äußerst vorteilhaft.
  • Nichtsdestotrotz liegt es auch im Bereich der vorliegenden Erfindung, dass auch die zweite Source-/Drain-Region 122 einen schwach und einen stark dotierten Teilbereich umfassen, wobei die schwach dotierte Region zwischen der stark dotierten Region und der Kanalregion angeordnet ist. Insbesondere können die erste und die zweite Source-/Drain-Region, die schwach und stark dotierte Teilbereiche umfassen, in einer symmetrischen Weise angeordnet sein.
  • Entsprechend der Ausführungsform, die in 2C dargestellt ist, ist die untere Seite der schwach dotierten ersten Source-/Drain-Region 121' unterhalb der Unterkante des Auskehlungsbereiches 852 der Gate-Elektrode bzw. der Oberseite der Flossenregion angeordnet. Folglich kann die effektive Breite der ersten Source-/Drain-Region deutlich erhöht werden. Da diese Breite hauptsächlich einen Ein-Strom bestimmt, sind die Ein-Strom-Eigenschaften des Transistors weiter verbessert.
  • Die stark dotierte erste Source-/Drain-Region 121, die später mit dem Speicherkondensator verbunden wird, ist von der Gate-Elektrode durch den dicken Abstandhalter 86' abgeschirmt. Dementsprechend wird das elektrische Feld an dem Übergang, der mit der Speicherladung verbunden ist, reduziert. Folglich wird die Ladungserhaltungszeit weiter erhöht.
  • Der oben beschriebene Transistor kann auf verschiedene Weisen modifiziert werden. Zum Beispiel können sich die scheibenförmigen Teilbereiche 851 bis zu einer Tiefe von 20 bis 100 nm erstrecken, gemessen von dem Bodenbereich der Auskehlungs-Region der Gate-Elektrode.
  • Die Struktur, die in 2A illustriert ist, kann z. B. erhalten werden durch die Durchführung eines Ätzprozesses, der das Siliziumsubstratmaterial sowie das Isolationsmaterial der Isolationsgräben ätzt. Danach werden die Taschen in die Isolationsgräben geätzt, um die scheibenförmigen Teilbereiche 851 der Gate-Elektrode zu bilden. Insbesondere kann dies durch einen Ätzprozess erreicht werden, der Siliziumdioxid selektiv gegenüber Silizium ätzt. Zum Bilden eines Transistors auf diese Weise, umfasst ein erster Hartmaskenschichtstapel vorzugsweise eine Siliziumdioxidschicht, eine Polysiliziumschicht (polykristallines Silizium), eine Siliziumdioxidschicht sowie eine Polysiliziumschicht darüber. Alternativ kann der erste Hartmaskenschichtstapel eine Siliziumnitridschicht, eine Siliziumdioxidschicht und eine Polysiliziumschicht umfassen. In beiden Fällen ist es wichtig, dass der erste Hartmaskenschichtstapel eine Polysiliziumschicht als oberste Schicht besitzt, die nicht von einem Ätzprozess zum Ätzen von Siliziumdioxid angegriffen wird.
  • Optional kann ein zweiter Hartmaskenschichtstapel, der eine Carbonschicht umfasst, auf der Oberfläche des ersten Hartmaskenschichtstapels bereitgestellt werden.
  • In den 2D und 2E wird die Gate-Elektrode 85 in einer Gate-Auskehlung, die in dem Halbleitersubstrat 1 gebildet ist, gebildet, und die scheibenförmigen Teilbereiche 851 erstrecken sich nur geringfügig tiefer in das Substrat hinein als der Auskehlungsbereich 852. Insbesondere, wie in 2E dargestellt, erstrecken sich die scheibenförmigen Teilbereiche 851 bis zu einer Tiefe von ca. 5 bis 25 nm, gemessen von dem Bodenbereich des Auskehlungsbereiches der Gate-Elektrode. Zudem ist die Region, die an die Gate-Elektrode angrenzt, nicht gegenüber dem aktiven Bereich verengt, der durch die Bildung der Isolationsgräben 2 definiert ist. Dementsprechend wird der Kanal beim Anlegen einer typischen Gatespannung nicht vollständig ausgeräumt. Nichtsdestotrotz, wie insbesondere der 2E entnommen werden kann, hat der entstehende Transistor eine vergrößerte Kanalbreite im Vergleich zu einem herkömmlichen Recess-Kanal-Transistor. In dem in 2D dargestellten Transistor können sich die erste und die zweite Source-/Drain-Regionen 121, 122 bis zu einer Tiefe erstrecken, die tiefer ist, als die in dieser Figur gezeigte Tiefe. Insbesondere können diese sich bis unter den Boden der Gate-Auskehlung 73 erstrecken. Im Folgenden werden die Transistoren, die in den 2D und 2E dargestellt sind, als EUD (Extended U-Groove Device, ausgedehnte U-Auskehlungsvorrichtung) bezeichnet.
  • Wie weiter unten detaillierter beschrieben wird, umfasst der Prozess der Bereitstellung einer Gate-Elektrode beim Herstellen der Anordnung aus den 2D und 2E den Prozess des Definierens einer Gate-Auskehlung in dem Halbleitersubstrat, so dass sich schließlich eine Gate-Auskehlung in dem aktiven Bereich von der Oberfläche des Halbleitersubstrats in eine Richtung lotrecht zu der Oberfläche des Halbleitersubstrats in einer ersten Tiefe erstreckt.
  • Insbesondere umfasst der Prozess des Definierens einer Gate-Auskehlung einen selektiven Ätzprozess, der das Substratmaterial selektiv gegenüber dem Isolationsmaterial der Isolationsgräben ätzt. Danach wird in jedem der Isolationsgräben an einer an der Auskehlung angrenzenden Position eine Tasche definiert, so dass die beiden Taschen mit der Auskehlung verbunden sind und die Auskehlung sich zwischen den beiden Taschen befindet, wobei die beiden Taschen sich in eine zweite Tiefe, die tiefer als die erste Tiefe ist, erstrecken. In einem nächsten Schritt wird ein Gateisolationsmaterial an einer Schnittstelle zwischen dem aktiven Bereich und der Auskehlung sowie an einer Schnittstelle zwischen dem aktiven Bereich und den Taschen bereitgestellt, und ein Gate-Elektroden-Material wird abgeschieden zum Auffüllen der Auskehlung und der beiden Taschen.
  • Zum Definieren der Gate-Auskehlung können verschiedene Arten von Hartmasken verwendet werden.
  • Insbesondere kann ein erster Hartmaskenschichtstapel auf der Oberfläche des Halbleitersubstrats 1 oder auf einer Siliziumdioxid-Opferschicht bereitgestellt werden, welche auf der Oberfläche des Halbleitersubstrats abgeschieden ist. Der erste Hartmaskenschichtstapel umfasst mindestens eine Schicht eines Materials, das sich von dem Material des Halbleitersubstrats unterscheidet. Optional kann ein zweiter Hartmaskenschichtstapel auf der Oberfläche des ersten Hartmaskenschichtstapels bereitgestellt werden, wobei der zweite Hartmaskenschichtstapel eine Carbonschicht umfasst.
  • Zum Bilden des Transistors, der unter Bezug auf die 2D und 2E dargestellt ist, ist der Prozess des Ätzens einer Gate-Auskehlung in einem Substrat ein Ätzprozess, der Halbleitermaterial selektiv gegenüber dem Isolationsmaterial der Isolationsgräben ätzt. Zum Bilden des Transistors, der in den 2D und 2E dargestellt ist, ist es nicht notwendig, dass der erste Hartmaskenschichtstapel eine Polysiliziumschicht als oberste Schicht umfasst. Insbesondere kann der erste Hartmaskenschichtstapel jede der folgenden Kombinationen umfassen: Polysiliziumschicht/Siliziumdioxidschicht/Polysiliziumschicht (optional), Siliziumnitridschicht/Siliziumdioxidschicht/Polysiliziumschicht (optional) und Polysiliziumschicht/Siliziumnitridschicht.
  • Nichtsdestotrotz ist es vorteilhaft den zweiten Hartmaskenschichtstapel zu verwenden, welcher eine Carbonschicht umfasst. Insbesondere wird die Carbonhartmaske aus einem Carbonfilm gebildet, der durch PVD (Physical Vapor Deposition) oder CVD (Chemical Vapor Deposition) abgeschieden werden kann. Insbesondere kann der Carbonfilm aus amorphem Carbon hergestellt werden, der optional auch Wasserstoff enthalten kann.
  • Insbesondere ist es für die Herstellung von Halbleitervorrichtungen mit kleiner werdenden Funktionalgrößen notwendig, dünnes Resistmaterial zu verwenden, um ein gewünschtes Größenverhältnis zwischen Tiefe und Durchschnitt einer zu definierenden Struktur zu erhalten, wobei das gewünschte Verhältnis bis zu einem gewissen Wert begrenzt ist. Jedoch kann bei der Verwendung einer Resist-Schicht mit einer Dicke von 100 bis 200 nm eine gewünschte Selektivität eines Ätzprozesses nicht erreicht werden. Aus diesem Grund ist es vorteilhaft, Carbonhartmasken zu verwenden, die eine Carbonschicht von einer Dicke von 200 bis 300 nm umfassen sowie eine Siliziumoxidnitridschicht mit einer Dicke von ca. 50 bis 70 nm. Insbesondere wird die SiON-Schicht als Hartschicht verwendet, die gestaltet wird. In einem folgenden Prozess zum Gestalten der Carbonschicht wird die gestaltete SiON-Schicht als Hartmaske verwendet. Die Hartmaskenschicht aus Carbon ist höchst vorteilhaft, da sie leicht durch die Verwendung beispielsweise eines O2-Plasmas geätzt werden kann.
  • Der Transistor, der durch das Verfahren der vorliegenden Erfindung hergestellt wurde, umfasst vorteilhafterweise Seitenwand-Abstandhalter 86, wie beispielsweise in 2A dargestellt. Insbesondere sind die Seitenwand-Abstandhalter 86 an einer Schnittstelle zwischen der Gate-Elektrode 85 und der ersten und zweiten Source-/Drain-Region 121, 122 bereitgestellt, so dass sie die Gate-Elektrode von der ersten und zweiten Source-/Drain-Region isolieren. Die Seitenwand-Abstandhalter 86 besitzen eine größere Dicke als die Gate-Dielektrikum-Schicht 88 und schirmen somit effektiv das Potenzial, das an der Gate-Elektrode 85 angelegt wird, von den benachbarten ersten und zweiten Source-/Drain-Regionen 121, 122 ab. Insbesondere ist es vorteilhaft, die Seitenwand-Abstandhalter 86 zumindest in ihrem oberen Teil aus Siliziumdioxid herzustellen.
  • 2F zeigt ein EUD in dem die erste und die zweite Source-/Drain-Region 121, 122 sich in eine tiefere Tiefe als in 2D dargestellt erstrecken. Zudem ist ein Abstandhalter an einer Grenze zwischen der Gate-Elektrode 85 und der ersten und der zweiten Source-/Drain-Region 121, 122 bereitgestellt, um die Gate-Elektrode 85 von der ersten und zweiten Source-/Drain-Region 121, 122 elektrisch zu isolieren.
  • Entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung, wird bei der Herstellung eines FinFET oder eines EUD die Gate-Auskehlung gebildet und ein Abstandhalter aus Opfermaterial wird bereitgestellt, wobei dieser Abstandhalter durch einen dauerhaften Abstandhalter, wie z. B. einen SiO2-Abstandhalter, in einem späteren Prozess ersetzt wird. In diesem Fall können die Eigenschaften des Opfer-Abstandhalters vorteilhafterweise ausgenutzt werden, wobei dieser Opfer-Abstandhalter durch den dauerhaften Abstandhalter, z. B. aus SiO2, in einem späteren Prozess ersetzt wird.
  • In diesem Fall wird der Opfer-Abstandhalter an der Position gebildet, an der der dauerhafte Abstandhalter gebildet wird, insbesondere an einer Position, die die Gate-Elektrode von der ersten und zweiten Source-/Drain-Region trennt.
  • Entsprechend dem Verfahren der vorliegenden Erfindung wird zudem nach dem Definieren der ersten Öffnung in dem ersten Hartmaskenschichtstapel vorzugsweise ein Opfer-Abstandhalter an den Seitenwänden der ersten Öffnung bereitgestellt. Danach wird das Substratmaterial isotrop geätzt und in einem folgenden Prozess wird der Opfer-Abstandhalter entfernt. Hierbei kann der Durchmesser der Auskehlung, die in dem Substrat gebildet wird, bezüglich dem Durchmesser der ersten Öffnung in dem ersten Hartmaskenschichtstapel verringert werden. Hierbei kann die kritische Dimension ("CD") weiter verringert werden.
  • Zudem gibt es bei der Herstellung einer Speichervorrichtung mit einem Speicherzellen-Array, der wie auch der periphere Teilbereich Transistoren umfasst, verschiedene Arten der Herstellung der Transistoren des peripheren Teilbereiches und des Array-Teilbereiches. Zum Beispiel kann die periphere Gate-Dielektrikum-Schicht sowie die periphere Polysiliziumschicht gebildet werden und dann der Array-Transistor vervollständigt werden, gefolgt von dem Abscheiden des Schichtstapels zum Bilden der peripheren Gate-Elektrode sowie der Wortleitungen des Speicherzellen-Arrays. In diesem Fall können das periphere Gate-Dielektrikum und die periphere Polysiliziumschicht vorteilhafterweise als Teil des ersten Hartmaskenschichtstapels zum Bilden des Array-Transistors verwendet werden. Diese Ausführungsform ist vorteilhaft, da der Hartmaskenschichtstapel und die Schichten der peripheren Gate-Elektrode im gleichen Abscheidungsprozess gebildet werden können.
  • Alternativ kann nach dem Aufwachsen einer Oxid-Opferschicht der Transistor gebildet werden, gefolgt von dem Prozess der Herstellung der peripheren Gate-Dielektrikum-Schicht und dem Prozess zum Herstellen der Schichtstapel zum Herstellen der peripheren Gate-Elektrode sowie der Wortleitungen des Arrays. Diese Ausführungsform ist vorteilhaft, da das periphere Gate- Dielektrikum nicht durch den Prozess zum Bilden des Array-Transistors betroffen ist.
  • Zudem bietet die vorliegende Erfindung ein Verfahren zur Herstellung eines Speicherzellen-Arrays, das Bitleitungen zum elektrischen Verbinden der zweiten Source-/Drain-Region mit einer entsprechenden Bitleitung umfasst. Insbesondere kann ein spezielles Verfahren zum Bilden der Kontakte der Bitleitung verwendet werden, falls ein Hartmaskenschichtstapel mit einer Siliziumdioxidschicht, einer Polysiliziumschicht und einer Siliziumdioxidschicht als erster Hartmaskenschichtstapel verwendet wird. Nichtsdestotrotz kann, falls der erste Hartmaskenschichtstapel ein Siliziumnitrid und eine Siliziumdioxidschicht umfasst, eine kapazitive Kopplung zwischen benachbarten Wortleitungen vorteilhafterweise vermieden werden, wodurch ein Übersprecheffekt reduziert wird.
  • Im Folgenden wird Bezug genommen auf eine Gate-Dielektrikum-Schicht oder eine Gateisolationsschicht, wie beispielsweise ein Gateoxid. Nichtsdestotrotz kann, wie dem Fachmann offensichtlich ist, jedes andere passende Dielektrikum-Material als Gate-Dielektrikum verwendet werden.
  • Die 3 bis 23 zeigen eine erste Ausführungsform der vorliegenden Erfindung. Wie später beschrieben wird, wird eine Speicherzelle, die den Transistor enthält, der einen Abstandhalter aus Siliziumdioxid umfasst, bereitgestellt.
  • 3A zeigt eine Draufsicht eines Teils eines Speicherzellen-Arrays nach der Bildung der Speicherkondensatoren und nach dem Definieren der aktiven Bereiche 12. Insbesondere werden die aktiven Bereiche als Segmente von Streifen gebildet, wobei zwei Segmente von aktiven Bereichen 12 in einer Reihe voneinander durch das Grabendeckoxid 34 isoliert sind, welches ober halb eines entsprechenden Grabenkondensators gebildet ist. Anliegende Streifen von aktiven Bereichen 12 von verschiedenen Reihen sind voneinander abgetrennt, wobei Isolationsgräben zwischen benachbarten Reihen angeordnet sind und wobei die Isolationsgräben mit einem Isolationsmaterial gefüllt sind. Die Segmente der aktiven Bereiche 12 sind in einer schachbrettförmigen Weise angeordnet, so dass die Segmente von anliegenden Reihen in einer versetzten Weise angeordnet sind. Genauer gesagt sind die Segmente von anliegenden Reihen um die Hälfte des Zellabstandes versetzt (vgl. insbesondere 2F).
  • Eine Schnittzeichnung des Arrays, welches in 3A zwischen I und I dargestellt ist, ist in 3B dargestellt. Wie aus 3B hervorgeht, werden Grabenkondensatoren 3 bereitgestellt, so dass sie sich in dem Halbleitersubstrat 1, insbesondere ein Siliziumsubstrat, erstrecken. Der Grabenkondensator 3 umfasst eine innere Elektrode 31, ein Kondensatordielektrikum 312, welches zwischen der inneren Elektrode 31 und der Gegenelektrode 313 angeordnet ist. In dem oberen Bereich des Grabenkondensators 3 ist ein Isolationskragen 32 bereitgestellt, wie dies üblich ist. Eine Polysiliziumfüllung 31 wird bereitgestellt, um einen elektrischen Kontakt zwischen der inneren Kondensator-Elektrode 31 und dem Buried-Strap-Fenster 33 herzustellen, welches über dem Isolationskragen gebildet ist. Über der Polysiliziumfüllung 311 wird eine Grabendeckoxidschicht 34 bereitgestellt. Zum Beispiel kann die Gesamtdicke der Deckoxidschicht 34 ca. 30 nm betragen, wobei die Deckoxidschicht 34 vorzugsweise die Substratoberfläche 10 um 15 nm überragt, so dass das Buried-Strap-Fenster 33 nahe der Substratoberfläche 10 angeordnet ist. Die Referenzziffer 21 bezeichnet den Bodenbereich der Isolationsgräben 2, welche in einer Schnittebene parallel zu der abgebildeten Schnittebene liegen.
  • Die Herstellung des Grabenkondensators 3 ist allgemein bekannt und ihre Beschreibung wird hier der Annehmlichkeit halber vermieden. Insbesondere umfasst der Grabenkondensator ein Buried Strap zur Herstellung eines elektrischen Kontakts zwischen der inneren Kondensatorelektrode 31 und der ersten Source-/Drain-Region des zu bildenden Transistors. Die Dotierelemente der Polysiliziumfüllung 311 diffundieren in den Substratbereich, um das Buried Strap aus dem Diffusionsbereich 331 zu bilden.
  • Zudem werden Isolationsgräben 2 zum lateralen Begrenzen der aktiven Bereiche 12 geätzt und wie üblich mit einem Isolationsmaterial aufgefüllt. Insbesondere werden die Isolationsgräben 2 mit einer ersten Siliziumdioxidschicht, einer Siliziumnitrid-Deckschicht und einer Siliziumdioxidfüllung gefüllt.
  • In dem nächsten Prozess werden ein erster und ein zweiter Hartmaskenschichtstapel 4 abgeschieden. Insbesondere werden eine Siliziumnitridschicht 41 mit einer Dicke von ca. 10 nm, eine Siliziumdioxidschicht 42 mit einer Dicke von ca. 120 nm sowie eine Polysiliziumschicht 43 mit einer Dicke von 50 nm abgeschieden. Danach wird eine Carbonhartmaskenschicht 44 mit einer Dicke von ca. 180 nm sowie eine Siliziumoxynitridschicht 45 mit einer Dicke von 60 nm abgeschieden. Insbesondere dient die Siliziumoxynitrid(SiON)-Schicht 45 als Hartschicht zum Gestalten der Carbonschicht 44. Überdies ist die SiON-Schicht 45 eine Antireflexbeschichtung. Optional kann eine SiO2-Opferschicht (nicht dargestellt) zwischen der Substratoberfläche 10 und der Siliziumnitridschicht 41 bereitgestellt werden. Die resultierende Struktur ist in 4 dargestellt.
  • Im nächsten Prozess werden Öffnungen in der SiON-Schicht 45 gebildet. Zum Beispiel werden die Öffnungen, die in der SiON-Schicht 45 gebildet werden, durch einen Tapered-Ätzprozess gebildet, so dass der Durchmesser der Öffnungen an ihrem Boden bereich kleiner ist, als der Durchmesser an dem oberen Bereich der SiON-Schicht. Die Öffnungen werden so ausgebildet, dass sie eine ovale Form besitzen, wobei das Verhältnis zwischen der längeren Seite zu der kleineren Seite ca. 2:1,2 beträgt. Insbesondere kann der Durchmesser der Öffnung an dem Grundbereich der SiON-Schicht 45 zwischen 50 und 300 nm betragen.
  • Die resultierende Struktur ist in 5 dargestellt.
  • In dem nächsten Prozess wird die Carbonhartmaske 44 geätzt. Danach werden die Polysiliziumschicht 43 und die Siliziumdioxidschicht 42 durch ein selektives Ätzverfahren geätzt, welches an der Siliziumnitridschicht 41 endet. Die resultierende Struktur ist in 6 dargestellt, wobei in dem oberen Bereich von 6 eine Draufsicht gezeigt ist. Wie ersichtlich ist, sind Öffnungen 46 in der SiON-Schicht 45 gebildet. Der untere Teil von 6 zeigt eine Schnittzeichnung zwischen I und I in dem oberen Bereich. Wie in dem unteren Bereich gezeigt ist, erstrecken sich die Öffnungen 46 bis zu der Siliziumnitridschicht 41.
  • Siliziumnitrid 41 wird selektiv gegenüber Silizium und Siliziumdioxid geätzt. Danach wird ein Ätzprozess durchgeführt, wobei Siliziumdioxid und Silizium gleichzeitig geätzt werden. Insbesondere werden in diesem Ätzprozess ca. 15 bis 60 nm Si geätzt. Folglich erstrecken sich die Öffnungen 46 bis in das Siliziumsubstrat 1 hinein. Außerdem wird der obere Bereich der Isolationsgräben 2 in einem Abschnitt lötrecht zu dem in 7 dargestellten ebenfalls geätzt.
  • Danach werden die SiON-Schicht sowie die Carbonhartmaskenschicht 44 entfernt. Insbesondere kann die Carbonhartmaske in einem O2-Plasma geätzt werden. Die resultierende Struktur ist in 7 dargestellt.
  • Der obere Bereich von 7 zeigt eine Draufsicht der resultierenden Struktur. Wie gezeigt, werden Öffnungen 46 in der Polysiliziumschicht 43 gebildet. In der Öffnung 46 ist das Siliziumsubstratmaterial 1 der aktiven Bereiche 12 nicht bedeckt. Isolationsgräben sind anliegend an den aktiven Bereich 12 angeordnet, wobei die Isolationsgräben 2 nicht in der Öffnung bedeckt sind. Eine Schnittzeichnung der Struktur ist in dem unteren Teil von 7 dargestellt. Wie gezeigt, erstreckt sich die Öffnung 46 in dem Siliziumsubstrat 1. Zum Beispiel kann sich die Öffnung 46 in das Substrat ca. 15 bis 60 nm bis unter seine Oberfläche 10 erstrecken, und bildet so eine Gate-Auskehlung 73.
  • Ein SiliziumnitridAbstandhalter 47 wird gebildet. Insbesondere wird eine Siliziumnitridschicht mit einer Dicke von ca. 0,3 F konform abgeschieden, gefolgt von einem anisotropen Ätzprozess zum bilden eines Abstandhalters 47. Danach wird ein Ätzprozess zum Ätzen des Siliziumdioxidmaterials der Isolationsgräben 2 durchgeführt. Insbesondere werden ca. 100 nm SiO2 geätzt. Die resultierende Struktur ist in 8 dargestellt.
  • Der obere Bereich von 8A zeigt eine Draufsicht der resultierenden Struktur. Wie gezeigt, werden Öffnungen 46 in der Polysiliziumschicht 43 gebildet, wobei die Öffnungen von einer ringförmigen Siliziumnitridschicht 47 eingeschlossen sind. Auf beiden Seiten der aktiven Bereiche 12 werden Isolationsgräben 2 bereitgestellt. Eine Schnittzeichnung der isolierenden Struktur ist in dem unteren Bereich von 8A dargestellt. Diese Schnittzeichnung liegt zwischen I und I, wie in dem oberen Bereich von 8A gezeigt. Wie dargestellt, ist ein Siliziumnitrid-Abstandhalter 47 auf beiden Seiten der Öffnungen 46 angeordnet.
  • 8B zeigt eine Schnittzeichnung zwischen II und II nach 8A. Wie dargestellt, wurden Taschenstrukturen 74, die sich in den Isolationsgräben 2 erstrecken, durch den Oxidätzprozess gebildet. Zudem ist der Siliziumnitrid-Abstandhalter 47 in dem oberen Bereich der Öffnungen 46 angeordnet.
  • Optional wird der aktive Bereich 12 durch die Durchführung eines isotropen Siliziumätzprozesses ausgedünnt. Insbesondere wird der aktive Bereich um 10 bis 20 nm ausgedünnt. Dementsprechend beträgt die resultierende Breite des aktiven Bereiches weniger als 35 nm. Im nächsten Prozess wird eine Gate-Dielektrikum-Schicht 88 abgeschieden, z. B. durch die Durchführung eines ISSG(In-Situ Steam Generated)-Oxidationsprozesses. Die resultierende Struktur ist in 9 dargestellt.
  • Insbesondere zeigt der obere Bereich von 9 eine Draufsicht auf die resultierende Struktur. Wie gezeigt, ist der aktive Bereich 12 nun gegenüber den vorangehenden Figuren ausgedünnt. Die gesamte Oberfläche ist mit einer Siliziumdioxidschicht 88 bedeckt, wobei die Position des Abstandhalters 47 in dem oberen Bereich von 9 angezeigt ist. Der untere Bereich von 9 zeigt eine Schnittzeichnung zwischen I und I. Wie gezeigt, ist die Gate-Dielektrikum-Schicht 88 konform auf der gesamten Substratoberfläche abgeschieden.
  • 10 zeigt eine Schnittzeichnung zwischen II und II, wie aus dem oberen Bereich von 9A entnommen werden kann. Wie gezeigt, umfasst der aktive Bereich 12 nunmehr einen ausgedünnten Teilbereich 125. Die Siliziumdioxidschicht 88 ist auf der gesamten Oberfläche gleichmäßig gebildet. Ausgedehnte Taschenstrukturen 74' wurden durch den Siliziumätzprozess gebildet.
  • Eine Siliziumnitrid-Opferschicht mit einer Dicke von ca. 80 nm wird abgeschieden. Danach wird die Siliziumnitridschicht ca. 100 nm zurückgeätzt. Folglich wird eine Siliziumnitridfüllung 49 bereitgestellt, um die verbleibende Öffnung 46 aufzufüllen, welche durch den vorhergehenden Prozess gebildet wurde. Dann werden die SiO2-Schicht 88 und die Polysiliziumschicht 43 durch allgemein bekannte Verfahren entfernt. Als Folge erstrecken sich der Siliziumnitrid-Abstandhalter 47 und die Siliziumnitridfüllung 49 bis zu einer Höhe von ca. 70 nm oder höher, gemessen von dem oberen Teil der Siliziumnitridschicht 41.
  • Die resultierende Struktur ist in 11A dargestellt, welche eine Schnittzeichnung zwischen I und I, wie beispielsweise in 9 gesehen werden kann.
  • 11B zeigt eine Schnittzeichnung zwischen II und II. Wie dargestellt, ist die Öffnung 46 in einer Schnittzeichnung senkrecht zu der Schnittzeichnung nach 11A sowohl mit dem Siliziumnitrid-Abstandhalter 47 als auch mit der Siliziumnitridfüllung 49 gefüllt.
  • Ein Ätzprozess zum Entfernen der Siliziumdioxidschicht 42 wird durchgeführt. Durch diesen Ätzprozess wird auch ein oberer Bereich der Gate-Dielektrikum-Schicht 88 entfernt, welche zwischen dem Siliziumnitrid-Abstandhalter 47 und der Siliziumnitridfüllung 49 angeordnet ist. Die resultierende Struktur ist in 12 dargestellt, wobei der linke Teil von 12 die Schnittzeichnung zwischen I und I und der rechte Teil von 12 eine Schnittzeichnung des peripheren Teilbereichs der Speichervorrichtung zwischen III und III zeigt, wie z. B. 1 entnommen werden kann. Wie 12 darstellt, ist nun die gesamte Oberfläche des Substrats von der Siliziumnitridschicht 41 bedeckt, mit Ausnahme der Bereiche, in weichen die Gate-Elektrode gebildet wird.
  • Eine Siliziumdioxidschicht 54 mit einer Dicke von 4 nm wird als Schicht zum Schützen der Siliziumnitridschicht 41 gebildet. Zum Beispiel kann die Siliziumdioxidschicht 54 durch einen ISSG-Oxidationsprozess gebildet werden. Die resultierende Struktur ist in 13 dargestellt. Wie gezeigt, ist nun die gesamte Oberfläche von einer Siliziumdioxidschicht 54 bedeckt.
  • Ein Resistmaterial 35 wird auf dem peripheren Teilbereich der Speichervorrichtung bereitgestellt, wobei der Array-Teilbereich unbedeckt bleibt. Zudem wird ein Implantationsprozess zum Bereitstellen der ersten und der zweiten Source-/Drain-Region 121, 122 durchgeführt. Die resultierende Struktur ist in 14 dargestellt. Wie 14 zeigt, ist nun der periphere Teilbereich zwischen III und III von der Resist-Schicht 35 bedeckt und die erste und die zweite Source-/Drain-Region 121, 122 sind gebildet.
  • In dem nächsten Schritt wird der Entspigelungsprozess durchgeführt zum Entfernen der Siliziumdioxidschicht 54 von dem Array-Teilbereich. Danach wird das Resistmaterial 35 von dem peripheren Teilbereich entfernt. Folglich bleibt der periphere Teilbereich durch die Siliziumdioxidschicht 54 geschützt, während in dem Array-Teilbereich die Oberfläche von der Siliziumnitridschicht 41 bedeckt ist. Die resultierende Struktur ist in 15 dargestellt.
  • Ein Ätzprozess mit heißer Phosphorsäure (Hot Phos) wird durchgeführt, um Siliziumnitrid selektiv gegenüber Siliziumdioxid zu ätzen. Folglich wird die Siliziumnitridschicht 41 von dem Array-Teilbereich entfernt. Zudem werden die Siliziumnitrid-Abstandhalter 47 und die Siliziumnitridfüllung 49 in der Mitte der gebildeten Öffnung komplett geätzt. Da dieser Ätzprozess selektiv gegenüber Siliziumdioxid ist, wird der periphere Teilbereich nicht in diesem Ätzprozess geätzt.
  • Die resultierende Struktur ist in 16 dargestellt.
  • Ein Ätzprozess zum Ätzen von Siliziumdioxid wird durchgeführt. Folglich werden die SiO2-Schicht 54 sowie die SiO2-Schicht 88 entfernt. Die resultierende Struktur ist in 17 dargestellt.
  • Bei einer Temperatur von ca. 800°C wird ein Oxidationsprozess mit HCl-Dampf durchgeführt. Dabei oxidiert das unbedeckte Siliziummaterial und bildet Siliziumdioxid. Folglich wird eine Siliziumdioxidschicht gebildet. Insbesondere umfasst die Siliziumdioxidschicht die Gate-Dielektrikum-Schicht 88 sowie den Siliziumdioxid-Abstandhalter 36, der ca. 15 bis 20 nm dick ist, wobei 9 bis 12 nm Si aufgebruacht werden.
  • Ein Nitridätzprozess mit heißer Phosphorsäure wird durchgeführt. Dabei wird die Siliziumnitridschicht 41 von dem peripheren Teilbereich entfernt. Die resultierende Struktur ist in 18 dargestellt.
  • Optional kann ein Implantationsprozess zum Bereitstellen der dotierten Regionen des peripheren Transistors durchgeführt werden. Dann wird das Opfer-SiO2, falls vorhanden, entfernt.
  • Danach wird ein Oxidationsprozess in HCl-Dampf durchgeführt, um die periphere Gate-Dielektrikum-Schicht 29 bereitzustellen. Danach wird eine Polysiliziumschicht mit einer Dicke von ca. 80 nm abgeschieden, gefolgt von einem Ätzprozess zum Zurückbilden von ca. 60 nm Polysilizium. Folglich ist die gesamte Oberfläche von einer Polysiliziumschicht 48 bedeckt, wobei die Öffnung, die in der Substratoberfläche gebildet ist, nun von einem Polysiliziummaterial gefüllt ist. Die resultierende Struktur ist in 19 dargestellt. Insbesondere wird, wie in 19A in der Schnittzeichnung zwischen I und I dargestellt, die Gate-Auskehlung nun mit Polysiliziummaterial ausgefüllt. In den folgenden Figuren ist es, obwohl Teilbereiche der SiO2-Schichten 36, 29 über dem Kondensatorgraben dargestellt sind, für den Fachmann offensichtlich, dass – abhängig von den Prozessbedingungen, unter denen die SiO2-Schichten gebildet wurden – diese Schichten nicht als durchgehende Schichten gebildet sind, die den Kondensatorgraben bedecken. Noch genauer gesagt sind, falls die SiO2-Schichten 36, 29 durch thermische Oxidation gebildet worden sind, diese nicht über dem Grabendeckoxid 34 gebildet, welches in den Kondensatorgräben gefüllt ist.
  • Wie weiter aus 19B ersichtlich, welche eine Schnittzeichnung zwischen II und II zeigt, sowie aus einer Schnittzeichnung senkrecht zu der in 19A dargestellten, ist die Gate-Auskehlung mit Polysiliziummaterial gefüllt.
  • Die Schichten zum Bilden des Gatestapels werden abgeschieden. Insbesondere werden eine Polysiliziumschicht 55, eine Wolframschicht 82 sowie eine Siliziumnitridschicht 56 abgeschieden, wie nach dem Stand der Technik bekannt. Die resultierende Struktur ist in 20 dargestellt.
  • Danach wird der Schichtstapel zum Bilden der Gate-Elektrode gestaltet, um die Wortleitungen zu bilden. Insbesondere werden die Schichten durch die Verwendung einer Resiststruktur geätzt, die durch die Verwendung einer Maske mit Linien-/Lücken-Mustern gebildet wurde. Dann wird der Schichtstapel geätzt. Vorzugsweise wird der Endzeitpunkt des Prozesses des Ätzens der Polysiliziumschicht 55 durch Endpunktdetektion detektiert, um an dem Polysiliziummaterial 48 zu stoppen. Die resultierende Struktur ist in 21 dargestellt. Wie gezeigt, wurden aktive Wortleitungen 8a und vorbeilaufende Wortleitungen 8b in dem Array-Teilbereich gebildet, während eine periphere Gate-Elektrode 8C in den peripheren Teilbereich zwischen III und III gebildet wurde. In 21 ist ein leichter Fehlverlauf der Wortleitungen 8c, 8b bezüglich der Gate-Elektrode dargestellt. Wie aus der folgenden Beschreibung deutlich wird, führen solche Fehlanordnungen nicht zu ungewollten Kurzschlüssen.
  • Im Folgenden werden Prozesse beschrieben, die zum Ermöglichen der Bildung eines Bitleitungskontaktes durchgeführt werden, wobei Kurzschlüsse des unteren Teilbereiches der Gate-Elektrode und des Bitleitungskontaktes vermieden werden.
  • Zunächst wird ein Prozess zum Ätzen der Polysiliziumschicht 55 durchgeführt. Optional kann der Prozess des Ätzens der Polysiliziumschicht 55 ein Überätzprozess sein, der auch die Polysiliziumschicht 48 ätzt. Alternativ kann ein zusätzlicher Ätzprozess zum Ätzen der Polysiliziumschicht 48 durchgeführt werden. Die resultierende Struktur nach dem Ätzen des Polysiliziummaterials ist in 22 dargestellt.
  • Wie in 22 in dem Array-Teilbereich zwischen I und I dargestellt, wird das Polysiliziummaterial nun in einem oberen Bereich der Gate-Auskehlung 73 entfernt. Danach kann dieser exponierte Bereich der Gate-Auskehlung 73 optional mit Siliziumdioxid gefüllt werden. Hierzu werden zunächst ca. 30 nm SiO2 durch die Verwendung eines CVD-Prozesss mit TEOS (Tetraethylorthosilikat) als Startgas abgeschieden. Danach wird die Siliziumdioxidschicht um ca. 40 nm geätzt. Folglich wird die SiO2-Füllung 37 an dem Grundbereich der Gate-Auskehlung gebildet. In dem peripheren Teilbereich zwischen III und III wird auch die Gate-Dielektrikum-Schicht 29 geätzt. Die resultierende Struktur nach diesem optionalen Prozess ist in 23 dargestellt.
  • Optional wird ein Oxidationsprozess zum Bilden eines Seitenwandoxides 38 mit einer Dicke von ca. 7 nm durch allgemein bekannte Verfahren durchgeführt. Die resultierende Struktur ist in 24 dargestellt.
  • Danach wird ein Verfahren zum Bilden von Bitleitungskontakten an der zweiten Source-/Drain-Region 122 beschrieben. Die Prozesse sind bereits bekannt und lediglich beispielhaft beschrieben. Wie dem Fachmann offensichtlich, können die Bitleitungskontakte ebenso durch jeden anderen geeigneten Prozess gebildet werden, insbesondere durch eine selbst ausgerichtete Kontaktbildung.
  • Zum Bilden der Bitleitungskontakte wird zunächst eine Siliziumdioxidschicht 57 mit einer Dicke von ca. 0,3 × F durch ein allgemein bekanntes Verfahren abgeschieden, z. B. das TEOS-Verfahren. Optional, als Alternative zu dem Prozess der Abscheidung einer Siliziumdioxidfüllung 37, die unter Bezug auf 23 beschrieben ist, kann dieser Prozess durchgeführt werden, um den oberen Bereich der Gate-Auskehlung mit Siliziumdioxid aufzufüllen.
  • Die resultierende Struktur ist in 25 dargestellt.
  • Danach wird ein Bitleitungskontaktstecker 95 durch herkömmliche Verfahren gebildet. Insbesondere wird eine undotierte Polysiliziumschicht 93 abgeschieden. Danach wird ein CMP-Prozess durchgeführt, gefolgt von einem CVD-(Chemical Vapor Deposition, chemische Dampfabscheidung)-Prozess zum Bilden einer Siliziumnitridschicht 94. Danach werden die Kontaktstecker 95 fotolithografisch definiert, wobei eine Bitleitungskontaktmaske verwendet wird und die Polysiliziumschicht 93 und die Siliziumnitridschicht 94 geätzt werden. Danach wird das Fotore sistmaterial von der Oberfläche entfernt. Die resultierende Struktur ist in 26 dargestellt. Wie gezeigt, werden Bitleitungskontaktstecker 95 an einer Position oberhalb der zweiten Source-/Drain-Region 122 gebildet.
  • Ein Entspiegelungsprozess wird durchgeführt zum Entfernen eines Teils der oberflächlichen Siliziumdioxidschicht. Danach wird ein Nassätzprozess zum Ätzen des Siliziumnitrids 94 durchgeführt. Dann wird ein anisotroper Ätzprozess durchgeführt zum Entfernen der horizontalen Bereiche der Siliziumdioxidschicht 57. Die resultierende Struktur ist in 27 dargestellt.
  • Wie in dem Array-Teilbereich gesehen werden kann, wird ein Kontaktstecker 95 aus Polysilizium oberhalb der zweiten Source-/Drain-Region 122 gebildet. Die erste Source-/Drain-Region 121 ist nicht bedeckt. In dem peripheren Teilbereich zwischen III und III, wird die Siliziumdioxidschicht 57 von dem horizontalen Oberflächenbereich entfernt.
  • Eine Siliziumdioxidschicht 96 wird auf der gesamten Oberfläche abgeschieden. Danach wird ein Implantationsprozess zum Implantieren der schwach dotierten Teilbereiche in dem peripheren Teilbereich der Speichervorrichtung durchgeführt. Zusätzlich werden die p- und n-dotierten Teilbereiche durch einen Ionenimplantationsprozess bereitgestellt. Die resultierende Struktur ist in 28 dargestellt. Wie dargestellt, ist die gesamte Oberfläche von einer dünnen Siliziumdioxidschicht 96 bedeckt.
  • Eine Siliziumnitridschicht 97 mit einer Dicke von 12 nm wird durch ein LPCVD-Verfahren (Low Pressure CVD) abgeschieden. danach wird eine BPSG-Schicht abgeschieden. Die BPSG-Schicht 971 wird ausgehärtet und ein CMP-Prozess wird durchgeführt, um die Oxidschicht 96 zu entfernen. Die resultierende Struktur ist in 29 dargestellt. Wie auf der linken Seite von 29 dargestellt, in der eine Schnittzeichnung des Array-Teilbereiches dargestellt ist, ist das Polysiliziummaterial 93 des Bitleitungskontaktsteckers 95 nunmehr unbedeckt.
  • Das Polysiliziummaterial 93 wird durch einen herkömmlichen Ätzprozess entfernt. Danach wird das Abstandhalteroxid 96, welches direkt an den Bitleitungskontaktstecker 95 anliegt, geätzt. Folglich wird eine Bitleitungskontaktöffnung 90 in der Oberfläche gebildet. Danach kann ein Ionenimplantationsprozess durchgeführt werden, um eine dotierte Tasche 133 bereitzustellen, die einen Teil der zweiten Source-/Drain-Region darstellt. Die resultierende Struktur ist in 30 dargestellt. Wie gezeigt, steht die Bitleitungskontaktöffnung 90 in Kontakt mit der zweiten Source-/Drain-Region 122.
  • Eine Öffnung 27 wird in dem peripheren Teilbereich gebildet, so dass sie die periphere Gate-Elektrode 8c kontaktiert. Diese periphere Gate-Elektroden-Kontaktöffnung 27 wird durch konventionelle Verfahren gebildet, d. h. durch fotolithografisches Definieren der entsprechenden Öffnung. Die resultierende Struktur ist in 31 dargestellt.
  • Weiterhin werden periphere Kontakte 26 in dem peripheren Teilbereich durch fotolithografisches Gestalten und Ätzen der Öffnungen 28 gebildet. Insbesondere können die Öffnungen 27 und 28 gleichzeitig durch einen gemeinsamen Ätzprozess gebildet werden. Weiterhin werden Implantationsprozesse zum Reduzieren des Kontaktwiderstandes durchgeführt. Die resultierende Struktur ist in 32 dargestellt. Wie gezeigt, wurden in dem peripheren Teilbereich eine periphere Gate-Elektroden-Öffnung 72 und periphere Kontaktöffnungen 28 gebildet.
  • Zum Vervollständigen der Kontakte, wird das elektrisch leitende Material in die gestalteten Öffnungen 27, 28 und 90 gefüllt. Insbesondere werden eine Ti-Schicht 98 und eine TiN-Schicht 981 z. B. durch Sputtern gebildet. Danach wird eine Wolframschicht 99 abgeschieden, z. B. durch ein MOCVD-Verfahren (metallorganisches CVD) oder ein Sputterverfahren. Danach wird ein CMP-Prozess (chemisch mechanisches Polieren) durchgeführt.
  • Danach werden Bitleitungen 9 durch ein allgemein bekanntes Verfahren gebildet.
  • Die resultierende Struktur ist in 33 dargestellt. Wie gezeigt, ist nun eine Speicherzelle gebildet, die einen Speicherkondensator 3 umfasst, der mit der ersten Source-/Drain-Region 121 des Transistors verbunden ist. Der Transistor umfasst weiterhin eine zweite Source-/Drain-Region 122 und eine Gate-Elektrode 48, die von dem Kanal durch eine Gate-Dielektrikum-Schicht 88 isoliert ist. Die Gate-Elektrode 48 ist mit der entsprechenden Wortleitung 8a verbunden, welche eine Polysiliziumschicht 55 und eine Wolframschicht 82 umfasst. Die Gate-Elektrode 48 ist von der ersten und der zweiten Source-/Drain-Region 121, 122 durch den Siliziumdioxid-Abstandhalter 36 und die Gate-Dielektrikum-Schicht 88 isoliert, so dass ein elektrisches Feld der Gate-Elektrode reduziert werden kann. Die zweite Source-/Drain-Region 122 ist mit einer Bitleitung 9 durch einen Bitleitungskontakt 901 verbunden. Wie 33 entnommen werden kann, führt selbst eine Fehlanordnung des Bitleitungskontaktes 95 bezüglich der Wortleitungen 8a, 8b nicht zu einem ungewünschten Kurzschluss. Die Bitleitungen 9 erstrecken sich in einer Richtung lotrecht bezüglich der Richtung der Wortleitungen 8a, 8b.
  • Auf der rechten Seite von 33 ist weiterhin der periphere Teilbereich dargestellt, wobei die Gate-Elektrode 8c des per pheren Teilbereiches durch einen peripheren Gate-Elektroden-Kontakt 25 verbunden ist und periphere Kontakte 26 bereitgestellt sind. In dem Array-Teilbereich erstrecken sich die erste und die zweite Source-/Drain-Region 121 und 122 über eine größere Tiefe als die Gate-Elektrode 48. Folglich besitzt der Kanal, der die erste und die zweite Source-/Drain-Region miteinander verbindet, hauptsächlich horizontale Komponenten bezüglich einer Substratoberfläche. In einer Schnittzeichnung, die lotrecht bezüglich der abgebildeten Schnittzeichnung liegt, ist der aktive Bereich an drei seiner Seiten von der Gate-Elektrode 48 umschlossen. Insbesondere ist die Flossenregion, in welcher der aktive Bereich die Form eines Grates besitzt, ausgedünnt, so dass während dem Betrieb des Array-Transistors der Kanal vollständig entleert werden kann.
  • Die zweite Ausführungsform bezieht sich auf ein Verfahren zur Herstellung einer Speichervorrichtung, in der ein Teil des Array-Teilbereiches und ein Teil des peripheren Bereiches durch dieselben Prozessschritte hergestellt werden. Der erste Hartmaskenschichtstapel zum Bilden der Gate-Elektroden umfasst eine erste Polysiliziumschicht, eine Siliziumdioxidschicht und optional eine zweite Hartmaskenschicht. Der zweite Hartmaskenschichtstapel umfasst eine Carbonschicht.
  • Entsprechend der zweiten Ausführungsform der vorliegenden Erfindung, dient die erste Polysiliziumschicht, die den Array-Teilbereich bedeckt, auch als Maske zum Maskieren des peripheren Teilbereiches während der Herstellung von Transistoren in dem Array-Teilbereich. Der Array-Transistor wird als ein Recessed-Channel-Transistor gebildet, in welchem die scheibenförmigen Teilbereiche der Gate-Elektrode sich tiefer in das Substrat hinein erstrecken, als die Auskehlungs-Region der Gate-Elektrode, wobei der Tiefenunterschied nicht groß ist. Nach Fertigstellen des Array-Transistors wird die erste Polysilizi umschicht von dem peripheren Teilbereich entfernt und der periphere Teilbereich der Speichervorrichtung wird fertig gestellt.
  • In den folgenden Figuren, werden Schnittzeichnungen des Array-Teilbereiches und des peripheren Teilbereiches dargestellt. In diesen Ansichten, erstrecken sich die Isolationsgräben 2 in dem Array-Teilbereich bis in eine tiefere Tiefe als die Isolationsgräben 23 in dem peripheren Teilbereich. Jedoch können sich, wie klar verstanden werden soll, die Isolationsgräben 2 in dem Array-Teilbereich bis in jede passende Tiefe im Vergleich zu den Isolationsgräben 23 in den peripheren Teilbereich erstrecken. Insbesondere erstrecken sich gewöhnlicherweise die Isolationsgräben 2 in dem Array-Teilbereich über die gleiche Tiefe als die Isolationsgräben 23 in dem peripheren Teilbereich.
  • Zum Implementieren der zweiten Ausführungsform der vorliegenden Erfindung wird, ausgehend von der Struktur, die beispielsweise in 3 dargestellt ist, zunächst eine Oxid-Opferschicht 24 auf der gesamten Substratoberfläche aufgewachsen. Danach werden lithografische Prozesse zum Definieren der Teilbereiche, die dotiert werden sollen, durchgeführt. Als Nächstes werden die Well-Implantierungen wie gewöhnlich durchgeführt.
  • Danach wird ein Ionenimplantationsprozess durchgeführt, um die dotierten Teilbereiche 124 bereitzustellen, die die erste und die zweite Source-/Drain-Region des fertigen Transistors bilden werden. Während diesem Implantationsprozess ist der periphere Teilbereich durch die Fotoresistschicht maskiert. Nach diesem Prozess wird das Fotoresistmaterial von dem peripheren Teilbereich entfernt. 34 zeigt die Schnittzeichnung der resultierenden Struktur.
  • Insbesondere zeigt die Schnittzeichnung zwischen IV und IV eine parallele Ansicht zu der Richtung der aktiven Bereiche 12, wie ebenso aus 3A entnommen werden kann. Zudem zeigt die rechte Seite von 34 die Schnittzeichnung zwischen V und V, die eine lotrechte Schnittzeichnung bezüglich der Richtung der aktiven Bereiche ist, wie ebenfalls aus 3A entnommen werden kann. Weiterhin zeigt die Schnittzeichnung zwischen VI und VI eine Schnittzeichnung des peripheren Teilbereiches, wie aus 1 entnommen werden kann. Wie in 34 dargestellt, wird ein dotierter Substratteilbereich 124 auf der Substratoberfläche 10 in dem Array-Teilbereich bereitgestellt, während in dem peripheren Teilbereich keine dotierte Region bereitgestellt ist.
  • Zudem erstrecken sich, wie aus 34 ersichtlich, die Isolationsgräben 2 in dem Array-Teilbereich bis in eine festgelegte Tiefe, wobei der Grundbereich der Isolationsgräben durch eine unterbrochene Linie 21 in der Schnittzeichnung zwischen IV und IV angezeigt ist.
  • Eine Polysilizium-Deckschicht 200 wird durch allgemein bekannte Verfahren abgeschieden, wobei die Polysilizium-Deckschicht eine Dicke von ca. 20 bis 60 nm besitzt.
  • Die resultierende Struktur ist in 35 dargestellt. Wie 35 entnommen werden kann, ist nunmehr die gesamte Substratoberfläche mit der Polysilizium-Deckschicht 200 bedeckt.
  • Eine Siliziumdioxidschicht 201 wird durch ein allgemein bekanntes Verfahren abgeschieden. Insbesondere hat die Siliziumdioxidschicht 201 eine Dicke von ca. 100 nm, was sich in einer planaren Substratoberfläche auswirkt. Die resultierende Struktur ist in 36 dargestellt. Danach wird, wie 37 ent nehmbar ist, eine Polysiliziumschicht 202 mit einer Dicke von ca. 60 bis 120 nm durch ein allgemein bekanntes Verfahren bereitgestellt, um die gesamte Substratoberfläche zu bedecken.
  • Zunächst wird eine Carbonhartmaskenschicht 203 mit einer Dicke von ca. 150 bis 300 nm durch ein allgemeines Verfahren über die gesamte Substratoberfläche abgeschieden, gefolgt von einer SiON-Schicht 204 mit einer Dicke von ca. 50 bis 100 nm.
  • Die resultierende Struktur ist in 38 dargestellt.
  • Öffnungen werden in der SiON-Schicht 204 und in der Carbonhartmaske 203 gebildet. Wie dem oberen Teil von 39 entnehmbar ist, wo eine Draufsicht der resultierenden Struktur gezeigt ist, besitzen die zu gestaltenden Öffnungen eine ovale Form mit zwei verschiedenen Durchmessern in einer Richtung parallel zu der Richtung des aktiven Bereiches und in der Richtung, die hierzu lotrecht ist. Vorzugsweise wird zunächst ein Tapered-Ätzprozess durchgeführt, um die SiON-Schicht 204 zu ätzen, gefolgt von einem Ätzprozess zum Ätzen der Carbonhartmaskenschicht 203, wobei dieser Ätzprozess kein Tapered-Ätzprozess ist.
  • Die resultierende Struktur ist in 39 dargestellt. Wie der Schnittzeichnung zwischen IV und IV entnommen werden kann, ist die Öffnung 7 in der Carbonhartmaskenschicht 203 und der SiON-Schicht 204 gebildet. Die Öffnung 7 besitzt einen kleineren Durchmesser in der Schnittzeichnung zwischen IV und IV als in der Schnittzeichnung zwischen V und V. Der Durchmesser der Öffnung 7 zwischen V und V ist größer als die Breite des aktiven Bereiches 12. Zudem ist der periphere Teilbereich nicht von diesen Ätzprozess betroffen.
  • Die Polysiliziumhartmaskenschicht 202 wird geätzt, gefolgt von einem Ätzprozess zum Ätzen von Siliziumdioxid. Die resultierende Struktur ist in 40 dargestellt. Wie in der Schnittzeichnung zwischen IV und IV gezeigt, wird die Öffnung 7 bis zu der Polysiliziumschicht 200 geätzt. In der Schnittzeichnung zwischen V und V wird die Öffnung 7 zudem bis zu der Polysiliziumschicht 200 geätzt, während der periphere Teilbereich nicht betroffen ist.
  • Die SiON-Schicht 204, die Carbonhartmaskenschicht 203 und die Polysiliziumschicht 202 werden entfernt, wobei die Struktur nur noch mit der Siliziumdioxidschicht 201 bedeckt ist. Danach wird ein Ätzprozess zum Ätzen des Polysiliziums durchgeführt, gefolgt von einem kurzen Siliziumdioxid-Durchbruch-Ätzprozess. Durch diesen Ätzprozess wird die Siliziumdioxidschicht 24 geöffnet. Danach wird ein Prozess zum Ätzen des Siliziums durchgeführt, was sich in einer Silizium-Auskehlung 73 auswirkt, die in dem Siliziumsubstratmaterial gebildet ist. Die resultierende Struktur ist in 41 dargestellt.
  • Wie gezeigt, erstreckt sich die Silizium-Auskehlung 73 bis in eine Tiefe derart, dass die Grundseite der Auskehlung 73 unterhalb der Grundseite des dotierten Teilbereichs 124 angeordnet ist. Wie der Schnittzeichnung zwischen VI und VI entnommen werden kann, werden ebenfalls die SiON-, Carbon- und Polysiliziumhartmaskenschichten 204, 203, 202 von dem peripheren Teilbereich entfernt. Wie der Draufsicht entnommen werden kann, die in dem oberen Teil von 41 dargestellt ist, ist die resultierende Oberfläche von Siliziumdioxid bedeckt, während der Teilbereich des aktiven Bereiches 12, der durch die Silizium-Auskehlung 73 geöffnet ist, unbedeckt ist.
  • Danach wird ein isotroper Siliziumätzprozess durchgeführt zum lateralen Entfernen von 10 bis 20 nm Siliziummaterial. Als Folge ist die Siliziumauskehlung 73 in der Schnittzeichnung zwischen IV und IV in 42 verbreitert, während die Auskehlung 73 in der Schnittzeichnung zwischen V und V vertieft ist. Die Position der Siliziumauskehlung vor diesem Ätzprozess ist durch unterbrochene Linien angezeigt. An dem oberen Teil der Silizium-Auskehlung 73 begegnet die Siliziumdioxidschicht 301 lateral den Seitenwänden der Auskehlung. Die resultierende Draufsicht ist in dem oberen Teil von 42 dargestellt. Eine Flaschenstruktur 205 wird gebildet.
  • Optional wird eine zusätzliche Siliziumdioxid-Opferschicht gebildet. Danach wird ein isotroper Ätzprozess in HF (Flusssäure) durchgeführt. Folglich wird die Flaschenstruktur entfernt und Taschen 74 werden in den Isolationsgräben 2 gebildet. Insbesondere erstrecken sich die Taschen 74 tiefer in die Isolationsgräben hinein, als die Silizium-Auskehlung 73. Nichtsdestotrotz ist der Unterschied zwischen der Tiefe der Taschenstrukturen 74 und der Silizium-Auskehlung 73 nur sehr gering. Insbesondere wird dieser Ätzprozess so durchgeführt, dass ca. 10 bis 20 nm geätzt werden, abhängig von der minimalen Strukturgröße F der verwendeten Technologie.
  • Die resultierende Struktur ist in 43 dargestellt. Wie der Schnittzeichnung zwischen IV und IV entnommen werden kann, wird die Flaschenstruktur 205 nun in dieser Schnittzeichnung entfernt. Zudem werden Taschenstrukturen 74 gebildet, wie in der Schnittzeichnung zwischen V und V gezeigt. Die Taschenstrukturen 74 überragen lediglich geringfügig die Oberfläche des aktiven Bereiches 12. Die Draufsicht der resultierenden Struktur ist in dem oberen Teil von 43 dargestellt.
  • Ein Oxidationsprozess zum Bereitstellen einer Gate-Dielektrikum-Schicht 88 wird durchgeführt. Die Gate- Dielektrikum-Schicht 88 besitzt eine Dicke von 2 bis 6 nm, abhängig von der verwendeten Technologie.
  • Die resultierende Struktur ist in 44 dargestellt, wobei der obere Bereich von 44 eine Draufsicht zeigt, während der untere Teil von 44 die entsprechende Schnittzeichnung zeigt. Wie der Schnittzeichnung zwischen IV und IV sowie zwischen V und V entnommen werden kann, wird nun die Oberfläche der Gate-Auskehlung 73 mit der Gate-Dielektrikum-Schicht 88 bedeckt.
  • Eine Polysiliziumschicht 206 wird abgeschieden, gefolgt von einem optionalen CMP-Prozess zum Planarisieren der Oberfläche sowie einem isotropen Ätzprozess zum Ätzen der Polysiliziumschicht. Folglich ist der untere Bereich der Silizium-Auskehlung 73 mit dem Polysiliziummaterial 206 gefüllt, wie in 45 gezeigt.
  • Danach wird ein Siliziumdioxid-Abstandhalter 36 in dem oberen Bereich der Silizium-Auskehlung 73 gebildet. Insbesondere wird eine Siliziumdioxidschicht durch allgemein bekannte Verfahren abgeschieden, gefolgt von einem anisotropen Ätzprozess zum Entfernen der horizontalen Teilbereiche der abgeschiedenen Siliziumdioxidschicht. Folglich ist der Siliziumdioxid-Abstandhalter 36 gebildet. 46 zeigt die resultierende Struktur. Insbesondere zeigt der obere Teil von 46 eine Draufsicht auf die resultierende Struktur, während der untere Teil von 46 die entsprechenden Schnittzeichnungen zeigt. Insbesondere wird der Siliziumdioxid-Abstandhalter 36 an den Seitenwänden der Silizium-Auskehlung 73 in ihrem oberen Bereich gebildet.
  • Optional wird der Recess 73, der in dem Halbleitersubstrat gebildet ist, durch eine weitere Polysiliziumfüllung 207 ge füllt, und ein Ätzprozess zum teilweise Ätzen dieser zusätzlichen Füllung 207 wird durchgeführt. Die resultierende Struktur nach diesem optionalen Prozess ist in 47 dargestellt. Wie in der Schnittzeichnung zwischen IV und IV gezeigt ist, welche parallel zu der Richtung des aktiven Bereiches liegt, entspricht die Höhe der Oberfläche der zusätzlichen Polysiliziumfüllung 207 in etwa der Oberkante der Polysilizium-Deckschicht 200.
  • Ein anisotroper Ätzprozess zum Entfernen der SiO2-Schicht wird durchgeführt. Folglich wird die SiO2-Schicht 201 horizontal geätzt. Die resultierende Struktur ist in 48 dargestellt. Wie in der Schnittzeichnung zwischen VI und VI des peripheren Teilbereiches gezeigt ist, kann der Oxid-Abstandhalter 2010 an den peripheren Isolationsgraben 23 anliegend gebildet werden. In dem Array-Teilbereich, wird die Siliziumdioxidschicht 201 vollständig entfernt, wodurch der SiO2-Abstandhalter 36 in den Silizium-Auskehlungen 73 zurückbleibt. Die resultierende Draufsicht ist in dem oberen Teil von 48 dargestellt.
  • Der Array-Teilbereich wird durch eine Ätzmaske bedeckt. Dann wird der verbleibende Teil der Siliziumdioxidschicht entfernt und ein Polysilizium-Ätzprozess wird durchgeführt. Anschließend wird die Oxid-Opferschicht 24 entfernt. Danach wird das Resistmaterial von dem Array-Teilbereich abgelöst.
  • Die resultierende Schnittzeichnung des peripheren Teilbereiches ist in 49 dargestellt. Wie in 49 gezeigt, ist die Substratoberfläche in dem peripheren Teilbereich nun unbedeckt. Da während des vorhergehenden Prozesses der Array-Teilbereich mit einer geeigneten Resistschicht bedeckt war, war der Array-Teilbereich nicht von den beschriebenen Prozessen betroffen.
  • Ein Ätzprozess zum Entfernen der Siliziumdioxidschicht wird durchgeführt. Dabei wird die Siliziumdioxidschicht 24 von dem peripheren Teilbereich entfernt. Danach wird eine periphere Gate-Dielektrikum-Schicht 29 gebildet. Die periphere Gate-Dielektrikum-Schicht kann z. B. eine Dicke von 1 bis 6 nm besitzen, abhängig von der Strukturgröße F. Durch den Prozess des Entfernens der peripheren Siliziumdioxidschicht 24 und das Bereitstellen der Gate-Dielektrikum-Schicht 29, entsteht nun eine Gate-Dielektrikum-Schicht 29 mit weniger Beschädigungen durch die vorhergehenden Prozesse. Die resultierende Struktur ist in 50 dargestellt. Wie in der Schnittzeichnung zwischen VI und VI dargestellt, die den peripheren Teilbereich zeigt, ist die gesamte Oberfläche durch die Siliziumdioxidschicht 29 bedeckt. In dem Array-Teilbereich, wird auch die Siliziumdioxidschicht 29 abgeschieden, wodurch die gesamte Oberfläche bedeckt ist, wie den Schnittzeichnungen zwischen IV und IV sowie zwischen V und V entnommen werden kann.
  • Eine Polysiliziumschicht 208 mit einer Dicke von 35 nm wird durch allgemein bekannte Verfahren abgeschieden. Die resultierende Struktur ist in 51 dargestellt.
  • Der periphere Teilbereich wird mit einer Ätzmaske bedeckt, wobei der Array-Teilbereich unbedeckt bleibt. Danach werden ein Ätzprozess zum Ätzen der Polysiliziumschicht 208 und ein Ätzprozess zum Ätzen der Siliziumdioxidschicht 29 von dem Array-Teilbereich durchgeführt. Die Maske, die den peripheren Teilbereich bedeckt, wird entfernt. Die resultierende Struktur ist in 52 dargestellt. Wie in der Schnittzeichnung zwischen VI und VI gezeigt, ist der periphere Teilbereich nicht von den Prozess betroffen. In dem Array-Teilbereich werden sowohl die Polysiliziumschicht 208 als auch die periphere Gate-Dielektrikum-Schicht 29 entfernt.
  • Ausgehend von der Struktur, die in 52 dargestellt ist, unterliegen der periphere Teilbereich sowie der Array-Teilbereich gemeinsamen Prozessen. Genauer gesagt werden während dem folgenden Prozess weder der Array-Teilbereich noch der periphere Teilbereich selektiv mit einem entsprechenden Resistmaterial maskiert, so dass nur einer der Teilbereiche einem Prozess unterliegt.
  • Optional wird eine zusätzliche Polysiliziumschicht 811 abgeschieden. Die resultierende Struktur ist in 53 dargestellt. Wie in den verschiedenen Schnittzeichnungen in dieser Figur dargestellt ist, ist nun die gesamte Substratoberfläche von der Polysiliziumschicht 2080 bedeckt.
  • Die Schichten zum Bilden der Wortleitungen und der peripheren Gate-Elektroden werden abgeschieden. Insbesondere kann die Gate-Elektrode aus WSi gebildet werden. In diesem Fall werden eine Siliziumschicht 811, eine WSi(Wolframsilizid)-Schicht 82 sowie eine Siliziumnitridschicht 81a auf der gesamten Oberfläche abgeschieden. Die resultierende Struktur ist in 54 dargestellt.
  • Jedoch ist es dem Fachmann offensichtlich, dass der Schichtstapel zum Bilden der Wortleitungen und der peripheren Gate-Elektrode durch andere Verfahren hergestellt werden können, wie dies nach dem Stand der Technik üblich ist.
  • Danach kann der Gate-Schichtstapel durch die Verwendung einer Maske mit einem Linien-/Abstands-Muster in dem Array-Teilbereich gestaltet werden, so dass die Struktur resultiert, die in 59 dargestellt ist.
  • Entsprechend einem alternativen Prozessablauf kann die in 54 dargestellte Struktur durch ein anderes Verfahren erhalten werden. Entsprechend der zweiten Ausführungsform der vorliegenden Erfindung wird ein Hartmaskenschichtstapel bereitgestellt, der eine erste Polysiliziumschicht 200 umfasst. Zum Bereitstellen der geforderten Selektivität für einen Ätzprozess, muss eine Opferschicht 24 zwischen der Substratoberfläche 10 und der ersten Polysiliziumschicht 200 bereitgestellt werden. Dementsprechend kann der Prozess zum Bilden einer Speichervorrichtung zusätzlich vereinfacht werden, wenn die Oxid-Opferschicht 24 und die Polysiliziumschicht 200 die periphere Gate-Dielektrikum-Schicht und einen Teil des Schichtstapels zum Bilden der peripheren Gate-Elektrode bilden. Nichtsdestotrotz muss bei dieser Modifikation besonderes Augenmerk darauf gelegt werden, dass die Gate-Dielektrikum-Schicht 29 und die erste Polysiliziumschicht 200 nicht von dem Prozess zum Bilden des Transistors in dem Array-Teilbereich betroffen sind.
  • Entsprechend dem alternativen Prozessablauf, ausgehend von der Struktur in 3, werden die Well-Implantationsprozesse zum definieren der Wells in dem Array-Teilbereich wie oben beschrieben wurde durchgeführt. Zudem wird ein Ionenimplantationsprozess zum Bereitstellen des dotierten Teilbereiches 124, der später die erste und die zweite Source-/Drain-Region definiert, durchgeführt. Dann wird das Resistmaterial von der gesamten Oberfläche entfernt. Danach wird eine Siliziumdioxidschicht 29, die als peripheres Gate-Dielektrikum 29 dient, abgeschieden. Die resultierende Struktur ist in 55 dargestellt. Wie 55 zeigt, ist jetzt die gesamte Oberfläche von der Siliziumdioxidschicht 29 bedeckt.
  • Danach werden die Prozesse, die unter Bezug auf die 35 bis 48 beschrieben wurden, durchgeführt. Die resultierende Struktur ist in 56 dargestellt. Wie 56 zeigt, ist nun die gesamte Oberfläche mit der Polysiliziumschicht 200 be deckt. In die Gate-Auskehlungen 73 wird das Polysiliziummaterial 206, 207 gefüllt, wobei der obere Bereich der Gate-Elektrode von dem dotierten Teilbereich 124 durch einen Siliziumdioxid-Abstandhalter 36 isoliert ist. In dem Array-Teilbereich, ist die Polysilizium-Deckschicht 200 oberhalb der peripheren Gate-Dielektrikum-Schicht 29 gebildet. Optional kann der Array-Teilbereich mit einer passenden Maske bedeckt werden, wobei der periphere Teilbereich unbedeckt bleibt. Danach wird ein Ätzprozess zum Entfernen der Siliziumdioxidrückstände von dem peripheren Teilbereich durchgeführt. Nach dem Entfernen der Maske von dem Array-Teilbereich wird eine Polysiliziumschicht 208 über der gesamten Oberfläche abgeschieden. Die resultierende Struktur ist in 57 dargestellt.
  • Danach werden die Schichten zum Bilden der Wortleitungen und der peripheren Gate-Elektroden durch allgemein bekannte Verfahren abgeschieden. Zum Beispiel kann eine Siliziumschicht 811 sowie eine WSi-Schicht 82 abgeschieden werden, gefolgt von einer Siliziumnitridschicht 81a. Die resultierende Struktur ist in 58 dargestellt. Es ist dem Fachmann jedoch offensichtlich, dass der Schichtstapel zum Bilden der Wortleitungen und der peripheren Gate-Elektrode durch jedes andere bekannte Verfahren hergestellt werden kann.
  • Danach werden, unter Verwendung einer geeigneten Maske, z. B. einer Maske mit einem Linien-/Abstands-Muster, die ab geschiedenen Schichten zum Bilden der Wortleitungen und der Gate-Elektroden in dem peripheren Teilbereich gestaltet. Die resultierende Struktur ist in 59 dargestellt. Insbesondere werden, wie aus dem oberen Teil von 59 ersichtlich ist, in der eine Draufsicht der resultierenden Struktur gezeigt ist, eine aktive Wortleitung 8a sowie eine vorbeilaufende Wortleitung 8b auf der Substratoberfläche gebildet. Wie in der Schnittzeichnung zwischen VI und VI gezeigt ist, in der eine Schnittzeichnung des peripheren Teilbereiches gezeigt ist, wird eine periphere Gate-Elektrode 8c gebildet, die von dem aktiven Teilbereich der Unterstützung durch die Gate-Dielektrikum-Schicht 29 isoliert ist.
  • Wie weiterhin der Schnittzeichnung zwischen IV und IV entnommen werden kann, ist die Gate-Elektrode 85 mit einer entsprechenden aktiven Wortleitung 8a verbunden. Der gebildete Transistor umfasst erste und zweite Source-/Drain-Regionen 121, 122. Ein Kanal 14 ist zwischen der ersten und der zweiten Source-/Drain-Region gebildet. Ein Stromweg 15 zwischen der ersten und der zweiten Source-/Drain-Region umfasst vertikale und horizontale Komponenten, bezogen auf die Substratoberfläche 10. Die erste Source-/Drain-Region 121 ist mit der Speicherelektrode 31 des Speicherkondensators 3 durch eine Polysiliziumfüllung 311 verbunden. Die Gate-Elektrode 85 ist von dem Kanal 14 durch eine Gate-Dielektrikum-Schicht 88 isoliert. Zudem wird ein Siliziumdioxid-Abstandhalter 36 an dem oberen Teilbereich der Gate-Elektrode zum Abschirmen der Gate-Elektrode von der ersten und der zweiten Source-/Drain-Region bereitgestellt, wodurch ein Leckstrom des Transistors reduziert wird. Die dargestellte Struktur kann durch das Bilden der Bitleitungskontakte, z. B. durch den Prozessablauf, der unter Bezug auf die 24 bis 33 dargestellt ist, abgeschlossen werden. Im Einzelnen kann in dem nächsten Prozess eine Siliziumdioxidschicht 38 optional abgeschieden werden, wie in 60 dargestellt.
  • Nach Vervollständigen der Bitleitungskontakte, werden die Bitleitungen derart gebildet, dass sie sich lotrecht bezüglich der Wortleitungen erstrecken.
  • Entsprechend einer dritten Ausführungsform der vorliegenden Erfindung, wird der Transistor in dem Array-Teilbereich als FinFET ausgeführt, in dem die Gate-Elektrode einen aktiven Bereich an drei seiner Seiten umschließt, wobei die Gate-Elektrode zwei scheibenförmige Teilbereiche umfasst, die sich in eine tiefere Tiefe erstrecken, als in der zweiten Ausführungsform der vorliegenden Erfindung. Da die zweite Ausführungsform einen isotropen Ätzprozess zum Ätzen von 10 bis 20 nm SiO2 umfasst, ist die zweite Polysiliziumschicht 202 nicht notwendig zum Bilden des Array-Transistors entsprechend der zweiten Ausführungsform, wie dies unter Bezug auf 43 dargestellt ist. Da jedoch entsprechend der dritten Ausführungsform der Ätzprozess zum Ätzen des SiO2 ca. 100 nm ätzt, ist die zweite Polysiliziumhartmaskenschicht 202 zum Implementieren der dritten Ausführungsform der vorliegenden Erfindung notwendig.
  • Zum Herstellen des Array-Transistors entsprechend der dritten Ausführungsform, werden zunächst die Prozesse durchgeführt, die unter Bezug auf die 34 bis 40 beschrieben wurden. Jedoch wird der Implantationsprozess zum Bereitstellen des dotierten Teilbereiches 124, der später die erste und die zweite Source-/Drain-Region bildet, nicht durchgeführt.
  • Nach dem Ausbilden der Öffnungen 7 in dem Hartmaskenschicht stapel, wie unter Bezug auf 40 beschrieben wurde, wird ein Ätzprozess durchgeführt, der sowohl Silizium als auch Siliziumdioxid ätzt. Hierbei werden die Öffnungen 7 sowohl in der Polysiliziumschicht 200 gebildet, wie auch in der Siliziumdioxidschicht oberhalb der Substratoberfläche und des in die Isolationsgräben 2 gefüllte Siliziumdioxidmaterial. Die resultierende Struktur ist in 61 dargestellt. Wie 61 in der Schnittzeichnung zwischen IV und IV zeigt, werden Öffnungen 73 in dem Siliziumsubstrat und auch in den darüber liegenden Schichten gebildet. Da der soeben durchgeführte Ätzprozess nicht selektiv gegenüber Si und SiO2 ist, besitzt die Öffnung 73 einen größeren Durchschnitt als die Öffnung 73, die beispielsweise in 41 dargestellt ist.
  • Zudem kann sich, wie in der Schnittzeichnung zwischen V und V senkrecht in Bezug auf die Schnittzeichnung zwischen IV und IV dargestellt ist, die Öffnung 73 in dem Substratmaterial wie auch in dem Isolationsgraben 2 erstrecken. Zudem kann sich die Öffnung 73 bis zu einer Tiefe von 15 bis 60 nm unterhalb der Substratoberfläche 10 erstrecken.
  • Der Unterstützungsteilbereich, der zwischen VI und VI dargestellt ist, war durch diesen Ätzprozess nicht betroffen. Im Einzelnen werden eine Polysilizium-Deckschicht 200, eine SiO2-Schicht 201 und eine Polysiliziumschicht 202 auf der Substratoberfläche 10 in dem peripheren Teilbereich gebildet. Wie in der Draufsicht des oberen Teils von 61 gezeigt ist, besitzen die Öffnungen 73 eine ovale Form, während auf beiden Seiten des aktiven Bereiches 12 die Isolationsgräben 2 nicht bedeckt sind.
  • Optional kann eine dünne Siliziumdioxid-Deckschicht über der gesamten Oberfläche abgeschieden werden. Danach wird ein Sillziumnitrid-Abstandhalter durch allgemein bekannte Verfahren gebildet. Insbesondere wird eine Siliziumnitridschicht konform abgeschieden, die eine Dicke von ca. 0,2 × F bis 0,3 × F besitzt. Danach wird ein anisotroper Ätzprozess zum Entfernen der horizontalen Teilbereiche der Siliziumnitridschicht durchgeführt. Dabei werden die Seitenwände der Öffnung 73 mit dem Siliziumnitrid-Abstandhalter 47 bedeckt. Die resultierende Struktur ist in 62 dargestellt.
  • Ein anisotroper Ätzprozess zum selektiven Ätzen von Siliziumdioxidmaterial gegenüber Silizium wird durchgeführt. Da die Seitenwände der Öffnung 73 durch den Siliziumnitrid- Abstandhalter 47 geschützt sind, werden Taschenstrukturen 74 in den Isolationsgräben 2 durch diesen Ätzprozess gebildet. Durch diesen Ätzprozess werden beispielsweise ca. 100 nm SiO2 Material geätzt, so dass die Grundseite der Taschenstrukturen 74 ca. 100 nm unterhalb der Grundseite der Siliziumnitrid-Abstandhalter 47 angeordnet ist und ca. 150 nm unterhalb der Oberfläche 10 des Halbleitersubstrats 1. Die resultierende Struktur ist in 63 dargestellt. Wie der Schnittzeichnung zwischen IV und IV parallel zu der Richtung der aktiven Bereiche entnommen werden kann, sind die Auskehlungen leicht vertieft, während in einer Schnittzeichnung lotrecht hierzu die Taschenstrukturen 74 gebildet werden.
  • Ein anisotroper Si-Ätzprozess wird durchgeführt, um den aktiven Bereich 12 zu verengen. Folglich wird eine verengte Flossenregion 11 gebildet und die Taschen 74' werden erweitert. Die resultierende Struktur ist in 64 dargestellt.
  • In dem nächsten Prozess wird eine Siliziumdioxidschicht 88, die als Gate-Dielektrikum-Schicht dient, durch allgemein bekannte Verfahren abgeschieden. Die resultierende Struktur ist in 65 dargestellt.
  • Danach wird eine Polysiliziumschicht durch allgemein bekannte Verfahren gebildet, und die Polysiliziumschicht wird zurückgebildet. Folglich ist die Oberfläche der Polysiliziumfüllung 206, die in der Gate-Auskehlung 73 angeordnet ist, an der gleichen Höhe angeordnet wie die Oberfläche der Polysilizium-Deckschicht 200. Die resultierende Struktur ist in 66 dargestellt.
  • Wie in der Draufsicht dargestellt ist, ist die Polysilizium-Deckschicht 206 in der Mitte der Gate-Auskehlung 73 angeordnet. Wie in den Schnittzeichnungen zwischen IV und V sowie zwischen V und V dargestellt ist, ist die gesamte Oberfläche durch eine Siliziumdioxidschicht 88 bedeckt, mit Ausnahme der Polysiliziumfüllung 206, die in der Gate-Auskehlung 73 angeordnet ist.
  • Wie in den Schnittzeichnungen zwischen V und V gezeigt ist, umschließt nun die Auskehlung 73 den aktiven Bereich 12 an drei seiner Seiten.
  • Ein Ätzprozess zum Ätzen von Siliziumdioxid wird durchgeführt, so dass die Gate-Dielektrikum-Schicht 88 von den Bereichen entfernt wird, die nicht von der Polysiliziumfüllung 206 bedeckt sind. Die resultierende Struktur ist in 67 dargestellt. Wie in der Schnittzeichnung zwischen VI und VI in dem peripheren Teilbereich gezeigt, ist die Polysiliziumschicht 202 nun unbedeckt. In dem Array-Teilbereich in der Schnittzeichnung zwischen IV und IV ist der Siliziumnitrid-Abstandhalter 47 unbedeckt. Zudem ist die Polysiliziumschicht 202 außerhalb der Gate-Auskehlungen unbedeckt. Die Draufsicht der resultierenden Struktur ist in dem oberen Teil von 67 dargestellt.
  • Eine Siliziumnitridschicht wird abgeschieden zum vollständigen Ausfüllen der Öffnungen 73. Zudem wird ein anisotroper Ätzprozess durchgeführt zum Entfernen der horizontalen Bereiche der Siliziumnitridschicht. Folglich werden die oberen Bereiche der Gate-Auskehlungen 73 mit einer Siliziumnitridfüllung 49 aufgefüllt. Die resultierende Struktur ist in 68 dargestellt, die die gefüllten Gate-Auskehlungen 73 zeigt.
  • Danach wird der periphere Teilbereich durch eine geeignete Maske maskiert, wobei der Array-Teilbereich unbedeckt bleibt. Danach wird ein Ätzprozess zum Ätzen von Polysilizium sowie ein Ätzprozess zum Ätzen von Siliziumdioxid durchgeführt.
  • Folglich ist die Polysiliziumschicht 200 in dem Array-Teilbereich unbedeckt. Zudem begegnet die Siliziumnitridfüllung 49 den Gate-Auskehlungen 73. Insbesondere liegt die Siliziumnitridfüllung 49 ca. 100 bis 200 nm gegenüber der Oberfläche 10 des Siliziumsubstrats.
  • Danach werden Ionenimplantationsprozesse zum Definieren der ersten und der zweiten Source-/Drain-Region 121, 122 durchgeführt. Die resultierende Struktur ist in 70 dargestellt. Wie in der Schnittzeichnung zwischen IV und IV gezeigt, sind die erste und die zweite Source-/Drain-Region 121, 122 in dem oberen Bereich des Siliziumsubstrats 1 gebildet. Insbesondere kann die Grundseite der ersten und der zweiten Source-/Drain-Region 121, 122 unterhalb der Grundseite der Gate-Elektrode 85 angeordnet sein. Nichtsdestotrotz kann die Grundseite der ersten und der zweiten Source-/Drain-Region 121, 122 ebenso in der gleichen Höhe oder oberhalb der Grundseite der Gate-Elektrode 85 angeordnet sein.
  • Ein Ätzprozess zum Ätzen von Siliziumnitrid wird durchgeführt. Folglich werden die hervorstehenden Bereiche der Siliziumnitridfüllung 49 entfernt, wie auch die Siliziumnitrid-Abstandhalter 47. Die resultierende Struktur ist in 71 dargestellt. Wie in der Schnittzeichnung zwischen IV und IV gezeigt, werden Öffnungen zwischen der Gate-Dielektrikum-Schicht 88 und der ersten und zweiten Source-/Drain-Region 121, 122 gebildet. Wie in der Schnittzeichnung zwischen V und V gezeigt, werden Öffnungen zwischen der Polysiliziumfüllung 206 und dem Isolationsmaterial der Isolationsgräben 2 gebildet.
  • Eine Siliziumdioxidschicht mit einer Dicke von mindestens 10 nm wird abgeschieden, insbesondere durch ein TEOS- oder ein HDP(High Density Plasma, Hochdichtigkeitsplasma)-Verfahren, wie dies üblich ist. Danach wird ein anisotroper Ätzprozess durchgeführt zum Bilden des Siliziumdioxid-Abstandhalters 36 in den Öffnungen, die in der Substratoberfläche 10 gebildet sind. Dieser Ätzprozess wird durchgeführt, um ein Überätzen von 5 bis 10 nm zu erhalten. Folglich wird der Siliziumdioxid-Abstandhalter 36 gebildet, wie 72 zeigt.
  • Der Array-Teilbereich wird mit einem Resistmaterial maskiert, wobei der periphere Teilbereich unbedeckt bleibt. Danach wird ein Ätzprozess zum Ätzen von Siliziumdioxid durchgeführt, gefolgt von einem Prozess zum Ätzen von Polysilizium. Danach wird das Resistmaterial von dem Array-Teilbereich entfernt. Folglich erhält man in dem peripheren Teilbereich zwischen VI und VI die Struktur, die in 73 dargestellt ist. In dieser Struktur ist insbesondere die Oberfläche 10 des Siliziumsubstrats lediglich von der Siliziumdioxid-Opferschicht 24 bedeckt. Danach wird ein Siliziumdioxidätzprozess durchgeführt zum Entfernen der Siliziumdioxidschicht 24, gefolgt von einem Prozess zum Bilden eines peripheren Gate-Dielektrikums 29. Folglich erhält man die Struktur, die in 74 dargestellt ist. Insbesondere wird, wie in 74 gezeigt, eine periphere Gate-Dielektrikum-Schicht 29 in dem peripheren Teilbereich zwischen VI und VI gebildet, während die verbleibende Oberfläche mit der Siliziumdioxidschicht 29 bedeckt ist.
  • Danach wird eine Polysiliziumschicht mit einer Dicke von 30 bis 100 nm über die gesamte Oberfläche abgeschieden. Danach wird eine passende Resistschicht auf den peripheren Teilbereich appliziert, wodurch der periphere Teilbereich maskiert wird, während der Array-Teilbereich unbedeckt bleibt. Dann wird ein Ätzprozess zum Ätzen von Polysilizium durchgeführt, gefolgt von einem Ätzprozess zum Ätzen von Siliziumdioxid. Nach dem Entfernen der Maske von dem peripheren Teilbereich erhält man die Struktur, die in 75 dargestellt ist. Ins besondere ist in dem peripheren Teilbereich eine dicke Polysiliziumschicht 208 vorhanden, während in dem Array-Teilbereich eine dünne Polysiliziumschicht 200 unbedeckt ist, wobei der Siliziumdioxid-Abstandhalter 36 an dem Teilbereich der Gate-Elektrode unbedeckt ist.
  • Eine Polysiliziumschicht mit einer Dicke, die so gewählt ist, dass man eine endgültige Polysiliziumschichtdicke des Schichtstapels von ca. 40 bis 100 nm erhält, wird durch ein allgemein bekanntes Verfahren abgeschieden, gefolgt von dem gewöhnlichen Gate-Elektroden-Schichtstapel. Jedoch ist es dem Fachmann offensichtlich, dass der Schichtstapel zum Bilden der Wortleitungen und der peripheren Gate-Elektrode auf jegliches andere Verfahren gebildet werden kann, das üblicherweise verwendet wird.
  • Die resultierende Struktur ist in 76 dargestellt, in der die gesamte Oberfläche von der Siliziumnitridschicht 81a bedeckt ist. Danach wird der abgeschiedene Schichtstapel gestaltet, wobei die Maske verwendet wird, die Linien-/Abstands-Muster besitzt, um die Struktur zu erhalten, die in 77 dargestellt ist.
  • Insbesondere werden aktive und vorbeilaufende Wortleitungen 8a, 8b auf der Oberfläche bereitgestellt, wie in der Draufsicht in dem oberen Teil von 77 gezeigt ist. In dem peripheren Teilbereich zwischen VI und VI ist eine periphere Gate-Elektrode gebildet. In dem Array-Teilbereich zwischen IV und IV wird eine Gate-Elektrode bereitgestellt, in der die Polysiliziumfüllung 206 von der ersten und zweiten Source-/Drain-Region durch einen Siliziumdioxid-Abstandhalter 36 isoliert ist. Die Gate-Elektrode ist nahe der Oberfläche des Halbleitersubstrats 1 angeordnet und die Grundseite der ersten und zweiten Source-/Drain-Region 121, 122 ist unterhalb der Grund seite der Gate-Elektrode 85 angeordnet. Wie der Schnittzeichnung zwischen V und V entnommen werden kann, umfasst der aktive Bereich 12 eine verengte Flossenregion 11, die von der Gate-Elektrode an drei ihrer Seiten umschlossen ist.
  • Entsprechend der folgenden Ausführungsform der vorliegenden Erfindung umfasst der erste Hartmaskenschichtstapel zum Gestalten des Array-Transistors eine Siliziumnitridschicht und eine Siliziumdioxidschicht. Optional kann eine Oxid-Opferschicht 24 zwischen der Substratoberfläche 10 und der Siliziumnitridschicht bereitgestellt werden. Wenn der zu bildende Transistor ein FinFET ist, muss eine Polysiliziumschicht auf der Oberfläche der Siliziumdioxidschicht des ersten Hartmaskenschichtstapels bereitgestellt werden. Wenn der zu bildende Transistor Taschenstrukturen besitzt, die sich nicht in eine so tiefe Tiefe erstrecken (EUD), ist die Polysiliziumschicht optional.
  • Zudem umfasst der zweite Hartmaskenschichtstapel eine Carbonhartmaskenschicht. Während dem Prozess zur Herstellung des Transistors in dem Array-Teilbereich wird der periphere Teilbereich mit einer Siliziumnitrid-Deckschicht maskiert. Nach Fertigstellen des Array-Transistors wird der periphere Teilbereich fertig gestellt.
  • Entsprechend der vierten Ausführungsform wird der Array-Transistor mit Taschen gebildet, die nur geringfügig hervorstehen, bezogen auf die Oberfläche des aktiven Bereiches 12. Anders ausgedrückt ist der Transistor als ein so genannter EUD implementiert. Zum Implementieren der vierten Ausführungsform der vorliegenden Erfindung, wird, ausgehend von der Struktur, die in 34 dargestellt ist, eine Siliziumnitrid-Deckschicht 209 abgeschieden, so dass die gesamte Fläche be deckt ist. Die resultierende Struktur ist in 78 dargestellt.
  • Wie die Schnittzeichnung zwischen VI und VI zeigt, die den peripheren Teilbereich der Speichervorrichtung zeigt, ist der periphere Teilbereich mit einer Siliziumnitrid-Deckschicht 209 bedeckt. Zusätzlich bedeckt die Siliziumnitrid-Deckschicht in dem Array-Teilbereich den aktiven Bereich, die Isolationsgräben sowie das Grabendeckoxid 34. Danach wird eine Siliziumdioxidschicht abgeschieden, wobei die Siliziumdioxidschicht 201 so dick ist, dass die gesamte Oberfläche planarisiert ist. Die resultierende Struktur ist in 79 dargestellt. Wie die Schnittzeichnungen zeigen, ist eine planarisierte Oberfläche der Siliziumdioxidschicht 201 bereitgestellt.
  • Im Folgenden werden die gleichen Prozesse, die unter Bezug auf die 37 bis 47 beschrieben wurden, durchgeführt, mit der Ausnahme, dass eine Siliziumnitrid-Deckschicht 209 bereitgestellt wird, anstelle der Polysilizium-Deckschicht 200, die entsprechend der zweiten Ausführungsform der vorliegenden Erfindung verwendet wurde. Zudem wird nach dem Auffüllen des Polysiliziummaterials 207 ein Planarisierungsprozess wie etwa ein CMP-Prozess durchgeführt, um eine planarisierte Oberfläche zu erhalten. Genauer gesagt wird der Recess-Prozess, der entsprechend der Beschreibung in Verbindung mit 47 durchgeführt wurde, nicht durchgeführt. Es resultiert die Struktur, die in 80 dargestellt ist. Wie in der Draufsicht in dem oberen Teil von 80 dargestellt ist, werden ovale Inseln von Polysiliziummaterial 207 in einer Siliziumdioxidoberfläche 201 angeordnet. Der periphere Teilbereich wurde durch diese Prozesse nicht verändert, wie der Schnittzeichnung zwischen VI und VI entnommen werden kann. Zudem wird in dem Array-Teilbereich eine planarisierte Oberfläche bereitgestellt, wo bei die Polysiliziumfüllung 207 sich bis zu der Oberfläche der Siliziumdioxidschicht 201 erstreckt.
  • Der Array-Teilbereich wird durch ein geeignetes Resistmaterial maskiert, wobei der periphere Teilbereich unbedeckt bleibt. Danach wird ein Ätzprozess zum Ätzen von Siliziumdioxid 201 durchgeführt, gefolgt von einem Ätzprozess zum Ätzen von Siliziumnitrid 209. Diese Schichten werden von dem peripheren Teilbereich entfernt, da der Array-Teilbereich mit der Maske maskiert ist. Danach wird die Oxid-Opferschicht 24 von dem peripheren Teilbereich abgezogen und die Maske wird von dem Array-Teilbereich entfernt. Danach wird ein Prozess zum Abscheiden einer peripheren Gate-Dielektrikum-Schicht 29, insbesondere einer peripheren Gateoxidschicht durchgeführt. Wie aus der in 81 gezeigten Struktur hervorgeht, bedeckt die Gate-Dielektrikum-Schicht 29 den peripheren Teilbereich zwischen VI und VI sowie den Array-Teilbereich zwischen IV und IV sowie V und V.
  • Danach wird eine Polysiliziumschicht 2080 über der gesamten Oberfläche abgeschieden. Als Folge erhält man die Struktur, die in 82 dargestellt ist. Wie gezeigt ist, ist sowohl der periphere Teilbereich als auch der Array-Teilbereich mit der dicken Polysiliziumschicht 2080 bedeckt.
  • Danach wird der periphere Teilbereich mit einer passenden Maske bedeckt, wobei der Array-Teilbereich unbedeckt bleibt. Dann wird ein Ätzprozess zum Ätzen von Polysilizium durchgeführt. Es resultiert die Struktur, die in 83 dargestellt ist. Genauer gesagt wird in dem peripheren Teilbereich das Substrat mit einer Polysiliziumschicht 2080 bedeckt, während in dem Array-Teilbereich die Oberfläche mit einer peripheren Gate-Dielektrikum-Schicht 29 bedeckt wird. Zum Vervollständigen der Gate-Elektrode und der Wortleitungen, wird die periphere Gate- Dielektrikum-Schicht 29 von dem Array-Teilbereich entfernt und optional eine Polysiliziumschicht 811 abgeschieden, gefolgt von einer Wolframschicht 82 und einer Siliziumnitridschicht 81a. Jedoch ist es für den Fachmann offensichtlich, dass der Schichtstapel zum Bilden der Wortleitungen und der peripheren Gate-Elektrode auch durch jegliches andere bekannte Verfahren hergestellt werden können.
  • Die resultierende Struktur ist in 84 dargestellt. Wie in dem peripheren Teilbereich zwischen VI und VI gezeigt, wird die Wolframschicht 82 über der dicken Polysiliziumschicht 2080 gebildet. Im Gegensatz dazu wird in dem Array-Teilbereich die Wolframschicht 82 auf der dünnen Polysiliziumschicht 811 gebildet. Folglich wird eine Topografie zwischen dem Array-Teilbereich und dem peripheren Teilbereich hergestellt.
  • Zum Fertigstellen der Wortleitungen in dem Array-Teilbereich und den Gate-Elektroden in dem peripheren Teilbereich wird ein Lithografieprozess unter der Verwendung einer Maske mit Linien-/Abstands-Mustern durchgeführt, gefolgt von einem anisotropen Ätzprozess zum Ätzen der Siliziumnitridschicht 81a, der Wolframschicht 82 sowie der Polysiliziumschichten 2080, 811. Entsprechend werden die Wortleitungen, welche die aktiven Wortleitungen 8a und die vorbeilaufende Wortleitungen 8b umfassen, in dem Array-Teilbereich gebildet, während die Gate-Elektrode 8c in dem peripheren Teilbereich zwischen VI und VI gebildet wird. Eine Draufsicht der resultierenden Struktur ist in dem oberen Teil von 85 dargestellt.
  • Danach wird ein Siliziumnitrid-Abstandhalter durch allgemein bekannte Verfahren abgeschieden und bis zu der Siliziumnitrid-Deckschicht 209 heruntergeätzt. Die resultierende Struktur ist in 86A dargestellt. Wie in 86A gezeigt ist, sind die horizontalen Bereiche des Array-Teilbereiches nun mit einer Siliziumnitridschicht 81a, 209 bedeckt. Zudem ist in dem peripheren Teilbereich die Gate-Elektrode von dem Siliziumnitrid-Abstandhalter 81b eingeschlossen. In der dargestellten Struktur sind die Wortleitungen lateral durch die verbleibenden Teile der Siliziumnitrid-Hartmaskenschicht 209 und der Siliziumdioxid-Hartmaskenschicht 201 voneinander isoliert. Entsprechend wird eine Kapazitive Einkopplung zwischen vorbeilaufenden Wortleitungen und den anliegenden Bitleitungskontakten stark reduziert. Zudem wird, da die Siliziumnitrid-Schicht 209 und die Trenchoxiddeckschicht 34 zwischen der vorbeilaufenden Wortleitung und der Polysiliziumfüllung 311 des Trench-Kondensators angeordnet sind, eine Kapazitive Einkopplung zwischen der vorbeilaufenden Wortleitung und der Speicherelektrode des Grabenkondensators verringert.
  • Zum Bereitstellen der Bitleitungskontakte auf der zweiten Source-/Drain-Region 122 ist ein herkömmlicher Prozess besonders bevorzugt, in dem die Bitleitungskontakte in einer selbstausrichtenden Weise gebildet werden. Die resultierende Struktur mit Bitlinekontakten ist in 86B dargestellt. In ähnlicher Weise zu den Bitleitungskontakten nach 33 umfassen die Bitleitungskontakte, die in 86B dargestellt sind, einen Deckschichtstapel mit einer Titanschicht und einer Titannitridschicht sowie eine Wolframfüllung 99. Benachbarte Bitleitungskontakte 901 sind durch eine BPSG-Schicht 971 oder eine SOG-Schicht (Spin-On Glas-Schicht) voneinander elektrisch isoliert. Zum Fertigstellen der Struktur werden Bitleitungen bereitgestellt, die sich gegenüber den Wortleitungen lotrecht erstrecken.
  • Entsprechend der fünften Ausführungsform der vorliegenden Erfindung ist die Siliziumnitriddeckschicht während des Prozesses zum Bilden des Array-Transistors, der als FinFET gebildet wird, auf der gesamten Oberfläche angeordnet. Insbesondere wird das periphere Gate-Dielektrikum bereitgestellt, nachdem die Gate-Auskehlung des Array-Transistors definiert und gefüllt wird.
  • Zum Implementieren der fünften Ausführungsform der vorliegenden Erfindung wird, ausgehend von der Struktur, die in 3 dargestellt ist, in dem Array der Well-Implantationsprozess wie üblich durchgeführt. Die resultierende Struktur ist in 87 dargestellt. Danach wird eine Siliziumnitrid-Deckschicht über der gesamten Oberfläche abgeschieden. Als Folge erhält man die Struktur, die in 88 dargestellt ist. Wie in 88 gezeigt ist, ist die gesamte Oberfläche mit einer Siliziumnitrid-Deckschicht 209 bedeckt.
  • Danach werden die gleichen Prozesse durchgeführt, die unter Bezug auf die 61 bis 69 beschrieben wurden. Die resultierende Struktur ist in 89 dargestellt. Wie in der Schnittzeichnung zwischen VI und VI gezeigt ist, ist der gesamte periphere Teilbereich mit einer Siliziumnitrid-Deckschicht 209, der Siliziumdioxidschicht 201 und der Polysiliziumschicht 202 bedeckt. Zudem ist der Array-Teilbereich mit einer Siliziumnitrid-Deckschicht 209 und der Siliziumnitridfüllung 49 bedeckt. Ausgehend von der Struktur, die in 89 dargestellt ist, wird ein Ionenimplantationsprozess zum Bereitstellen der ersten und der zweiten Source-/Drain-Region 121, 122 durchgeführt. Die resultierende Struktur ist in 90 dargestellt. Wie gezeigt ist, sind die erste und zweite Source-/Drain-Region 121, 122 an der Oberfläche 10 des Siliziumsubstrats 1 anliegend gebildet.
  • Danach wird die Siliziumdioxidschicht 210 abgeschieden, gefolgt von einem Planarisationsprozess zum Erhalten einer planarisierten Oberfläche, in welcher die Siliziumnitridfüllung 49 unbedeckt ist. Die resultierende Struktur ist in 91 dar gestellt. Wie aus 91 gesehen werden kann, ist die Siliziumnitridfüllung 49 nicht exponiert.
  • Danach wird ein Ätzprozess zum Ätzen der Siliziumnitridfüllung 49 durchgeführt. Dies hat zur Folge, dass der Siliziumnitrid-Abstandhalter 47, der an den unteren Teil der Gate-Elektrode 85 angrenzt, erhalten bleibt. Die resultierende Struktur ist in 92 dargestellt. Wie aus der Schnittzeichnung zwischen IV und IV ersichtlich ist, ist der periphere Teilbereich nicht von diesem Prozess betroffen, während in dem Array-Teilbereich der obere Teil des Siliziummaterials der Gate-Auskehlungen entfernt ist. Gleichwohl bleibt der Siliziumnitrid-Abstandhalter 47 erhalten. Danach wird ein Siliziumnitrid-InnenAbstandhalter 87 in einem herkömmlichen Prozess gebildet. Insbesondere wird eine Siliziumnitridschicht abgeschieden, gefolgt von einem anisotropen Ätzprozess zum Entfernen der horizontalen Teilbereiche der abgeschiedenen Siliziumnitridschicht. Die resultierende Struktur ist in 93 abgebildet. Wie gezeigt, ist die Oberfläche der Polysiliziumschicht 206 nunmehr unbedeckt, wobei Siliziumnitrid-Abstandhalter 87 die Gate-Elektrode seitlich von dem umgebenden Material abschirmen.
  • Danach wird eine Polysiliziumschicht 207 abgeschieden und geätzt, so dass eine planarisierte Oberfläche entsteht. Insbesondere werden die Gate-Auskehlungen 73 nun in ihrem oberen Bereich mit dem Polysiliziummaterial 207 gefüllt. Durch den Planarisationsätzprozess wird auch die Polysiliziumschicht 202 von dem peripheren Teilbereich zwischen IV und IV entfernt, wie in 94 gesehen werden kann. Danach wird der Array-Teilbereich mit einer geeigneten Maske maskiert, wobei der periphere Teilbereich unbedeckt bleibt. Dann wird ein Ätzprozess zum Ätzen von Siliziumdioxid durchgeführt, gefolgt von einem Ätzprozess zum Ätzen von Siliziumnitrid. Zudem wird die Oxid- Opferschicht von dem peripheren Teilbereich entfernt. Nach dem Entfernen der Maske von dem Array-Teilbereich wird ein Oxidationsprozess durchgeführt zum Bereitstellen einer peripheren Gate-Dielektrikum-Schicht 29. Wie in 95 gezeigt ist, in der die resultierende Struktur abgebildet ist, ist die gesamte Oberfläche nunmehr mit der Siliziumdioxidschicht 29 bedeckt.
  • Danach wird eine Polysiliziumschicht 2080 mit einer Dicke, die in etwa der Dicke der Siliziumdioxidschicht 210 in dem Array-Teilbereich entspricht, über der gesamten Oberfläche abgeschieden. Dann wird der periphere Teilbereich mit einer geeigneten Maske bedeckt, wobei der Array-Teilbereich unbedeckt bleibt. Dann wird ein Ätzprozess zum Ätzen der Polysiliziumschicht 2080 des Array-Teilbereiches durchgeführt. Als Folge bleibt die Polysiliziumschicht 2080 in dem peripheren Teilbereich bestehen. Die resultierende Schnittansicht des peripheren Teilbereiches zwischen VI und VI ist in 96 dargestellt. Nach dem Entfernen der Maske von dem peripheren Teilbereich, wird ein Ätzprozess zum Ätzen der Gate-Dielektrikum-Schicht 29 von dem Array-Teilbereich durchgeführt. Danach wird eine Wolframschicht 82 gebildet, gefolgt von einer Siliziumnitridschicht 81a. Die resultierende Struktur ist in 97 dargestellt.
  • Nichtsdestotrotz kann, wie es dem Fachmann offensichtlich ist, der Schichtstapel zum Bilden der Wortleitungen und der peripheren Gate-Elektrode durch jedes andere Verfahren gebildet werden, das herkömmlicherweise verwendet wird.
  • Dann wird, auf die gleiche Weise wie oben unter Bezug auf die 85 und 86A beschrieben wurde, der gebildete Schichtstapel so gestaltet, dass aktive und vorbeilaufende Wortleitungen 8a, 8b sowie die periphere Gate-Elektrode 8c gebildet werde. Die resultierende Struktur ist in 98 dargestellt. Wie in der Schnittansicht zwischen IV und IV gezeigt, wird die Siliziumdioxidschicht 210 in die an die aktiven Wortleitungen 8a anliegenden Zwischenräume gefüllt. In dem nächsten Prozess wird ein Siliziumnitrid-Abstandhalter durch allgemein bekannte Verfahren gebildet, insbesondere durch Abscheiden einer Siliziumnitridschicht und anisotropes Ätzen dieser Schicht. Als Folge werden die Abstandhalter 81b gebildet, wie in 99 dargestellt. Danach wird die Siliziumdioxidschicht 210 in den Zwischenräumen zwischen angrenzenden Wortleitungen geätzt, wobei der Ätzprozess an der Siliziumnitrid-Deckschicht 209 stoppt. Wie in 99 dargestellt ist, ist der untere Bereich der aktiven Wortleitung 8a von einem Siliziumdioxid-Abstandhalter 210 umschlossen. 100 stellt die Struktur nach Vervollständigung der Bitleitungskontakte 901 dar, welche in einer Selbstausrichtung gebildet sind, ähnlich wie oben beschrieben wurde, durch das Bereitstellen eines Schichtstapels, der eine Titanschicht 98 umfasst, eine Titannitridschicht 981 sowie eine Wolframfüllung 99. In der dargestellten Struktur sind die Wortleitungen lateral von den angrenzenden Bitleitungskontakten 901 durch die übrigen Teilbereiche der Siliziumnitrid-Hartmaskenschicht 209 und der Siliziumdioxid-Hartmaskenschicht 201 isoliert. Entsprechend wird eine kapazitive Einkopplung zwischen Wortleitungen und benachbarten Bitleitungskontakten stark reduziert. Zudem wird, da die Siliziumnitridschicht 209 und die übrigen Teilbereiche der Siliziumdioxid-Hartmaskenschicht 210 zwischen der vorbeilaufenden Wortleitung und der Polysiliziumfüllung 311 des Grabenkondensators angeordnet sind, eine kapazitive Einkopplung zwischen der vorbeilaufenden Wortleitung 8b und der Speicherelektrode des Grabenkondensators reduziert.
  • Danach wird der Prozess zum Bilden der Bitleitungskontakte auf eine selbstausgerichtete Weise durchgeführt.
  • Die 101 bis 119 stellen eine sechste Ausführungsform der vorliegenden Erfindung dar. Entsprechend der sechsten Ausführungsform der vorliegenden Erfindung wird ein Extended U-Groove Device (EUD, Ausgedehnte U-Auskehlungs-Vorrichtung) gebildet durch die Verwendung eines Hartmaskenschichtstapels mit einer Siliziumdioxidschicht 29, welche auch als periphere Gate-Dielektrikum-Schicht dienen wird, eine Polysiliziumschicht 208 als untere Hartmaskenschicht, die als eine periphere Gate-Elektrode dienen wird, sowie einer Siliziumnitridschicht 41 obenauf. Der Hartmaskenschichtstapel kann gestaltet werden durch die Verwendung einer Fotoresistschicht, die direkt auf die Oberfläche der Siliziumnitridschicht 41 aufgetragen wird. Als Alternative wird eine Carbonhartmaskenschicht (nicht abgebildet) auf die Oberfläche der Siliziumnitridschicht 41 aufgetragen, gefolgt von einer SiON-Schicht (nicht abgebidet), und die SiON-Schicht wird gestaltet durch die Verwendung einer Fotoresistschicht.
  • Zum Implementieren der sechsten Ausführungsform der vorliegenden Erfindung wird, nach dem Definieren der Speicherkondensatoren, nach dem Durchführen der üblichen Well-Implantate und dem Definieren der Isolationsgräben zum lateralen Begrenzen der aktiven Bereiche, ein Ionenimplantationsprozess zum Bereitstellen des dotierten Teilbereiches 124 durchgeführt. Danach wird die Siliziumdioxidschicht 29 durch allgemein bekannte Verfahren gebildet. Dann wird eine Polysiliziumschicht 208 abgeschieden, gefolgt von einer Siliziumnitridschicht 41. 101 zeigt die resultierende Struktur. Die Grundseite der Isolationsgräben (nicht abgebildet in dieser Schnittzeichnung) ist durch durchbrochenen Linien 21 angezeigt. Der dotierte Teilbereich 124 ist an das Buried-Strap-Fenster 33 anliegend gebildet.
  • Ein Fotoresistmaterial (nicht abgebildet) wird aufgebracht und gestaltet, so dass Öffnungen 46 zum Definieren der Gate-Elektroden gebildet werden. Insbesondere werden die Öffnungen 46 fotolithographisch in der Fotoresistschicht definiert. Danach werden die Öffnungen in die Siliziumnitridschicht 41 geätzt. Dann wird das Fotoresistmaterial entfernt und ein selektiver Ätzprozess zum selektiven Ätzen von Polysilizium gegenüber Siliziumnitrid wird durchgeführt, so dass sich als Folge die Öffnungen 46 bis zur Oberfläche der Siliziumdioxidschicht 29 erstrecken. Die resultierende Struktur ist in 102 dargestellt. Wie in der Schnittzeichnung zwischen IV und IV, in der der Array-Teilbereich dargestellt ist, gezeigt ist, sind die Öffnungen 46 in der Siliziumnitridschicht 41 und der Polysiliziumschicht 208 gebildet. Zudem ist in dem peripheren Teilbereich zwischen VI und VI die gesamte Oberfläche mit einem nicht gestalteten Schichtstapel bedeckt, der die Siliziumdioxidschicht 29, die Polysiliziumschicht 208 und die Siliziumnitridschicht 41 umfasst.
  • Ein SiO2-Abstandhalter 84 wird bereitgestellt. Dazu wird, wie allgemein bekannt, zuerst eine Siliziumdioxid-Deckschicht abgeschieden, gefolgt von einem anisotropen Ätzprozess zum Entfernen der horizontalen Teile der Siliziumdioxid-Deckschicht. Die resultierende Struktur ist in 103 dargestellt. Wie gezeigt ist, wird der Abstandhalter 84 aus SiO2 an den Seitenwänden der Öffnung 46 gebildet.
  • Ein anisotroper Ätzprozess zum Ätzen von Silizium wird durchgeführt. Während diesem Prozess wird die Polysiliziumschicht 208 durch den SiO2-Abstandhalter 84 geschützt. Die resultierende Struktur ist in 104 dargestellt. Wie gezeigt ist, wird eine Gate-Auskehlung 73 in dem Substrat 1 gebildet. Zudem sind die erste und die zweite Source-/Drain-Region 121, 122 nun voneinander isoliert. Wie gezeigt ist, kann durch das Vorhandensein des SiO2-Abstandhalters 84 eine Gate-Auskehlung mit einem kleineren Durchmesser als die zuvor gestaltete Öffnung 46 gebildet werden. Entsprechend kann durch den Einsatz eines solchen Abstandhalters auf einen Tapered-Ätzprozess zum Ätzen der obersten Hartmaskenschicht, wie in 39 dargestellt, verzichtet werden.
  • Ein isotroper Ätzprozess zum Ätzen von Silizium wird durchgeführt. Dadurch wird der Bodenbereich der Gate-Auskehlung 73 ausgeweitet. Während diesem Ätzprozess ist das Polysiliziummaterial 208 durch den Siliziumdioxid-Abstandhalter 84 geschützt.
  • Die resultierende Struktur ist in 105 dargestellt. Wie gezeigt ist, ist die Gate-Auskehlung erweitert, so dass der Durchschnitt der resultierenden Gate-Auskehlung 73 in etwa der Breite der Öffnung 46 in 102 entspricht.
  • Danach wird ein Ätzprozess in verdünnter Fluorsäure (DHF) durchgeführt, so dass der Silizium-Abstandhalter 47 geätzt wird, wie in 106 gezeigt ist. Zudem werden die Teilbereiche der Isolationsgräben (nicht abgebildet in dieser Schnittzeichnung), die an den aktiven Bereich angrenzen, geätzt, wodurch Taschen gebildet werden, die an der Gate-Auskehlung 73 anliegen. Eine Schnittzeichnung lotrecht zur Schnittzeichnung aus 106, in der die geätzten Teilbereiche in den Isolationsgräben 2 dargestellt sind, ist beispielsweise in 43 dargestellt. In dem nächsten Prozess wird eine Gate-Dielektrikum-Schicht 88 bereitgestellt, z. B. durch das Bilden einer ISSG(In-situ Steam Generated)-Siliziumdioxidschicht. Danach wird eine Polysiliziumschicht 206 abgeschieden, gefolgt von einem CMP(Chemisch-Mechanisches Polieren)-Prozess, durch den auch die Siliziumdioxidschicht, die sich auf der Siliziumnitrid-Hartmaskenschicht 41 befindet, entfernt wird. Danach wird ein Ätzprozess durchgeführt, so dass der obere Bereich der Polysiliziumfüllung, die in der Gate-Auskehlung 73 angeordnet ist, geätzt wird. Die resultierende Struktur ist in 107 dargestellt. Wie in 107 gezeigt ist, ist die Oberfläche der Gate-Auskehlung mit einer Siliziumdioxidschicht 88 bedeckt, die ein Gate-Dielektrikum bildet. Zudem wird der Bodenbereich der Gate-Auskehlung mit einer Polysiliziumfüllung 206 gefüllt.
  • Die Siliziumnitridschicht 41 wird entfernt durch Ätzen, z. B. in heißer Phosphorsäure. Dann wird optional ein Ätzprozess in DHF durchgeführt, zum Entfernen von SiO2 Überresten. Die resultierende Struktur ist in 108 dargestellt. Wie auf der rechten Seite von 108 gezeigt ist, ist in dem Array-Teilbereich zwischen IV und IV die Oberfläche der Polysiliziumschicht 208 exponiert. Ebenso ist in dem peripheren Teilbereich zwischen VI und Vi die Polysiliziumschicht 208 exponiert.
  • In dem nächsten Prozess wird ein Abstandhalter 360 gebildet, der aus Siliziumdioxid oder Siliziumnitrid hergestellt werden kann. Entsprechend wird zuerst eine Siliziumdioxidschicht oder eine Siliziumnitridschicht konform abgeschieden, gefolgt von einem anisotropen Abstandhalter-Ätzprozess, durch den die horizontalen Bereiche der Schicht geätzt werden. Die resultierende Struktur ist in 109 dargestellt. Wie gezeigt, wird in dem Array-Teilbereich ein Abstandhalter 360 an den Seitenwänden der Gate-Auskehlung 73 in deren oberen Bereich gebildet, während der periphere Teilbereich zwischen VI und VI un verändert bleibt. In 109 ist auch der Umriss der scheibenförmigen Teilbereiche 851 der Gate-Elektrode durch eine durchbrochene Linie angezeigt.
  • Ein Sputterreinigungsprozess wird durchgeführt zum Bereinigen der Oberfläche von Rückständen. Danach wird die Polysilizium schicht 2080 zum Bilden der Gate-Elektrode abgeschieden, z. B. durch ein PECVD(Plasma Enhanced Chemical Vapor Deposition)-Verfahren, gefolgt von einem Prozess des Abscheidens einer WSi-Schicht 820 und einem Prozess zum Abscheiden einer Si3N4-Schicht 81a. Die resultierende Struktur ist in 110 dargestellt. Wie 110 zeigt, ist auf der Siliziumdioxidschicht 29 eine Polysiliziumschicht 208, 2080 gebildet, gefolgt von einer WSi-Schicht 820 und einer Si3N4-Schicht 81a. Diese Schichten werden ebenso in dem peripheren Teilbereich zwischen VI und VI abgeschieden. Dennoch kann, wie es dem Fachmann offensichtlich ist, jeder andere Schichtstapel zum Bilden der Gate-Elektrode und insbesondere der peripheren Gate-Elektrode verwendet werden.
  • Danach wird der Schichtstapel zum Bilden der Wortleitungen gestaltet, indem eine Maske mit einem Linien/Abstands-Muster zum Bilden der Wortleitungen verwendet wird, insbesondere der aktiven Wortleitungen 8a und der vorbeilaufenden Wortleitungen 8b, gleichzeitig mit den peripheren Gate-Elektroden 8c. Die resultierende Struktur ist in 111 dargestellt. Wie zwischen IV und IV gezeigt ist, wird auf dem Siliziumsubstrat eine Siliziumdioxidschicht 29 gebildet und die aktiven Wortleitungen und die vorbeilaufenden Wortleitungen 8b werden gestaltet. Zudem wird in dem peripheren Teilbereich zwischen VI und VI der Schichtstapel durch den gleichen Prozess gestaltet, wodurch die Gate-Elektroden 8c gebildet werden. Insbesondere können die Prozesse, die unter Bezug auf 22 bis 33 beschrieben wurden, durchgeführt werden.
  • Entsprechend einer Modifikation der sechsten Ausführungsform wird ein Siliziumnitrid-Abstandhalter 47 zum lateralen Schutz der Polysiliziumschicht 208 während des Bildens der Gate-Auskehlung 73 verwendet. Entsprechend wird, ausgehend von der Struktur aus 102, ein Siliziumnitrid-Abstandhalter 47 an den Seitenwänden der Öffnung 46 gebildet. Insbesondere wird, wie üblicherweise bekannt, eine Siliziumnitridschicht konform abgeschieden, gefolgt von einem anisotropen Ätzprozess zum Entfernen der horizontalen Bereiche der angeordneten Siliziumnitridschicht. Als Folge werden die Siliziumnitrid-Abstandhalter, wie in 112 dargestellt, gebildet.
  • Die Gate-Auskehlung 73 wird in das Siliziumsubstrat geätzt. Während diesem anisotropen Ätzprozess des Ätzens von Silizium agiert der Siliziumnitrid-Abstandhalter 47 als Schutzschicht, die verhindert, dass die Polysiliziumschicht 208 geätzt wird. Die resultierende Struktur ist in 113 dargestellt. Wie gezeigt ist, wird die Gate-Auskehlung 73 so gebildet, dass sie sich bis unter die Bodenseite der Source- und Drain-Regionen 121, 122 erstreckt. Insbesondere werden durch diesen Ätzprozess die erste und die zweite Source-/Drain-Region 121, 122 voneinander isoliert.
  • Wie gezeigt ist, kann durch das Vorhandensein des SiO2-Abstandhalters 47 eine Gate-Auskehlung mit einem kleineren Durchmesser als die zuvor gestaltete Öffnung 46 gebildet werden. Entsprechend kann durch den Einsatz eines solchen Abstandhalters auf einen Tapered-Ätzprozess zum Ätzen der obersten Hartmaskenschicht, wie in 39 dargestellt, verzichtet werden.
  • Ein isotroper Ätzprozess zum Ätzen von Silizium wird durchgeführt zum Ausweiten der Gate-Auskehlung 73. Folglich entspricht nun der Durchmesser der Gate-Auskehlung 73 in etwa dem Durchmesser der Öffnung 46, die in der Siliziumnitridschicht 41 und der Polysiliziumschicht 208 gebildet wurde.
  • Die Siliziumnitridschicht 41 und der Siliziumnitrid-Abstandhalter 47 werden entfernt durch Ätzen in heißer Phos phorsäure und ein Ätzprozess zum Ätzen von SiO2 wird durchgeführt, wobei ein DHF-Bad verwendet wird. Durch diesen Ätzprozess werden die Teilbereiche der Isolationsgräben 2, die an den aktiven Bereich angrenzen, ebenfalls geätzt. Dies kann insbesondere der Schnittzeichnung von 43 entnommen werden, die eine Schnittzeichnung lotrecht zur Schnittzeichnung aus 115 darstellt. Die resultierende Struktur ist in 115 dargestellt, welche die die Schnittzeichnung zwischen IV und IV in einer Richtung parallel zu den aktiven Bereichen darstellt. Wie gezeigt ist, sind die Siliziumnitridschicht 41 und der Siliziumnitrid-Abstandhalter von dem peripheren Teilbereich sowie von dem Array-Teilbereich entfernt.
  • Ein Gate-Dielektrikum 88 wird bereitgestellt. Insbesondere wird ein ISSG-Prozess zum Bilden einer SiO2-Schicht auf der Oberfläche der Gate-Auskehlungen 73 sowie auf der Oberfläche der Polysiliziumschicht 208 durchgeführt. Danach wird eine Polysiliziumschicht abgeschieden, gefolgt von einem Planarisationsprozess and einem Ätzprozess zum Vertiefen der Polysiliziumschicht, so dass die Polysiliziumfüllung 206 in dem Bodenbereich der Gate-Auskehlung 73 gebildet wird. Die resultierende Struktur ist in 116 dargestellt. Wie gezeigt, wird in dem peripheren Teilbereich eine Siliziumdioxidschicht auf der Oberfläche der Polysiliziumschicht 208 gebildet. In dem Array-Teilbereich wird die Gate-Auskehlung mit einer Siliziumdioxidschicht 88 und in ihrem Bodenbereich mit einer Polysiliziumfüllung 206 aufgefüllt.
  • Ein Abstandhalter 360 wird an den Seitenwänden der Gate-Auskehlung 73 gebildet.
  • Zum Bilden des Abstandhalters 360 werden zuerst eine Siliziumdioxidschicht oder eine Siliziumnitridschicht konform abgeschieden, gefolgt von einem anisotropen Ätzprozess zum Entfer nen der horizontalen Teilbereiche der abgeschiedenen Schicht. Dadurch wird der Abstandhalter 360 gebildet. Optional kann ein sogenannter Dual Work Funktion-Prozess (Zweifunktionen-Prozess) durchgeführt werden zum Bereitstellen einer speziellen Gate-Elektrode in dem peripheren Teilbereich, wie dies üblicherweise bekannt ist. Die resultierende Struktur ist in 117 dargestellt. Wie gezeigt ist, wird der obere Teil der Gate-Auskehlung 73, des Abstandhalters 360, der aus Siliziumdioxid oder Siliziumnitrid hergestellt werden kann, bereitgestellt. Dann wird ein Sputterreinigungsprozess durchgeführt zum Entfernen ungewünschter Rückstände. Danach wird eine weitere Polysiliziumschicht 2080 zum Bilden der Wortleitungen abgeschieden, gefolgt von einer WSi-Schicht 820 und einer Siliziumnitridschicht 81a. Die resultierende Struktur ist in 118 dargestellt. Wie in dem Array-Teilbereich zwischen IV und IV gezeigt ist, wird ein Schichtstapel aus der Siliziumdioxidschicht 29, den Polysiliziumschichten 208, 2080, einer WSi-Schicht 820 und einer Si3N4-Schicht bereitgestellt.
  • Der Schichtstapel wird so gestaltet, dass er die entsprechenden Wortleitungen bildet. insbesondere wird, wie allgemein bekannt, eine Maske mit Linien-/Abstands-Muster zum Gestalten der aktiven Wortleitungen 8a sowie der vorbeilaufenden Wortleitungen 8b verwendet. Die resultierende Struktur ist in 119 dargestellt. Wie in dem Array-Teilbereich zwischen IV und V gezeigt ist, wird oberhalb der Gate-Elektrode 85 die aktive Wortleitung 8a gebildet, während oberhalb des Speicherkondensators die vorbeilaufende Wortleitung 8b bereitgestellt wird. Der Speicherzellen-Array wird vervollständigt durch das Bilden der entsprechenden Bitleitungskontakte und Bitleitungen, z. B. durch das Durchführen der Prozesse, die unter Bezug auf die 22 bis 32 dargestellt sind.
  • Entsprechend der sechsten Ausführungsform der vorliegenden Er findung ist die Siliziumdioxidschicht 29, die als peripheres Gate-Dielektrikum verwendet wird, Teil des Hartmaskenschichtprozesses. Entsprechend kann der Prozess zum Bereitstellen einer zusätzlichen Dielektrikumsschicht ausgelassen werden. Des Weiteren kann auf Maskierungsprozesse zum Maskieren des Array-Teilbereiches zum separaten Prozessieren des peripheren Teilbereiches und des Array-Teilbereiches, verzichtet werden. Entsprechend ist dieser Prozess stark vereinfacht. Zudem kann die Komplexität des Prozessablaufes im Hinblick auf die vorhergehenden Ausführungsformen reduziert werden. Ferner können verschiedene Härtungsprozesse ausgelassen werden, wodurch das thermische Budget des Prozesses reduziert wird. Insbesondere kann, da der Hartmaskenschichtstapel keine Siliziumdioxidschicht umfasst, die durch das TEOS-Verfahren gebildet wurde, auf einen Härtungsprozess zum Härten der Siliziumdioxidschicht verzichtet werden. Zudem kann die CD-Steuerung der Gate-Elektrode durch die Verwendung eines Si3N4- oder SiO2-Abstandhalters zum Ätzen der Gate-Auskehlung 73 verbessert werden.
  • Wie es für den Fachmann offensichtlich ist, kann die sechste Ausführungsform implementiert werden, indem ein zusätzlicher Hartmaskenschichtstapel mit einer Carbonhartmaskenschicht und einer SiON-Hartmaskenschicht verwendet wird, wobei die Carbonhartmaskenschicht auf der Siliziumnitridschicht abgeschieden wird. Zudem wird die Fotoresistschicht auf der SiON-Schicht abgeschieden. Nichtsdestotrotz kann die Fotoresistschicht ebenso direkt auf der Siliziumnitridschicht 41 abgeschieden werden, wie dies unter Bezug auf die 101 bis 119 beschrieben ist.

Claims (29)

  1. Ein Verfahren zur Herstellung eines Transistors in einem Halbleitersubstrat, das umfasst: – Definieren von Isolationsgräben in dem Halbleitersubstrat zum lateralen Begrenzen eines aktiven Bereiches, in dem der Transistor gebildet wird; – Bilden einer ersten und einer zweiten Source-/Drain-Region sowie eines Kanals, der die erste und die zweite Source-/Drain-Region verbindet, wobei die erste und die zweite Source-/Drain-Region und der Kanal in einem entsprechenden aktiven Bereich gebildet sind; und – Bilden einer Gate-Elektrode zum Steuern der Leitfähigkeit des Kanals, umfassend: – Definieren einer Gate-Auskehlung in dem Substrat; und – Definieren je eines scheibenförmigen Teilbereiches in jedem Isolationsgraben an einer an der Auskehlung angrenzenden Position, derart gestaltet, dass die scheibenförmigen Teilbereiche mit der Auskehlung verbunden werden und die Auskehlung zwischen den scheibenförmigen Teilbereichen angeordnet ist.
  2. Verfahren nach Anspruch 1, das umfasst: – Definieren der scheibenförmigen Teilbereiche durch einen Ätzprozess, der das Isolationsmaterial der Isolationsgräben selektiv gegenüber dem Halbleitersubstratmaterial ätzt.
  3. Verfahren nach Anspruch 2, umfassend: – Bereitstellen eines Gate-Isolationsmaterials an einer Schnittstelle zwischen dem aktiven Bereich und der Auskehlung und an einer Schnittstelle zwischen dem aktiven Bereich und den scheibenförmigen Teilbereichen; und – Abscheiden eines Gate-Elektroden-Materials zum Füllen der Auskehlung und der scheibenförmigen Teilbereiche.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiterhin umfassend: – Ausdünnen eines Teilbereiches des aktiven Bereiches in einer Richtung parallel zum Substrat und lotrecht zu einer Richtung, die von einer Linie definiert ist, welche die erste und die zweite Source-/Drain-Region verbindet.
  5. Verfahren nach Anspruch 4, wobei das Definieren der Gate-Auskehlung weiterhin umfasst: – Bereitstellen eines ersten Hartmaskenschichtstapels auf dem Halbleiter, wobei der erste Hartmaskenschichtstapel wenigstens eine Schicht aus einem Material umfasst, das anders ist als das Material des Halbleitersubstrats; und – Definieren einer ersten Öffnung in dem ersten Hartmaskenschichtstapel und Ätzen des Substratmaterials an einer Position entsprechend der ersten Öffnung.
  6. Verfahren nach Anspruch 2, wobei der erste Hartmaskenschichtstapel eine Grundschicht aus Polysilizium oder Siliziumnitrid, eine Deckschicht aus Siliziumdioxid und eine Deckschicht aus Polysilizium umfasst.
  7. Verfahren nach Anspruch 6, weiterhin umfassend: – Bereitstellen eines zweiten Hartmaskenschichtstapels auf der Oberfläche des ersten Hartmaskenschichtstapels, wobei der zweite Hartmaskenschichtstapel eine Carbonschicht umfasst, und – das Definieren einer zweiten Öffnung in dem zweiten Hartmaskenschichtstapel, wobei die zweite Öffnung an einer Position definiert ist, an der die erste Öffnung geformt werden soll.
  8. Verfahren nach Anspruch 7, wobei die oberste Schicht des zweiten Hartmaskenschichtstapels eine Antireflexschicht umfasst.
  9. Verfahren nach Anspruch 1, das außerdem umfasst: – Einbringen von Isolationsgräben in eine Oberfläche des Halbleitersubstrats, wobei der aktive Bereich lateral durch zwei Isolationsgräben begrenzt ist; – Füllen der Isolationsgräben mit einem Isolationsmaterial; – Bereitstellen der Gate-Elektrode, die von dem aktiven Bereich durch ein Gate-Isolationsmaterial isoliert ist, wobei das Bereitstellen der Gate-Elektrode umfasst: – Definieren der Gate-Auskehlung in dem Substrat und in jedem der beiden Isolationsgräben an einem Teilbereich, der an den aktiven Bereich angrenzt, so dass sich eine Gate-Auskehlung in dem aktiven Bereich und in einem angrenzenden Teilbereich von jedem der Isolationsgräben von der Oberfläche des Halbleitersubstrats in einer zur Oberfläche des Halbleitersubstrats lotrechten Richtung in eine erste Tiefe erstreckt, wobei die beiden scheibenförmigen Teilbereiche sich in eine zweite Tiefe erstrecken, die tiefer ist, als die erste Tiefe; – Bereitstellen des Gate-Isolationsmaterials an einer Schnittstelle zwischen dem aktiven Bereich und der Auskehlung sowie an einer Schnittstelle zwischen dem aktiven Bereich und den scheibenförmigen Teilbereichen; und – Abscheiden eines Gate-Elektroden-Materials zum Füllen der Auskehlung und der beiden scheibenförmigen Teilbereiche.
  10. Verfahren nach Anspruch 9, wobei das Definieren eines scheibenförmigen Teilbereiches ein gegenüber dem Substratmaterial selektives Ätzen des Isolationsmaterials der Isolationsgräben umfasst.
  11. Verfahren nach einem der Ansprüche 9 oder 10, das weiterhin den Prozess der Ausdünnung des aktiven Bereiches an einem Teilbereich zwischen der ersten und der zweiten Tiefe, in einer Richtung parallel zur Substratoberfläche und lotrecht zu einer Richtung, die durch eine Linie definiert ist, die die ersten und die zweiten Source-/Drain-Regionen verbindet umfasst, wobei dieser Prozess nach dem Schritt des Definierens der scheibenförmigen Teilbereiche erfolgt.
  12. Verfahren nach Anspruch 11, wobei der Prozess des Definierens der Gate-Auskehlung weiterhin umfasst: – Bereitstellen eines ersten Hartmaskenschichtstapels auf dem Halbleitersubstrat, wobei der erste Hartmaskenschichtstapel mindestens eine Schicht aus einem Material umfasst, welches anders ist als das Material des Halbleitersubstrates; – Definieren einer ersten Öffnung in dem ersten Hartmaskenschichtstapel und Ätzen des Substratmaterials an einer Position, die der ersten Öffnung entspricht.
  13. Verfahren nach Anspruch 12, wobei der erste Hartmaskenschichtstapel eine Grundschicht aus Polysilizium oder Siliziumnitrid, eine Zwischenschicht aus Siliziumdioxid und eine Deckschicht aus Polysilizium umfasst.
  14. Verfahren nach Anspruch 13, das weiterhin umfasst: – Bereitstellen eines zweiten Hartmaskenschichtstapels auf der Oberfläche des ersten Hartmaskenschichtstapels, wobei der zweite Hartmaskenschichtstapel eine Carbonschicht umfasst, und Definieren einer zweiten Öffnung in dem zweiten Hartmaskenschichtstapel, wobei die zweite Öffnung an einer Position definiert ist, an der die erste Öffnung gebildet werden soll.
  15. Verfahren nach Anspruch 14, wobei die oberste Schicht des zweiten Hartmaskenschichtstapels eine Antireflexschicht umfasst.
  16. Verfahren nach Anspruch 13, das weiterhin umfasst: – Bereitstellen einer Siliziumdioxidschit auf der Oberfläche des Halbleitersubstrats, wobei dieser Prozess vor dem Prozess des Bereitstellens des ersten Hartmaskenschichtstapels erfolgt.
  17. Verfahren nach Anspruch 14, das weiterhin das Ätzen der obersten Schicht des zweiten Hartmaskenschichtstapels als ein Tapered-Ätzprozess umfasst.
  18. Verfahren nach Anspruch 12, das weiterhin Folgendes um fasst: – Bereitstellen eines Abstandhalters aus einem Isolationsmaterial zum Isolieren der Gate-Elektrode und der ersten und der zweiten Source-/Drain-Region.
  19. Verfahren nach Anspruch 12, das umfasst: – Bereitstellen einer Opferschicht auf zumindest einem Teil einer Seitenwand der Auskehlung, das nach dem Prozess des Definierens der Auskehlung in dem Halbleitersubstrat erfolgt; – Entfernen der Opferschicht nach dem Prozess des Bereitstellens eines Gate-Isolationsmaterials, wodurch eine Lücke entsteht; und das Bereitstellen eines Abstandhalters aus einem Material, das anders ist als das Material des zu opfernden Abstandhalters in der Lücke.
  20. Das Verfahren nach Anspruch 12, das weiterhin umfasst: – Bereitstellen einer Opferschicht auf zumindest einem Teil einer Seitenwand der Öffnung nach dem Prozess des Definierens der ersten Öffnung in dem ersten Hartmaskenschichtstapel und vor dem Prozess des Ätzens des Substratmaterials; – anisotropes Ätzen des Substratmaterials; und – Entfernen der Opferschicht nach dem anisotropen Ätzprozess.
  21. Ein Verfahren zum Herstellen einer Speichervorrichtung, das umfasst: – Bereitstellen eines Halbleitersubstrats mit einer Oberfläche; – Bereitstellen einer Vielzahl von Speicherkondensatoren zum Speichern von Information; – Definieren von Isolationsgräben in der Oberfläche des Halbleitersubstrats zum lateralen Begrenzen eines aktiven Bereiches, in welchem der Transistor gebildet werden soll, wobei ein aktiver Bereich lateral durch zwei Isolationsgräben begrenzt ist; – Füllen der Isolationsgräben mit einem Isolationsmaterial; – Bereitstellen einer Vielzahl von Array-Gate-Elektroden, die jeweils von dem aktiven Bereich durch ein Gate-Isolationsmaterial isoliert sind; – Bereitstellen einer Vielzahl von ersten und zweiten Source-Drain-Regionen, wobei ein leitender Kanal zwischen den ersten Source-/Drain-Regionen und einer entsprechenden zweiten Source-/Drain-Region wobei jede erste Source-/Drain-Region mit einer Speicherelektrode eines entsprechenden Speicherelements verbunden ist; – Bereitstellen von Bitleitungen, die sich in eine erste Richtung entlang des Substrats erstrecken, wobei die Bitleitungen mit den zweiten Source-/Drain-Regionen der Zugriffstransistoren durch Bitleitungskontakte verbunden sind; – Bereitstellen von Wortleitungen, die sich in eine zweite Richtung entlang des Substrats erstrecken, wobei die zweite Richtung die erste Richtung schneidet und die Gate-Elektrode des Zugriffstransistors mit einer der Wortleitungen verbunden ist; und – Bereitstellen von peripheren Schaltkreisen durch das Bereitstellen mindestens eines peripheren Transistors, wobei der Prozess des Bereitstellens eines peripheren Transistors die folgenden Schritte umfasst: – Bereitstellen einer ersten und einer zweiten peripheren Source-/Drain-Region, eines peripheren Kanals, der die erste und die zweite periphere Source-/Drain-Region verbindet; – Bereitstellen einer peripheren Gate-Isolationsschicht und das Bereitstellen einer peripheren Gate-Elektrode, welche die Leitfähigkeit des peripheren Kanals steuert, wobei die peripheren Gate-Elektroden und die Wortleitungen durch das Bilden eines Schichtstapels hergestellt werden, der mindestens eine Schicht auf der Oberfläche des Substrats umfasst, wodurch die Speicherzellen und die peripheren Schaltkreise bedeckt werden und danach der Schichtstapel gestaltet wird, wodurch die Wortleitungen und die peripheren Gate-Elektroden gebildet werden, wobei das Verfahren zum Bereitstellen einer Gate-Elektrode die folgenden Schritte umfasst: – Definieren einer Gate-Auskehlung in dem Substrat und in jedem der Isolationsgräben, an einem Bereich, der an den aktiven Bereich angrenzt, so dass sich eine Gate-Auskehlung in dem aktiven Bereich und in einem angrenzenden Teilbereich eines jeden der aktiven Bereiche von der Oberfläche des Halbleitersubstrats in eine Richtung lotrecht zur Oberfläche des Halbleitersubstrats in eine erste Tiefe erstreckt; – Definieren je eines scheibenförmigen Teilbereiches in jedem der Isolationsgräben an einer Position, die an der Auskehlung anliegt, so dass die beiden scheibenförmigen Teilbereiche mit der Auskehlung verbunden sind und die Auskehlung zwischen den beiden scheibenförmigen Teilbereichen angeordnet ist, wobei sich die beiden scheibenförmigen Teilbereiche in eine zweite Tiefe erstrecken, die größer ist, als die erste Tiefe, wobei das Verfahren des Definierens eines scheibenförmigen Teilbereiches ein Ätzprozess ist, der das Isolationsmaterial der Isolationsgräben selektiv gegenüber dem Substratmaterial ätzt; – Bereitstellen eines Gate-Isolationsmaterials an einer Schnittstelle zwischen dem aktiven Bereich und der Auskehlung und an einer Schnittstelle zwischen dem aktiven Bereich und den scheibenförmigen Teilbereichen; und – Abscheiden eines Gate-Elektroden-Materials zum Füllen der Auskehlung und der beiden scheibenförmigen Teilbereiche.
  22. Das Verfahren nach Anspruch 21, wobei das Gestalten des Schichtstapels zum Bilden der peripheren Gate-Elektrode und der Wortleitungen einen Ätzprozess des gleichzeitigen Ätzens der Wortleitungen und der peripheren Gate-Elektroden umfasst.
  23. Das Verfahren nach einem der Ansprüche 21 oder 22, das weiterhin umfasst: – Ausdünnen des aktiven Bereiches an einem Teilbereich zwischen der ersten und der zweiten Tiefe in einer Richtung parallel zur Substratoberfläche und lotrecht zu einer Richtung, welche durch eine Linie definiert ist, welche die erste und die zweite Source-/Drain-Region verbindet, wobei dieser Prozess nach dem Schritt des Definierens der scheibenförmigen Teilbereiche vollzogen wird.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei der Schritt des Definierens der Gate-Auskehlung weiterhin umfasst: – Bereitstellen eines ersten Hartmaskenschichtstapels auf dem Halbleitersubstrat, wobei der erste Hartmaskenschichtstapel wenigstens eine Schicht aus einem Material umfasst, welches anders ist als das Material des Halbleitersubstrats; – Definieren einer ersten Öffnung in dem ersten Hartmaskenschichtstapel; und – Ätzen des Substratmaterials an einer Position, die der ersten Öffnung entspricht.
  25. Verfahren nach Anspruch 24, wobei der erste Hartmaskenschichtstapel eine Grundschicht aus Polysilizium oder Siliziumnitrid, eine Deckschicht aus Siliziumdioxid und eine oberste Schicht aus Polysilizium umfasst.
  26. Verfahren nach Anspruch 25, wobei die periphere Gate-Elektrode durch Gestalten einer Polysiliziumschicht, die Teil des ersten Hartmaskenschichtstapels ist, gebildet wird.
  27. Verfahren nach einem der Ansprüche 24 bis 26, das weiterhin die folgenden Schritte umfasst: – Bereitstellen eines zweiten Hartmaskenschichtstapels auf der Oberfläche des ersten Hartmaskenschichtstapels, wobei der zweite Hartmaskenschichtstapel eine Carbonschicht umfasst, sowie Definieren einer zweiten Öffnung in dem zweiten Hartmaskenschichtstapel, wobei die zweite Öffnung an einer Position definiert ist, an der die zweite Öffnung gebildet werden soll.
  28. Verfahren nach einem der Ansprüche 24 bis 27, das weiterhin umfasst: – Bereitstellen einer Siliziumdioxidschicht auf der Oberfläche des Halbleitersubstrats, wobei dieser Prozess vor dem Prozess des Bereitstellens des ersten Hartmaskenschichtstapels durchgeführt wird.
  29. Verfahren nach Anspruch 27, wobei die periphere Gate-Elektrode mindestens eine Schicht umfasst, die Teil des ersten Hartmaskenschichtstapels ist, und wobei die periphere Gate-Elektrode durch Gestalten eines Teils des ersten Hartmaskenschichtstapels gebildet wird.
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