CN1658401A - 栅极结构、具有栅极结构的半导体器件及形成栅极结构和半导体器件的方法 - Google Patents

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Abstract

公开了一种MOS晶体管，该MOS晶体管包括在垂直方向上从半导体衬底延伸的栅极结构。该栅极结构包括在垂直方向上从衬底延伸的栅电极，以及包围栅电极的绝缘层。沟道图形包围栅绝缘层，以及第一导电图形在垂直于沟道图形并平行于衬底的第一方向上从沟道图形的下部延伸。第二导电图形在垂直于沟道图形并平行于衬底的第二方向上从沟道图形的上部延伸。由此，根据第一和第二导电图形之间的距离，决定MOS晶体管的沟道长度，以及通过栅极结构的直径决定MOS晶体管的沟道宽度。

Description

栅极结构、具有栅极结构的半导体 器件及形成栅极结构和半导体器件的方法
与相关申请的关系
本申请要求2004年2月19日申请的韩国专利申请号2004-10882的优先权，在此将其内容全部引入作为参考。
技术领域
本发明涉及半导体器件及制造半导体器件的方法。更具体，本发明涉及栅极结构和具有栅极结构的金属氧化物半导体(MOS)晶体管及形成栅极结构和MOS晶体管的方法。
背景技术
随着半导体器件被高度地集成，其中布置了各种导电结构的有源区的尺寸被减小，以及有源区中的MOS晶体管的沟道长度也被缩短。当沟道长度减小时，MOS晶体管的源区或漏区更加受沟道区中的电场或电压的影响，这被称作短沟道效应。此外，当有源区的尺寸减小时，MOS晶体管的沟道宽度也被减小，由此增加MOS晶体管的阈值电压，这被称作窄沟道效应或窄宽度效应。
由此，最近的研究和研发集中于在不减小半导体器件性能的条件下减小半导体器件中的导电结构的尺寸。垂直晶体管如鳍形结构、完全耗尽的倾斜沟道结构和周围栅结构是公共的例子。
美国专利号6,413,082示例性地公开了一种鳍形结构的MOS晶体管，其中在源区/漏区之间设置多个薄沟道鳍片，栅电极延伸至沟道的顶表面和侧壁。根据鳍形构造的MOS晶体管，在沟道鳍片的两个侧壁上形成栅电极，栅极可以受其两个侧壁控制，由此减小短沟道效应。但是，鳍形构造的MOS晶体管是不利的，其中沿栅极的宽度方向平行布置多个沟道鳍片，因此在MOS晶体管中扩大了沟道区和源区/漏区。此外，鳍形构造的MOS晶体管还具有源区和漏区之间的结电容随沟道数目增加而增加的问题。
在美国专利号4,996,574中示例性地公开了完全耗尽的倾斜沟道结构MOS晶体管。根据完全耗尽的倾斜沟道构造的MOS晶体管，其上形成沟道的有源层在垂直方向上突出预定宽度，栅电极围绕突出的沟道区。因此，突出的高度对应于沟道的宽度，以及突出的宽度对应于沟道的厚度。由此，突出部分的两侧用作MOS晶体管中的沟道，因此沟道宽度是常规沟道尺寸的两倍，由此防止窄宽度效应。此外，减小突出部分的宽度导致在突出部分的两侧部分形成的两个耗尽区重叠，由此增强沟道导电性。
但是，完全耗尽的倾斜沟道构造的MOS晶体管具有如下缺点。当在体硅衬底上形成完全耗尽的倾斜沟道构造的MOS晶体管时，体衬底首先被处理，以致其上将形成沟道区的部分被突出，然后在衬底的突出部分覆有抗氧化层的条件下被氧化。如果该衬底被过氧化，那么突出部分和非突出部分或平坦部分之间的衬底的脊形部分也被氧化，氧气从没有覆有抗氧化层的平坦部分横向地扩散，因此衬底的突出部分上的沟道与衬底的平坦部分隔开。亦即，过氧化使沟道与体衬底分开，且减小衬底的脊形部分的厚度。此外，由于过氧化工序过程中的应力单晶层被损坏。
当在绝缘体上的硅(SOI)衬底上形成完全耗尽的倾斜沟道构造的MOS晶体管时，衬底上的SOI层被刻蚀掉，以由此形成具有窄宽度的沟道区。因此，与体衬底相反，当利用SOI衬底时过氧化不会引起问题。但是，在SOI衬底上形成的完全耗尽的倾斜沟道构造的MOS晶体管中存在沟道宽度被限制在SOI层的厚度范围内的问题。具体，在完全耗尽型SOI衬底的情况下，衬底上的SOI厚度至多几百，因此沟道宽度显著地受SOI厚度限制。
在美国专利号5,497,019中公开了周围栅极MOS晶体管(GAA MOS晶体管)。根据GAA MOS晶体管，在SOI层上形成有源图形，以及在有源图形的整个表面上形成栅绝缘层。在有源图形和围绕沟道区的栅电极上形成沟道区，因此防止窄宽度效应，以及与完全耗尽的倾斜沟道构造的MOS晶体管类似，增强了沟道导电性。
但是，GAA MOS晶体管也具有如下问题。
当围绕有源图形的栅电极对应于沟道区时，在刻蚀工序过程中需要使用下切现象刻蚀SOI层上的有源图形底下的掩埋氧化物层。但是，由于SOI层被用作源区/漏区以及沟道区，因此各向同性刻蚀工艺除去源区/漏区以及沟道区的下部。因此，当在沟道区上形成用于栅电极的导电层时，栅电极形成在源区/漏区以及沟道区上。因此，在GAA MOS晶体管中有寄生电容增加的问题。
此外，在各向同性刻蚀工序过程中，沟道区的下部被水平地刻蚀掉，以便增加在后续工序中将被栅电极掩埋的隧道的水平长度(或宽度)。亦即，根据GAA MOS晶体管，栅极长度几乎不减小低于沟道的宽度。
发明内容
由此，本发明提供一种用于有效地防止短沟道效应或窄宽度效应的半导体器件的栅极结构。
本发明也提供一种具有上述栅极结构的半导体。
本发明还提供一种形成上述栅极结构的方法。
本发明再提供一种制造具有上述栅极结构的半导体器件的方法。
根据本发明的一个特点，提供一种栅极结构，包括形成在衬底并包括导电材料的栅电极，以及包围栅电极的侧表面的栅绝缘层。
根据本发明的另一特点，提供一种包括上述栅极结构的半导体器件。该半导体器件包括栅极结构、沟道图形和第一和第二导电图形。栅极结构包括形成在衬底上且具有导电材料的栅电极，以及包围栅电极的侧表面的栅绝缘层。沟道图形覆盖栅绝缘层的表面。第一导电图形从沟道图形的下部延伸，以及第二导电图形从沟道图形的上部延伸。
根据本发明的另一特点，还提供包括上述栅极结构的另一种半导体器件。该半导体器件也包括栅极结构、沟道图形和第一和第二导电图形。栅极结构包括具有在垂直方向上从衬底延伸的柱形形状的栅电极和包围栅电极的侧表面的栅绝缘层。
具有圆柱形状的沟道图形包括内侧表面和外侧表面，以及沟道图形的内侧表面与栅绝缘层的表面接触。沟道图形包括通过外延工艺生长的单晶硅。掺有杂质的第一导电图形包括在其下部包围沟道图形的外侧表面且在垂直于沟道图形的第一方向上延伸。掺有杂质的第二导电图形在其上部包围沟道图形的外侧表面且在垂直于沟道图形的第二方向上延伸。
第一导电图形和第二导电图形分别用作MOS晶体管的源区和漏区，以及示例性地包括掺有杂质的单晶硅。MOS晶体管的沟道区形成在第一和第二导电图形之间的沟道图形上。由此，可以根据第一和第二导电图形之间的距离决定MOS晶体管的沟道长度，因此有效地防止由于短沟道效应的各种问题。此外，可以由沟道图形的直径决定MOS晶体管的沟道宽度，因此也有效地防止由于窄宽度效应的各种问题。
根据本发明的再一特点，提供一种形成上述栅极结构的方法。在衬底上形成栅绝缘层，栅绝缘层包括内侧表面和外侧表面。栅电极如此形成：内侧表面与栅电极接触。
根据本发明的又一特点，提供一种制造包括上述栅极结构的半导体器件的方法。在衬底上形成第一导电图形，以及第二导电图形在垂直方向上与第一导电图形隔开预定距离。形成与第一和第二图形接触的沟道图形，沟道图形包括内侧表面和外侧表面。在沟道图形的内侧表面上形成栅绝缘层，以及形成与栅绝缘层接触的栅电极。
根据本发明的又一特点，提供一种制造包括上述栅极结构的半导体器件的另一方法。在衬底上形成第一导电层，并构图，以由此形成第一导电图形。在衬底和第一导电图形上形成牺牲层，以及在牺牲层上形成第二导电层。形成具有柱环形状的沟道图形，以穿透第二导电层和牺牲层，且与第一导电图形接触。在沟道图形的内侧表面形成栅绝缘层，以及形成与栅绝缘层接触的栅电极。第二导电层被构图，以与沟道图形接触。
根据本发明，容易地控制MOS晶体管中的沟道长度和宽度，因此可以显著地改进各种问题如由于短沟道效应的穿通和载流子迁移率或故障如由于窄宽度效应的阈值电压减小。亦即，短沟道效应和窄宽度效应的有效防止改进了MOS晶体管的性能。此外，第一和第二导电图形互相以各种角度延伸，因此包括本发明的MOS晶体管的应用如数据存储器件和数据处理器件在其布局上可以具有各种改进。
附图说明
通过参考下面详细描述，同时结合附图，将使本发明的上述及其他特点和优点将变得更为明显，其中：
图1A至1I是说明根据本发明的第一实施例形成栅极结构的工序步骤的剖面图；
图2是说明根据图1A至1I的栅极结构的透视图；
图3A至3E是说明根据本发明的第二实施例形成栅极结构的工序步骤的剖面图；
图4是说明根据本发明的第二实施例的栅极结构的透视图；
图5A至5D是说明根据本发明的第三实施例形成栅极结构的工序步骤的剖面图；
图6A至6F是说明根据本发明的第四实施例形成栅极结构的工序步骤的剖面图；
图7A是根据本发明的第一实施例改进的栅极结构的剖面图；
图7B是根据本发明的第四实施例改进的栅极结构的剖面图；
图8A至8Z是说明根据本发明的第一实施例制造半导体器件如MOS晶体管的工序步骤的剖面图；
图9是说明通过图8A至8Z所示的工序步骤形成的MOS晶体管的透视图；
图10是说明基于图9所示的MOS晶体管的第一改进MOS晶体管的透视图；
图11A是说明基于图9所示的MOS晶体管的第二改进MOS晶体管的透视图；
图11B是说明图11A所示的第二改进MOS晶体管的剖面图；
图12是说明基于图9所示的MOS晶体管的第三改进MOS晶体管的透视图；
图13是说明基于图9所示的MOS晶体管的其他第三改进MOS晶体管的透视图；
图14A至14K是说明根据本发明的第二实施例制造半导体器件的工序步骤的剖面图；
图15A至15E是说明根据本发明的第三实施例制造半导体器件的工序步骤的剖面图；
图16A至16E是说明根据本发明的第四实施例制造半导体器件的工序步骤的剖面图；以及
图17A至17F是说明根据本发明的第五实施例制造半导体器件的工序步骤的剖面图。
具体实施方式
下面将参考附图更完全地描述本发明，其中示出本发明的示例性实施例。
图1A至1I是说明根据本发明的第一实施例形成栅极结构的工序步骤的剖面图，以及图2是说明根据图1A至1I的栅极结构的透视图。
参考图1A，在半导体衬底100如硅晶片上形成牺牲层102。牺牲层102示例性地包括硅化锗，且通过化学气相淀积(CVD)工艺或外延生长工艺形成。具体，通常使用硅源气体如硅烷气体(SiH4)、锗源气体如氢化锗(GeH4)和载体气体如氢气(H2)气体利用超高真空CVD(UVCVD)工艺或低压CVD(LPCVD)形成牺牲层102。另外，可以利用气体源分子束外延(GS-MBE)工艺形成牺牲层102。
参考图1B，在牺牲层102上顺序地形成缓冲氧化层104和帽盖层106。通过使用二氯甲硅烷(SiH2Cl2)气体、单硅烷(SiH4)气体和氨气(NH3)的LPCVD工艺或等离子增强的CVD(PECVD)工艺形成示例性地包括氮化硅的帽盖层106。可以利用热氧化工艺或CVD工艺形成缓冲氧化层104。
参考图1C，通过常规光刻工艺在帽盖层106上形成用于部分地露出牺牲层102的光刻胶图形108，以及使用光刻胶图形作为刻蚀掩模刻蚀掉帽盖层106和缓冲氧化层104，由此形成第二开口110，通过第二开口部分地露出牺牲层102。例如，通过使用光刻胶图形108作为刻蚀掩模的等离子体刻蚀工艺或反应离子刻蚀工艺形成第二开口110。
参考图1D，使用常规灰化工艺或剥离工艺除去光刻胶图形108，以及使用帽盖层106作为刻蚀掩模部分地刻蚀掉牺牲层102，由此形成第一开口112，通过第一开口112部分地露出衬底100。在用于形成第一开口112的刻蚀工序过程中，衬底100也被刻蚀掉，以致第一开口112的底表面112a低于衬底100的表面100a。亦即，衬底包括其顶表面上的凹陷部分112b，第一开口112包括衬底100的凹陷部分112b。因此，凹陷部分112b的底表面对应于第一开口112的底表面112a。例如，用于形成第一开口112的刻蚀时间被延长，因此在第一开口112的形成过程中衬底100的表面部分被过刻蚀掉。
参考图1E，在具有均匀厚度的第一开口112的内表面上形成单晶硅层，由此形成单晶硅图形114。由此，单晶硅图形114具有其顶部被开口的圆柱形状。例如，可以通过使用硅源气体的选择性外延工艺形成单晶硅图形114。亦即，通过选择性外延工艺从包括硅的衬底100和牺牲层102生长单晶硅图形114，因此单晶硅图形114仅仅沿第一开口112的内侧表面生长。亦即，在第一开口112的底表面和内侧表面上形成单晶硅图形114。由此，在帽盖层106的顶表面上和第二开口110的内侧表面上没有形成单晶硅图形114。单晶硅图形114示例性地形成至约100至约300的厚度。
参考图1F，在单晶硅图形114的顶表面和内表面上形成栅绝缘层116，以致用栅绝缘层116覆盖单晶硅图形114。亦即，栅绝缘层116具有与单晶硅图形114一致的圆柱形形状，因此栅绝缘层116的外表面与单晶硅图形114的顶表面和内表面接触，以及栅绝缘层116的内表面包括由第一开口112限定的间隔。栅绝缘层116可以示例性地包括氧化硅层或氮氧化硅层，以及通过使用氧气(O2)、一氧化氮(NO)气体或一氧化二氮(N2O)气体的快速热处理(RTP)形成至约10至70的厚度。
参考图1G，在帽盖层106上形成导电层118至足够的厚度，以致用导电层118覆盖由第二开口110限定的空间和由栅绝缘层116限制的第一开口112。导电层118可以包括掺杂的多晶硅。具体，通过LPCVD工艺形成多晶硅层，杂质被就地掺杂到多晶硅层中。
根据本发明的另一实施例，通过使用LPCVD工艺形成多晶硅层，以填充由第二开口110限定的空间和由栅绝缘层116限制的第一开口112，以及通过杂质掺杂工艺使多晶硅层转变成导电层。杂质掺杂工艺可以是常规离子注入工艺或杂质扩散工艺。
根据本发明的另一实施例，导电层118可以包括金属。金属的例子包括钨、钛、钽、钴、镍、钼、钌等。这些金属可以单独使用或组合使用。作为示例性实施例，可以通过使用金属前体的淀积工艺如金属有机化学气相淀积(MOCVD)工艺、物理气相淀积(PVD)工艺或原子层淀积(ALD)工艺形成金属导电层118。
参考图1H，通过使用深刻蚀工艺或化学机械抛光(CMP)工艺平整并除去导电层118，直到帽盖层106的顶表面被露出。因此，导电层118仅仅残留在第一和第二开口112和110内，由此形成栅电极120。
参考图1I和2，通过常规干燥和湿法刻蚀工艺从衬底100完全除去帽盖层106、缓冲氧化层104和牺牲层102。例如，通过干法刻蚀工艺除去帽盖层106和缓冲氧化层104，以及通过使用其中牺牲层102相对于硅化锗和单晶硅的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺除去牺牲层102。
如图1I和2所示，根据第一实施例的栅极结构10总体上具有柱形状，且栅极结构10的下部形成在衬底100的凹陷部分上。此外，栅极结构10包括在垂直方向上从衬底100突出的栅电极120，以及包围栅电极120的侧表面的栅绝缘层116。
具体，栅电极120包括具有第一直径的第一柱120a和第二柱120b，第二柱120b形成在第一柱120a的顶表面上，且具有大于第一直径的第二直径。作为示例性实施例，第一和第二柱在用于形成导电层118的淀积工序过程中互相集成地形成。栅绝缘层116与第一柱120a的侧表面和底表面以及第二柱120b的底表面接触。
在与栅绝缘层116接触的单晶硅图形114上形成包括上述栅极结构10的MOS晶体管的沟道区(未示出)。具体，当在栅极结构10的上部和下部上分别形成MOS晶体管的源区/漏区时，MOS晶体管的沟道区形成在具有柱环或圆形管形状的单晶硅图形114的中心部分。
由此，MOS晶体管的沟道长度由栅绝缘层116的高度决定，以及MOS晶体管的沟道宽度也由栅绝缘层116的外径决定。亦即，MOS晶体管的沟道长度可以由牺牲层102的厚度决定，以及MOS晶体管的沟道宽度也可以由第二开口112的内径和单晶硅图形114的厚度决定。
图3A至3E是说明根据本发明的第二实施例形成栅极结构的工序步骤的剖面图，以及图4是说明根据图3A至3E通过工序步骤形成的栅极结构的透视图。
参考图3A，在衬底100上形成横穿牺牲层202、缓冲氧化层204和帽盖层206的开口208，以及在衬底的表面上和牺牲层202的内侧表面上形成单晶硅层，由此在开口208中形成单晶硅图形210。由此，单晶硅图形210部分地包围由开口208限定的空间。作为示例性地实施例，通过与参考图1A至1E描述的相同方法形成单晶硅图形210和开口208。
参考图3B，在帽盖层206的顶表面和开口208的内表面上形成栅绝缘层212，以便在帽盖层206的顶表面和侧表面上和单晶硅图形210的侧表面和底表面上形成栅绝缘层212。作为示例性实施例，栅绝缘层212可以是氧化硅层、氮氧化硅层、金属氧化物层或其组合层。可以通过LPCVD工艺形成氧化硅层和氮氧化硅层，以及可以通过MOCVD或ALD工艺形成金属氧化物层。金属氧化物的例子包括氧化钽(Ta2O5)层、氧氮化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层等。这些金属氧化物可以单独使用或组合使用(如包括它们中的至少两个的组合层)。
参考图3C，在栅绝缘层212上形成导电层214至足够的厚度，以便开口208覆有包括掺杂的多晶硅或金属的导电层214。可以通过连续的LPCVD工艺和杂质掺杂形成包括掺杂的多晶硅的导电层。此外，可以通过MOCVD和ALD工艺形成包括金属的导电层。金属层的例子包括钨层、钛层、钽层、钴层、钼层、镍层、钌层等。这些金属层可以用作单层或其组合层。
参考图3D，为了形成栅电极216除去导电层214。通过深刻蚀工艺或CMP工艺平整并除去导电层214和栅绝缘层212，直到帽盖层206的顶表面被露出，且因此仅仅导电层214留在开口208中，并与栅绝缘硅层212接触，由此形成栅电极216。
参考图3E和4，通过常规干法和湿法刻蚀工艺从衬底100完全除去帽盖层206、缓冲氧化层204和牺牲层202。例如，通过干法刻蚀工艺除去帽盖层206和缓冲氧化层204，以及通过使用其中牺牲层202相对于硅化锗和单晶硅的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺除去牺牲层202。
如图3E和4所示，根据第二实施例的栅极结构20总体上具有柱形状，且栅极结构20的下部也以与第一实施例相同的方式形成到衬底100的凹陷部分中。此外，栅极结构20包括在垂直方向上从衬底100突出的栅电极120，以及包围栅电极120的侧表面的栅绝缘层212。
具体，栅电极216包括具有第一直径的第一柱216a和第二柱216b，第二柱216b布置在第一柱216a的顶表面上且具有大于第一直径的第二直径。作为示例性实施例，第一和第二柱在用于形成导电层214的淀积工序过程中集成地形成一体。栅绝缘层212与栅电极216的所有外表面接触，仅仅其顶表面除外。
图5A至5D是说明根据本发明的第三实施例形成栅极结构的工序步骤的剖面图。
参考图5A，在衬底100上形成横穿牺牲层302、缓冲氧化层304和帽盖层306的开口308，以及在衬底100的表面上和牺牲层302的内侧表面上形成单晶硅层，由此在开口308中形成单晶图形310。在单晶硅图形310的侧边和底表面上形成栅绝缘层312，以及开口308被导电材料填充，以由此形成栅电极314。以参考图1A至1H或图3A至3D所述的类似方式形成单晶图形310、栅绝缘层312和栅电极314。
参考图5B，在帽盖层306和栅电极314上形成金属层316。此外，可以通过MOCVD和ALD工艺形成金属层。金属层的例子包括钨层、钛层、钽层、钴层、钼层、镍层、钌层等。
参考图5C，在包括金属层316的衬底上执行热处理，因此金属层316与包括掺杂的多晶硅的栅电极314起反应。由此，在掺有杂质的多晶硅层的顶表面上形成金属硅化物层318，以致栅电极314还包括金属硅化物层318。
参考图5D，通过常规干法和湿法刻蚀工艺从衬底100完全除去金属层316、帽盖层306、缓冲氧化层304和牺牲层302。通过使用相对于金属硅化物层318具有刻蚀选择率的蚀刻剂的湿法刻蚀工艺除去金属层316。通过干法刻蚀工艺除去帽盖层306和缓冲氧化层304，以及通过使用其中牺牲层202相对于硅化锗和单晶硅的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺除去牺牲层202。
图6A至6F是说明根据本发明的第四实施例形成栅极结构的工序步骤的剖面图。
参考图6A，在衬底100上形成横穿牺牲层402、缓冲氧化层404和帽盖层406的开口408，以及在衬底100的表面上和牺牲层402的内侧表面上形成单晶硅层，由此在开口408中形成单晶图形410。在单晶硅图形410的侧边和底表面上形成栅绝缘层412。以参考图1A至1F或图3A至3B描述的类似方式形成单晶硅图形410和栅绝缘层412。
参考图6B，在帽盖层406和开口408的内表面上形成具有均匀厚度的导电层414。可以通过的LPCVD的连续处理和杂质的掺杂形成示例性地包括掺杂的多晶硅的导电层。
参考图6C，在导电层414上形成金属层416，以便用金属层416覆盖开口408中由导电层414限定的空间。此外，可以通过MOCVD和ALD工艺形成金属层。金属层的例子包括钨层、钛层、钽层、钴层、钼层、镍层、钌层等。
参考图6D，在包括金属层416的衬底100上执行热处理，因此金属层416与掺杂的多晶硅起反应。由此，由于热处理金属层转变成金属硅化物层418。
参考图6E，为了形成栅电极420，除去金属硅化物层418和导电层414。通过深刻蚀工艺或CMP工艺平整并除去金属硅化物层418和导电层414，直到帽盖层406的顶表面被露出，且因此仅仅金属硅化物层418和导电层414留在开口408中，且与栅绝缘硅层412接触，由此形成栅电极420。
参考图6F，通过常规干法和湿法刻蚀工艺从衬底100完全除去帽盖层406、缓冲氧化层404和牺牲层402。湿法刻蚀工艺使用其中牺牲层402相对于硅化锗和单晶硅的刻蚀选择率不少于约50∶1的蚀刻剂。
如上所述，根据本发明的第四实施例的栅极结构40包括栅电极420和栅绝缘层412。
具体，栅电极420包括导电图形422和金属硅化物栓塞424。导电栓塞包括具有第一外径的第一柱体422a和第二柱体422b，第二柱体422b布置在第一柱体422a的顶表面且具有大于第一直径的第二直径。金属硅化物栓塞424填充在导电图形422内。栅绝缘层412与第一柱体422a的侧边和底表面以及第二柱体422b的底表面接触。作为本实施例的示例性改进，栅绝缘层412与所有外表面接触，栅电极420的顶表面除外。
栅绝缘层412可以包括氧化硅、氮氧化硅或金属氧化物。金属氧化物的例子包括氧化钽(Ta2O5)层、氧氮化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层等。
图7A是根据本发明的第一实施例改进的栅极结构的剖面图，以及图7A是根据本发明的第四实施例改进的栅极结构的剖面图。
参考图7A，与本发明的第一实施例相反，可以进一步平整和除去图1G中的导电层118，直到图1H中的牺牲层102的顶表面被露出。由此，导电层118、帽盖层106和缓冲氧化层104被完全除去，栅极结构12包括栅电极14和包围栅电极14的栅绝缘层16并与栅电极14的侧表面接触。作为一个例子，通过使用湿法刻蚀工艺刻蚀掉牺牲层102。
参考图7B，与本发明的第四实施例相反，可以进一步平整和除去图6D中的金属硅化物层418和导电层414，直到图6E中的牺牲层402的顶表面被露出。由此，金属硅化物层418、掺有多晶硅的导电层414、帽盖层406和缓冲氧化层404被完全除去，以及栅极结构42包括栅电极14和金属硅化物栓塞44b，栅电极14具有形成为柱形形状并掺有多晶硅的导电图形44a，金属硅化物栓塞44b填充导电图形44a。栅绝缘层46包围并与导电图形44的侧表面接触。
图8A至8Z是说明根据本发明的第一实施例制造半导体器件如MOS晶体管的工序步骤的剖面图。
参考图8A，在半导体衬底100上形成第一牺牲层502。第一牺牲层502示例性地包括硅化锗，以及可以利用常规工艺如外延工艺、CVD工艺或UVCVD工艺形成第一牺牲层502。第一牺牲层502形成至约400至约600的厚度，且在本实施例中，形成至约500的厚度。在形成第一牺牲层502之前可以通过使用离子注入工艺或扩散工艺在衬底100的表面部分形成杂质掺杂区(未示出)如N型阱或P型阱。
用于形成第一牺牲层502的处理气体包括硅源气体、锗源气体以及载体气体。硅源气体的例子包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、一氯硅烷(SiH3Cl)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)等。此外，锗源气体的例子包括单锗烷(GeH4)、二锗烷(Ge2H4)、一氯锗烷(GeH3Cl)、二氯锗烷(Ge2H2Cl2)、三氯锗烷(Ge3HCl3)等。载体气体可以是氯气(Cl2)气体、氢气(H2)气体或氯化氢(HCl)气体。
参考图8B，通过使用硅源气体例如硅烷(SiH4)气体或二氯硅烷(SiH2Cl2)气体以及载体气体例如氢气(H2)气体或氯气(Cl2)气体的常规工艺如外延工艺、CVD工艺或UVCVD工艺在第一牺牲层502上形成第一单晶硅层504。第一单晶硅层504形成至约400至约600的厚度，且在本实施例中，形成至约500的厚度。但是，第一单晶硅层的厚度可以根据处理条件和情况而改变，不限于本发明的权利要求范围。
参考图8C，通过离子注入工艺或扩散工艺用P型或N型杂质掺杂第一单晶硅层，且因此第一单晶硅层504转变成第一导电层506。
另外，使用包括硅源气体如硅烷气体(SiH4)的处理气体和就地掺杂到第一单晶硅层504中的掺杂剂源外延工艺或CVD工艺可以形成第一导电层。磷化氢(PH3)气体或砷华氢(AsH3)气体可以用作N型掺杂剂源，以及乙硼烷(B2H6)气体可以用作P型掺杂剂源。
参考图8D，通过常规干法刻蚀工艺如等离子体刻蚀工艺和反应离子刻蚀工艺部分地除去第一导电层506，由此形成第一导电图形508。尽管在图中未示出，但是在上述干法刻蚀工艺中光刻胶图形(未示出)可以用作刻蚀掩模。在第一导电层506上形成光刻胶层(未示出)，并通过常规光刻工艺构图为光刻胶图形。常规灰化工艺或剥离工艺可以从第一导电层506除去光刻胶图形。
参考图8E，在第一导电层508和第一牺牲层502上形成第二牺牲层510，以便用第二牺牲层510覆盖第一导电层508。第二牺牲层510示例性地包括硅化锗，以及可以使用硅源气体、锗源气体和载体气体利用常规工艺如外延工艺、CVD工艺或UVCVD工艺形成第二牺牲层510。第二牺牲层510的厚度基本上等于第一牺牲层502的厚度或可以大于第一牺牲层502的厚度。
参考图8F，通过示例性地使用CMP工艺平整或除去第二牺牲层510，直到第一导电图形508的顶表面被露出。
尽管在图8F中未示出，但是在图8b中可以在第一单晶硅层504上进一步形成第一缓冲氧化层。在第一单晶硅层504上进行掺杂工序之后可以除去第一缓冲氧化层，或可以在第二牺牲层510上执行平面化工序的过程中除去第一缓冲氧化层。
参考图8G，在第一导电层508和第二牺牲层510上形成第三牺牲层512。第三牺牲层512示例性地包括硅化锗，以及可以使用硅源气体、锗源气体和载体气体利用常规工艺如外延工艺、CVD工艺或UVCVD工艺形成第三牺牲层512。第三牺牲层512的厚度可以根据MOS晶体管的沟道长度改变，且在本实施例中约为1000。
参考图8H，通过使用硅源气体例如硅烷(SiH4)气体或二氯硅烷(SiH2Cl2)气体和载体气体例如氢气(H2)气体或氯气(Cl2)气体的常规工艺如外延工艺、CVD工艺或UVCVD工艺在第三牺牲层512上顺序地形成第二单晶硅层514和第二缓冲氧化层516。第二单晶硅层514可以形成至约400至约600的厚度。但是，第二单晶硅层的厚度可以根据MOS晶体管的性能而改变，不限于本发明的权利要求范围。
参考图8I，通过离子注入工艺或扩散工艺用P型或N型杂质掺杂图8H中的第二单晶硅层514，且因此使第二单晶硅层514转变成第二导电层518。
另外，使用包括硅源气体如硅烷气体(SiH4)和就地掺杂到第二单晶硅层514中的掺杂剂源的处理气体外延工艺或CVD工艺可以形成第二导电层518的。磷化氢(PH3)气体或砷华氢(AsH3)气体可以用作N型掺杂剂源，以及乙硼烷(B2H6)气体可以用作P型掺杂剂源。
参考图8J，通过常规干法刻蚀工艺如等离子体刻蚀工艺和反应离子刻蚀工艺部分地除去图8I中的第二缓冲氧化层516和第二导电层518，由此形成第二导电图形520。尽管在图中未示出，但是在上述干法刻蚀工艺中光刻胶图形(未示出)可以用作刻蚀掩模。光刻胶层(未示出)形成在第二缓冲氧化层516上，并通过常规光刻工艺构图为光刻胶图形。在形成第二导电图形520之后，常规灰化工艺或剥离工艺可以从第二缓冲氧化层516除去光刻胶图形。在本实施例中，第二导电图形520与第一导电图形508部分地重叠。在用杂质掺杂图8H中的第二单晶硅层514之后，常规刻蚀工艺可以除去第二缓冲氧化层516。
参考图8K，在第三牺牲层512和第二缓冲氧化层516上形成帽盖层522，以便用帽盖层522覆盖第二导电图形520和第二导电图形520上的第二缓冲氧化层516。帽盖层522示例性地包括氮化硅，可以利用使用硅烷(SiH4)气体、二氯甲硅烷(SiH2Cl2)气体和氨气(NH3)气体的LPCVD或PECVD工艺形成帽盖层522。
参考图8L，通过使用CMP工艺或深刻蚀工艺平整帽盖层522。
参考图8M，平整的帽盖层522和第二缓冲氧化层516被部分地除去，由此形成第二开口524，通过第二开口524露出第二导电图形520。通过使用常规光刻工艺在帽盖层522上形成光刻胶图形(未示出)，以及通过使用常规各向异性刻蚀工艺如使用光刻胶图形作为刻蚀掩模的等离子体刻蚀工艺部分地刻蚀掉平整的帽盖层522和第二缓冲氧化层516。作为示例性实施例，与第一导电图形重叠的部分第二导电图形520也通过第二开口524露出。通过使用灰化工艺或剥离工艺也除去光刻胶图形。
参考图8N，在第二开口524下形成第一开口526，通过第二开口524露出衬底100的表面。通过使用包括第二开口524的帽盖层522作为刻蚀掩模的常规各向异性刻蚀工艺顺序地除去第二导电图形520、第三牺牲层512、第一导电图形508和第一牺牲层502。这里，用于形成第一开口526的刻蚀工艺被控制，以便在上述刻蚀工艺过程中衬底100的表面被过刻蚀，以及第一开口526的底表面形成为低于衬底100的表面。亦即，衬底100包括其顶表面上的凹陷部分526b，第一开口526包括衬底100的凹陷部分526b。因此，凹陷部分526b的底表面对应于第一开口526的底表面526a。
参考图8O，在第一开口526的内表面上和底表面上形成沟道图形528，沟道图形528示例性地包括单晶硅。可以使用硅源气体例如硅烷(SiH4)气体和二氯硅烷(SiH2Cl2)气体和载体气体例如氢气(H2)气体或氯气(Cl2)气体利用常规工艺如外延工艺、CVD工艺形成沟道图形526。具体，在衬底100的表面部分和第一牺牲层502、第一导电图形508、第三牺牲层512和第二导电图形520的侧表面上形成沟道图形528，所有层限定第一开口526的边界。沟道图形526形成至约100至约300的厚度，且在本实施例中，形成至约150至约200的厚度。但是，沟道图形的厚度可以根据MOS晶体管的性能而改变，不限于本发明的权利要求范围。
用于形成沟道图形528的处理气体可以包括杂质被就地掺杂到沟道图形528中的N型或P型掺杂剂源。
参考图8P，在沟道图形528的表面上形成栅绝缘层530。栅绝缘层530可以示例性地包括氧化硅层或氮氧化硅层，以及通过使用氧气(O2)、一氧化氮(NO)气体或一氧化二氮(N2O)气体的快速热处理(RTP)形成至约10至70的厚度。
参考图8Q，在帽盖层522上形成第三导电层532至足够的厚度，以覆盖其内部空间被栅绝缘层530包围的第一开口526和覆盖第二开口524。第三导电层532可以用多晶硅掺杂。具体，可以利用LPCVD工艺形成第三导电层532，以及在LPCVD工艺过程中杂质被就地掺杂到第三导电层532中。
另外，通过示例性的LPCVD工艺在帽盖层522上形成多晶硅层至足够的厚度，以填充第一开口526和第二开口524的内部空间，然后通过常规离子注入工艺或杂质扩散工艺用杂质掺杂多晶硅层。由此，多晶硅层转变成第三导电层532。第三导电层532可以包括金属如钨、钛、钽、钴、钼、镍和钌，以及可以通过使用金属前体的MOCVD、PVD或ALD工艺形成。
根据将制造的MOS晶体管的功函数决定第三导电层532的材料。亦即，由于MOS晶体管的阈值电压Vth通常根据栅电极的功函数而改变，因此第三导电层532的材料必须根据MOS晶体管的工作性能决定。
当栅电极包括掺杂有杂质的多晶硅时，栅电极的功函数根据杂质的浓度改变。因此，在掺杂工艺中控制杂质浓度能够控制栅电极的功函数。
此外，当栅电极包括金属时，氮(N)或氩(Ar)原子的注入可以控制栅电极的功函数。具体，栅电极的功函数与氮(N)原子的浓度成比例地增加。
作为另一实施例，在第三导电层532上的后续平面化工序之后，可以使用帽盖层522作为离子注入掩模执行用于控制栅电极的功函数的离子注入。
参考图8R，通过深刻蚀工艺或CMP工艺平整并除去图80中的导电层532，直到帽盖层522的顶表面被露出，且因此仅仅导电层532留在第一开口526和第二开口524的内部空间中，由此形成栅电极534。
参考图8S，在对应于第二导电图形520的栅电极534和帽盖层522上形成硬掩模536。在栅电极534和帽盖层522上形成硬掩模层(未示出)，通过常规光刻工艺在硬掩模层上形成对应于第二导电图形520的光刻胶图形(未示出)。然后，使用光刻胶图形作为刻蚀掩模各向异性地刻蚀硬掩模层，由此形成对应于第二导电图形520的硬掩模536。硬掩模层示例性地包括氧化硅或氮化硅，以及可以利用常规的CVD、LPCVD或PECVD工艺形成硬掩模层。
参考图8T，通过使用硬掩模536作为刻蚀掩模的常规各向异性刻蚀工艺部分地除去帽盖层522，以便部分地露出包括硅化锗的第三牺牲层512的表面。可以允许稍微过刻蚀第三牺牲层512，没有任何问题。
参考图8U，通过使用其中第一、第二和第三牺牲层502，510，512相对于硅化锗和单晶硅的每一种的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺示例性地除去图8T中的第一、第二和第三牺牲层502，510，512。通过硬掩模536和帽盖层522防止在湿法刻蚀工艺过程中栅电极534被刻蚀。
参考图8V，在衬底100上形成绝缘层中间层538，以便用绝缘中间层538覆盖被图8T中的第一、第二和第三牺牲层502、510、512占据的空间。绝缘中间层538可以包括旋涂玻璃(SOG)或高密度等离子体(HDP)氧化物，以及完全覆盖图8U所示的MOS晶体管结构。
参考图8W，通过深刻蚀工艺或CMP工艺示例性地平整和除去绝缘中间层538和硬掩模536，直到栅电极534的顶表面被露出。
尽管图8W中未示出，但是当栅电极534包括掺杂的多晶硅时，可以在掺杂的多晶硅层上进一步形成金属硅化物层，因此栅电极534层还包括金属硅化物层。通过常规淀积工艺在栅电极534上形成金属层(未示出)，以及通过常规硅化工艺将金属层转变成金属硅化物层。在硅化工艺之后，使用刻蚀工艺除去残留的金属层。
尽管上述示例性实施例论述了第一至第三牺牲层502，510，512被除去之后形成的绝缘中间层，但是如所属领域的普通技术人员所公知，绝缘中间层也可以在第一至第三牺牲层502，510和512、第二缓冲氧化层516、帽盖层522和硬掩模536被除去之后形成。
参考图8X，为了部分地露出第一和第二导电图形508和520，分别形成第一和第二接触孔540a和540b。通过使用常规光刻工艺在绝缘中间层538上形成光刻胶图形(未示出)，通过使用光刻胶图形作为刻蚀掩模的常规等离子体刻蚀工艺或反应离子刻蚀工艺部分地除去绝缘中间层538，由此形成第一和第二接触孔540a和540b。在用于形成第一和第二接触孔540a和540b的刻蚀工艺之后，除去光刻胶图形。
参考图8Y，在绝缘中间层538上形成金属层，帽盖层522和栅电极534至足够的厚度，以覆盖图8X中的第一和第二接触孔540a和540b。金属层542示例性地包括铝、铜、钨、钽或钛，且通过MOCVD或PVD工艺形成。
参考图8Z，金属层542被部分地除去，以由此形成第一至第三金属布线544a，544b和544c。通过使用常规光刻工艺在金属层542上形成光刻胶图形(未示出)，以及通过使用光刻胶图形作为刻蚀掩模的常规各向异性刻蚀工艺部分地除去金属层542，由此形成第一至第三金属布线544a，544b和544c。第一金属布线544a电连接到第一导电图形508，以及第二金属布线544b电连接到栅电极534。第三金属布线544c电连接到第二导电图形520。用于形成第一至第三金属布线544a，544b和544c的刻蚀工序之后，光刻胶图形被除去。
图9是说明通过图8A至8Z所示的工序步骤形成的MOS晶体管的透视图。
参考图8Z和9，MOS晶体管50包括在垂直方向上从衬底延伸的柱形形状的栅极结构52、沟道图形528、第一导电图形508和第二导电图形，沟道图形528包围栅极结构52并与栅极结构52的外表面接触，第一导电图形508在垂直于沟道图形并平行于衬底的第一方向上从沟道图形的下部延伸，以及第二导电图形在垂直于沟道图形并平行于衬底的第二方向上从沟道图形的上部延伸。
第一和第二导电图形508和520用作MOS晶体管50中的源区/漏区，并覆盖沟道图形528的下部和上部。作为示例性实施例，第一和第二导电图形508和520在与沟道图形528彼此相反的方向上延伸。
例如，具有柱形形状的栅极结构52具有圆形截面表面，且包括栅电极534和栅绝缘层530，栅电极534包括导电材料，栅绝缘层530设置在栅电极534的外表面上。沟道图形528具有圆柱形形状，其顶部根据栅绝缘层530的外形被开口。其顶表面被开口的圆柱形沟道图形528具有对应于栅绝缘层530的外径的内径、与栅绝缘层530接触的内侧表面和与第一和第二导电图形508和520电接触的外侧表面。
详细地，栅电极534包括具有第一直径的第一柱534a和第二柱534b，第二柱534b布置在第一柱534a的顶表面上且具有大于第一直径的第二直径。在本实施例中，第一柱和第二柱集成地形成为一体。沟道图形包围第一柱534a，且其外径与第二柱534b的第二直径相同。在第一柱534a和沟道图形528之间插入栅绝缘层530。
MOS晶体管50的沟道区布置在第一导电图形508和第二导电图形520之间的部分沟道图形528上，且具有圆形管形状或柱环形状。由此，根据第一导电图形508和第二导电图形520之间的距离决定MOS晶体管50的沟道长度。亦即，根据图8G中的第三牺牲层512的厚度决定MOS晶体管50的沟道长度。
根据栅电极534的第一直径决定MOS晶体管50的沟道宽度。亦即，根据图8N中的第二开口526的内径和沟道图形528的宽度决定MOS晶体管50的沟道宽度。作为示例性实施例，沟道图形可以具有约100至约300的厚度。
由此，控制沟道的长度和宽度可以显著地防止MOS晶体管中的短沟道效应和窄宽度效应，且因此有效地防止根据高集成度的最新技术趋势由于由沟道尺寸的减小引起的短沟道效应和窄宽度效应的工艺失败。
尽管上述示例性实施例论述了具有圆形截面表面的栅电极，但是栅电极也可以具有为所属领域的普通技术人员所公知的任意其他截面形状。由此，可以通过改变栅电极的截面形状决定MOS晶体管的最佳沟道宽度。
图10是说明基于图9所示的MOS晶体管的第一改进MOS晶体管的透视图。
参考图10，通过本发明的第五实施例形成的第一改进MOS晶体管550包括在垂直方向上从衬底延伸的柱形形状的栅极结构552、包围栅极结构552的侧表面的沟道图形554、从沟道图形554的下部和上部延伸的第一和第二导电图形556和558。
在本实施例中，第一导电图形556在垂直于沟道图形并平行于衬底的第一方向上延伸，以及第二导电图形558在垂直于沟道图形并平行于衬底的第二方向上延伸。第一导电图形556以相对于第二导电图形558约90°的角度示例性地延伸，第一和第二导电图形之间的角度可以根据MOS晶体管的性能而改变。可以通过改变第一和第二导电图形556和558之间的角度提高半导体器件如包括MOS晶体管550的数据存储系统和数据处理系统的布局。
图11A是说明基于图9所示的MOS晶体管的第二改进MOS晶体管的透视图，以及图11B是说明图11A所示的第二改进MOS晶体管的剖面图。
参考图11A和11B，第二改进的MOS晶体管560包括柱形形状的栅极结构562、包围栅极结构562的侧表面的沟道图形564、从沟道图形564的下部和上部延伸的第一和第二导电图形566和568。
在本实施例中，第一导电图形566在垂直于沟道图形并平行于衬底的第一方向上延伸，以及第二导电图形568在垂直于沟道图形并平行于衬底的第二方向上延伸。第一和第二导电图形566和568在同一方向从沟道图形564示例性地延伸，以及第一导电图形566示例性地长于第二导电图形568。通过改变第一和第二导电图形566和568之间的角度可以提高半导体器件如包括MOS晶体管560的数据存储系统和数据处理系统的布局。
图12是说明基于图9所示的MOS晶体管的第三改进MOS晶体管的透视图。
参考图12，共同保持导电图形的一对MOS晶体管570a和570b布置在衬底上。MOS晶体管570a和570b包括柱形形状的栅极结构572a和572b、分别包围每个栅极结构572a和572b的沟道图形574a和574b、分别包围沟道图形574a和574b的上部且在相互不同的方向上平行于衬底延伸的第二导电图形578a和578b。
在本实施例中，MOS晶体管570a和570b共同保持第一导电图形576a，以便沟道图形574a和574b的下部彼此互连。
由此，由于第一导电图形576a在其处共同连接，因此多个MOS晶体管570a和570b可以串联连接。半导体器件如包括彼此互连的MOS晶体管570a和570b的数据存储系统和数据处理系统的布局可以被显著地改进。
尽管上述示例性实施例论述了在沟道图形574a和574b的下部用于互连MOS晶体管的第一导电图形576a，但是如所属领域的普通技术人员所公知，可以通过使用第二导电图形578a和578b之一使MOS晶体管互连。
图13是说明基于图9所示的MOS晶体管的另一第三改进的MOS晶体管的透视图。
参考图13，共同保持导电图形的一对MOS晶体管570c和570d布置在衬底上。MOS晶体管570c和570d包括柱形形状的栅极结构572c和572d、分别包围每个栅极结构572c和572d的沟道图形574c和574d、分别包围沟道图形574c和574d的上部且在互相不同的方向上平行于衬底延伸的第二导电图形578c和578d。
在本实施例中，MOS晶体管570c和570c共同保持第一导电图形576b，以便沟道图形574c和574d的下部彼此互连。
由此，由于第一导电图形576a在其处共同连接，因此多个MOS晶体管570a和570b可以串联连接。半导体器件如包括彼此互连的MOS晶体管570a和570b的数据存储系统和数据处理系统的布局可以被显著地改进。
MOS晶体管的元件的详细描述与参考图12的MOS晶体管570a和570b的相同，为了避免重复下面不再进行描述。
图14A至14K是说明根据本发明的第二实施例制造半导体器件的工序步骤的剖面图。
参考图14A，在半导体衬底100上形成第一牺牲层602。在第一牺牲层602上形成包括掺杂单晶硅的第一导电图形608和包括硅化锗的第二牺牲层610。在第一导电图形608和第二牺牲层610上形成包括硅化锗的第三牺牲层612，以及在第三牺牲层612上形成第二单晶硅层(未示出)。在第二单晶硅层上形成第二缓冲氧化层616，然后执行杂质掺杂工艺，以由此使第二单晶硅层转变成第二导电层618。以根据参考图8A至8I的第一实施例制造半导体器件的方法相类似的方式执行上述工序步骤，因此为了避免重复将省略关于上述工序步骤的详细描述。
参考图14B，在第二缓冲氧化层616上形成帽盖层620。帽盖层620示例性地包括氮化硅，可以使用硅烷(SiH4)气体、二氯硅烷(SiH2Cl2)气体和氨气(NH3)气体利用LPCVD或PECVD工艺形成帽盖层620。
参考图14C，通过使用帽盖层620上的光刻胶图形作为刻蚀掩模的常规各向异性刻蚀工艺部分地除去帽盖层620和第二缓冲氧化层616，由此形成第二开口622，通过第二开口622露出第二导电层618。刻蚀工艺之后使用灰化工艺和/或剥离工艺除去光刻胶图形。
参考图14D，通过使用包括第一开口622的帽盖层作为刻蚀掩模的常规各向异性刻蚀工艺顺序地和部分地除去第二导电层618、第三牺牲层612、第一导电图形608和第一牺牲层602，由此形成第一开口624，通过第一开口露出衬底100。用于形成第二开口624的刻蚀工序被延长，以便衬底100的表面100a被过刻蚀。由此，第一开口624的底表面624a低于衬底100的表面100a。亦即，衬底100包括其顶表面上的凹陷部分624b，第一开口624包括衬底100的凹陷部分624b。因此，凹陷部分624b的底表面对应于第一开口624的底表面624a。参考图14E，在第一开口624的内侧和底表面上形成沟道图形626，沟道图形626示例性地包括单晶硅。可以使用硅源气体例如硅烷(SiH4)气体和二氯硅烷(SiH2Cl2)气体和载体气体例如氢气(H2)气体和氯气(Cl2)气体利用常规工艺如外延工艺、CVD工艺形成沟道图形626。具体，在衬底100的表面部分和第一牺牲层602、第一导电图形608、第三牺牲层612和第二导电层618的侧表面上形成沟道图形626，所有层限定第一开口624的边界。
沟道图形626形成至约100至约300的厚度，且在本实施例中，形成至约150至约200的厚度。但是，沟道图形626的厚度可以根据MOS晶体管的性能而改变，不限于本发明的权利要求范围。
用于形成沟道图形626的处理气体可以包括杂质被就地掺杂到沟道图形626中的N型或P型掺杂剂源。
参考图14F，在沟道图形626的表面上形成栅绝缘层628。栅绝缘层628可以示例性地包括氧化硅层或氮氧化硅层，以及通过使用氧气(O2)、一氧化氮(NO)气体或一氧化二氮(N2O)气体的快速热处理(RTP)形成至约10至约70的厚度。
参考图14G，在帽盖层620上形成第三导电层630至足够的厚度，以覆盖其内部空间被栅绝缘层628包围的第一开口624和覆盖第二开口622。第三导电层630可以用多晶硅掺杂。具体，可以利用LPCVD工艺形成第三导电层630，以及在LPCVD工艺过程中杂质被就地掺杂到第三导电层630中。
另外，通过示例性的LPCVD工艺在帽盖层620上形成多晶硅层至足够的厚度，以覆盖第一开口624和第二开口622的内部空间，然后通过常规离子注入工艺或杂质扩散工艺用杂质掺杂多晶硅层。由此，使多晶硅层转变成第三导电层630。第三导电层630可以包括金属如钨、钛、钽、钴、钼、镍和钌，以及可以通过使用金属前体的MOCVD、PVD或ALD工艺形成。
根据将制造的MOS晶体管的功函数决定第三导电层630的材料。亦即，由于MOS晶体管的阈值电压Vth通常根据栅电极的功函数而改变，因此第三导电层630的材料必须根据MOS晶体管的工作性能决定。
当栅电极包括掺杂有杂质的多晶硅时，栅电极的功函数根据杂质的浓度改变。因此，在掺杂工艺中杂质浓度的控制能够控制栅电极的功函数。此外，当栅电极包括金属时，氮(N)或氩(Ar)原子的注入可以控制栅电极的功函数。具体，栅电极的功函数与氮(N)原子的浓度成比例地增加。作为另一实施例，在第三导电层630上的后续平面化工艺之后，可以使用帽盖层620作为离子注入掩模执行用于控制栅电极的功函数的离子注入。
参考图14H，通过深刻蚀工艺或CMP工艺平整并除去图14G中的第三导电层630，直到帽盖层620的顶表面被露出，且因此仅仅第三导电层630留在第一开口624和第二开口622的内部空间中，由此形成栅电极632。
参考图14I，在栅电极632和帽盖层620上形成硬掩模634。在栅电极632和帽盖层620上形成硬掩模层(未示出)，以及通过常规光刻工艺在硬掩模层上形成对应于第二导电图形520的光刻胶图形(未示出)。然后，使用光刻胶图形作为刻蚀掩模各向异性地刻蚀掉硬掩模层，由此形成硬掩模536。硬掩模层示例性地包括氧化硅或氮化硅，以及可以利用常规的CVD、LPCVD或PECVD工艺形成硬掩模层。硬掩模634示例性地与部分第一导电图形608重叠。
参考图14J，通过使用硬掩模634作为刻蚀掩模的常规各向异性刻蚀工艺部分地除去图141中的帽盖层620、第二缓冲氧化层616和第二导电层618，直到包括硅化锗的第三牺牲层612的表面被部分地露出，由此形成第二导电图形636。如所属领域的普通技术人员所公知，在没有任何问题的条件下可以允许稍微过刻蚀第三牺牲。
参考图14K，通过使用其中第一、第二和第三牺牲层602，610，612相对于硅化锗和单晶硅的每一种的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺示例性地除去图14J中的第一、第二和第三牺牲层602，610，612。通过硬掩模634和帽盖层620防止在湿法刻蚀工艺过程中栅电极632被刻蚀。
然后，在衬底100上形成绝缘中间层(未示出)，以便用绝缘中间层再次覆盖由第一至第三牺牲层602，610和612占据的空间。多个金属布线(未示出)电连接到第一导电图形608，在绝缘中间层上分别形成栅电极632和第二导电图形636。通过与根据参考图8V至8Z的第一实施例制造半导体器件的方法相似的方式形成绝缘中间层和金属布线，因此为了避免重复将省略关于以上工序步骤的详细描述。
图15A至15E是说明根据本发明的第三实施例制造半导体器件的工序步骤的剖面图。
参考图15A，在形成缓冲氧化层(未示出)之后，可以通过使用离子注入工艺或扩散工艺在衬底100的表面部分形成杂质掺杂区100b如N型阱或P型阱。
参考图15B，在衬底100上形成第一单晶硅层702。可以使用硅源气体例如硅烷(SiH4)气体和二氯硅烷(SiH2Cl2)气体和载体气体例如氢气(H2)气体或氯气(Cl2)气体利用常规工艺如外延工艺、CVD工艺形成第一单晶硅层702。第一单晶硅层702形成至约400至约600的厚度，且在本实施例中，形成至约500的厚度。但是，第一单晶硅层702的厚度可以根据MOS晶体管的性能而改变，不限于本发明的权利要求范围。在形成第一单晶硅层702之前优选从衬底100除去缓冲氧化层。
参考图15C，使用离子注入工艺或扩散工艺将P型或N型杂质掺杂到图15B中的第一单晶层702中，以便使第一单晶层702转变成第一导电层704。
另外，使用包括硅源气体如硅烷气体(SiH4)的处理气体和就地掺杂到第一单晶硅层702中的掺杂剂源，外延工艺或CVD工艺可以形成第一导电层704。磷化氢(PH3)气体或砷华氢(AsH3)气体可以用作N型掺杂剂源，以及乙硼烷(B2H6)气体可以用作P型掺杂剂源。
参考图15D，通过使用光刻胶图形(未示出)作为刻蚀掩模的常规干法刻蚀工艺部分地除去图15C中的第一导电层704，由此形成第一导电图形706。通过常规光刻工艺在第一导电层上形成光刻胶图形，以及在刻蚀工艺完成之后通过灰化工艺或剥离工艺除去。
然后，以参考图8E至8Z的第一实施例或参考图14A至14K的第二实施例所述的类似方法执行各种工序步骤，以及如图15E所示在衬底100上形成半导体器件70如MOS晶体管。为了避免重复将省略用于制造半导体器件70的工序步骤的详细描述。
通过本发明的第三实施例形成的半导体器件70包括在垂直方向上从衬底延伸的栅极结构72、包围栅极结构72和与栅极结构72的外表面接触的沟道图形728、在垂直于沟道图形728并平行于衬底的第一方向上从沟道图形728的下部延伸的第一导电图形706以及在垂直于沟道图形728并平行于衬底的第二方向上从沟道图形728的上部延伸的第二导电图形720。
此外，绝缘中间层738包围沟道图形728和第一和第二导电图形706和720，以及多个金属布线744a、744b和744c分别电连接到栅电极734、第一导电图形706和第二导电图形720。
栅极结构72包括栅电极734和栅绝缘层730。具体，栅电极734包括具有第一直径的第一柱734a和第二柱734b，第二柱734b布置在第一柱734a的顶表面上且具有大于第一直径的第二直径。在本实施例中，第一柱和第二柱734a和734b集成地形成为一体。栅绝缘层730与第一柱734a的侧边和底表面以及第二柱734b的底表面接触。具有圆柱形形状的沟道图形728具有等于第二柱734b的内径的外径且与栅绝缘层730接触。
图16A至16E是说明根据本发明的第四实施例制造半导体器件的工序步骤的剖面图。
参考图16A，在衬底100上形成示例性地包括硅化锗的第一牺牲层802。在第一牺牲层802上顺序地形成包括掺有杂质的单晶硅的第一导电图形808和第二牺牲层810。在第一导电图形808和第二牺牲层810上形成包括硅化锗的第三牺牲层812，以及在第三牺牲层812上形成第二单晶硅层(未示出)。在第二单晶硅层上形成第二缓冲氧化层816，且第二单晶硅层掺杂有杂质，以便第二单晶硅层转变成第二导电层818。在第二缓冲层816上形成包括第二开口822的帽盖层820。使用帽盖层820作为刻蚀掩模顺序地刻蚀掉第二缓冲氧化层816、第二导电层818、第三牺牲层812、第一导电图形808和第一牺牲层802，由此形成第一开口824，通过第一开口824部分地露出衬底100的表面。在第一开口824的内部和底表面上形成包括单晶硅的沟道图形826。以根据参考图14A至14E的第二实施例制造半导体器件的方法相类似的方式执行上述工序步骤，因此为了避免重复将省略关于上述工序步骤的详细描述。
参考图16B，在帽盖层820的顶表面上、第二开口822的底表面上和沿第一开口824的侧面形成的沟道图形826上形成栅绝缘层828。栅绝缘层828示例性地可以是氧化硅层、氮氧化硅层、金属氧化物层或其组合层。可以利用LPCVD工艺形成氧化硅层和氮氧化硅层，以及可以利用MOCVD或ALD形成金属氧化物层。金属氧化物的例子包括氧化钽(Ta2O5)层、氧氮化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层等。
参考图16C，在帽盖层820上形成第三导电层830至足够的厚度，以覆盖其内部空间被栅绝缘层828包围的第一开口824和覆盖第二开口822。第三导电层830可以用多晶硅掺杂。具体，可以利用LPCVD工艺形成第三导电层830，以及在LPCVD工艺过程中杂质被就地掺杂到第三导电层830中。
另外，通过示例性的LPCVD工艺在帽盖层820上形成多晶硅层至足够的厚度，以覆盖第一开口824和第二开口822的内部空间，然后通过常规离子注入工艺或杂质扩散工艺用杂质掺杂多晶硅层。由此，多晶硅层转变成第三导电层830。第三导电层830可以包括金属如钨、钛、钽、钴、钼、镍和钌，以及可以通过使用金属前体的MOCVD、PVD或ALD工艺形成。
参考图16D，通过深刻蚀工艺或CMP工艺平整并除去帽盖层820上的图16C中的第三导电层830和图16C中的栅绝缘层828，直到帽盖层820的顶表面被露出，且因此仅仅第三导电层830留在第二开口824和第一开口822的内部空间中，由此形成栅电极832。
然后，用如参考图14I至14K的第二实施例所述的相同方式执行各种工序步骤，因此在衬底100上形成半导体器件80如MOS晶体管，如图16E所示。为了避免重复将省略用于制造半导体器件80的工序步骤的详细描述。
通过本发明的第四实施例形成的半导体器件80包括在垂直方向上从衬底延伸的栅极结构82、包围栅极结构82并与栅极结构82的外表面接触的沟道图形826、在垂直于沟道图形826并平行于衬底的第一方向上从沟道图形826的下部延伸的第一导电图形808以及在垂直于沟道图形826并平行于衬底的第二方向上从沟道图形826的上部延伸的第二导电图形836。
此外，绝缘中间层838包围沟道图形826和第一和第二导电图形808和836，以及多个金属布线844a、844b和844c分别电连接到栅电极832、第一导电图形808和第二导电图形836。
栅极结构82包括栅电极832和栅绝缘层828。栅电极832包括具有第一直径的第一柱832a和第二柱832b，第二柱832b布置在第一柱832a的顶表面上且具有大于第一直径的第二直径。在本实施例中，第一和第二柱832a和832b集成地形成为一体。栅绝缘层828与第一柱832a的侧边和底表面以及第二柱832b的底表面接触。具有圆柱形形状的沟道图形826具有等于第二柱832b的内径的外径且与栅绝缘层828接触。
图17A至17F是说明根据本发明的第五实施例制造半导体器件的工序步骤的剖面图。
参考图17A，在衬底100上形成示例性地包括硅化锗的第一牺牲层902。在第一牺牲层902上顺序地形成包括掺有杂质的单晶硅的第一导电图形908和第二牺牲层910。在第一导电图形908和第二牺牲层910上形成包括硅化锗的第三牺牲层912，以及在第三牺牲层912上形成第二单晶硅层(未示出)。在第二单晶硅层上形成第二缓冲氧化层916，且第二单晶硅层掺杂有杂质，以便第二单晶硅层转变成第二导电层918。在第二缓冲916上形成包括第二开口922的帽盖层920。使用帽盖层920作为刻蚀掩模顺序地刻蚀掉第二缓冲氧化层916、第二导电层918、第三牺牲层912、第一导电图形908和第一牺牲层902，由此形成第一开口924，通过第一开口924部分地露出衬底100的表面。在第一开口924的内部和底表面上形成包括单晶硅的沟道图形926，以及在沟道图形926上形成栅绝缘层928。以根据参考图14A至14F的第二实施例制造半导体器件的方法相类似的方式执行上述工序步骤，因此为了避免重复将省略关于上述工序步骤的详细描述。
参考图17B，在帽盖层920和第二缓冲氧化层916的顶表面上和其内部空间被栅绝缘层928包围的第一开口924的内表面上均匀地形成第三导电层930。第三导电层930可以包括掺杂的多晶硅。具体，可以利用LPCVD工艺形成第三导电层930，以及在LPCVD工艺过程中杂质被就地掺杂到第三导电层930中。
参考图17C，在第三导电层930上形成金属层932至足够的厚度，以覆盖图17A中的第一和第二开口924和922的内部空间。金属层932可以包括金属如钨、钛、钽、钴、镍和钌，以及可以使用金属前体通过MOCVD或ALD工艺形成。
参考图17D，在图17C中包括金属层932的衬底100上执行热处理，因此金属层932与掺杂的多晶硅起反应。由此，由于热处理金属层932转变成金属硅化物层934。
参考图17E，通过深刻蚀工艺或CMP工艺平整并除去金属硅化物层934和第三导电层930，直到帽盖层920的顶表面被露出，且因此仅仅金属硅化物层934留在被第三导电层930限制的第一和第二开口924和922的内部空间中，由此形成栅电极936。
然后，用参考图14I至14K的第二实施例所述的相同方式执行各种工序步骤，因此在衬底100上形成半导体器件90如MOS晶体管，如图17F所示。为了避免重复将省略用于制造半导体器件90的工序步骤的详细描述。
通过本发明的第五实施例形成的半导体器件90包括在垂直方向上从衬底延伸的栅极结构92、包围栅极结构92和与栅极结构92的外表面接触的沟道图形926、在垂直于沟道图形926并平行于衬底的第一方向上从沟道图形926的下部延伸的第一导电图形908以及在垂直于沟道图形926并平行于衬底的第二方向上从沟道图形926的上部延伸的第二导电图形936。
此外，绝缘中间层944包围沟道图形926和第一和第二导电图形908和942，以及多个金属布线946a，946b和946c分别电连接到栅电极936、第一导电图形908和第二导电图形942。
栅极结构92包括栅电极936和栅绝缘层928。栅电极936包括填充导电图形938内部的第三导电图形938和金属硅化物栓塞938。第三导电图形938包括具有第一外径的第一柱938a和第二柱938b，第二柱938b具有大于第一柱938a的第一外径的第二外径。栅绝缘层928与第一柱938a的侧边和底表面以及第二柱体938b的底表面接触。另外，栅绝缘层928可以与栅电极936的所有外表面接触，其上表面除外。
根据本发明，沟道图形具有圆柱形形状，且包围在垂直方向上从半导体衬底延伸的栅极结构的侧表面。第一导电图形从沟道图形的下部延伸，第二导电图形从用作MOS晶体管的源区/漏区的沟道图形的上部延伸。
根据第一和第二导电图形的距离决定MOS晶体管的沟道长度，通过栅极结构的直径决定MOS晶体管的沟道宽度。由此，在MOS晶体管中短沟道效应和窄宽度效应被充分地阻止。
具体，由于本发明的MOS晶体管中的沟道的长度和宽度容易被控制，因此可以显著地改进由于短沟道效应的穿通和载流子迁移率，显著地减小由于窄宽度效应的阈值电压。由此，由于有效的地止短沟道效应和窄宽度效应，因此可以改进MOS晶体管的性能。
此外，第一和第二导电图形以各种角度延伸，因此包括本发明的MOS晶体管的应用如数据存储器件和数据处理器件在其布局上可以具有各种改进。
尽管已经描述了本发明的示例性实施例，但是应当理解本发明不应该限于这些示例性实施例，而是在下面要求的本发明的精神和范围内所属领域的普通技术人员可以进行各种改变和改进。

Claims (103)

1、一种栅极结构，包括：
形成在衬底上的栅电极，该栅电极包括导电材料；以及
包围栅电极的侧表面的栅绝缘层。
2、根据权利要求1的栅极结构，其中栅电极具有在垂直方向上从衬底突出的柱形形状。
3、根据权利要求2的栅极结构，其中栅绝缘层具有柱环形状，且与栅电极的侧表面接触。
4、根据权利要求2的栅极结构，其中栅绝缘层具有圆柱形形状，且与栅电极的侧表面和底表面接触。
5、根据权利要求1的栅极结构，其中栅电极包括具有第一直径的第一柱和第二柱，第二柱形成在第一柱的顶表面上且具有大于第一直径的第二直径，以及第一柱和第二柱互相集成地形成。
6、根据权利要求5的栅极结构，其中在第一柱的侧表面和底表面上以及第二柱的底表面上形成栅绝缘层。
7、根据权利要求1的栅极结构，其中衬底包括其顶表面上的凹陷部分，以及在凹陷部分中形成栅电极的下部。
8、根据权利要求1的栅极结构，其中栅电极包括掺有杂质的多晶硅层。
9、根据权利要求8的栅极结构，其中栅电极还包括多晶硅层的顶表面上的金属硅化物层。
10、根据权利要求9的栅极结构，其中金属硅化物层包括选自由硅化钨、硅化钛、硅化钽、硅化钴和硅化镍构成的组的至少一种。
11、根据权利要求1的栅极结构，其中栅电极包括栅电极的内侧表面上的导电图形和填充导电图形的内部的金属硅化物栓塞，以及导电图形包括掺有杂质的多晶硅。
12、根据权利要求1的栅极结构，其中栅电极包括选自由钨、钛、钽、钴、镍、钼和钌构成的组的至少一种。
13、根据权利要求1的栅极结构，其中栅绝缘层包括选自由氧化硅(SixOy，其中x和y是正数)层、氮氧化硅(SiON)层、氧化钽(Ta2O5)层、氮氧化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层及其组合物构成的至少一种。
14、一种半导体器件，包括：
栅极结构，包括栅电极和栅绝缘层，栅电极形成在衬底且具有导电材料，栅绝缘层包围栅电极的侧表面；
覆盖栅绝缘层的表面的沟道图形；
从沟道图形的下部延伸的第一导电图形；以及
从沟道图形的上部延伸的第二导电图形。
15、根据权利要求14的半导体器件，其中栅电极具有在垂直方向上从衬底突出的柱形形状，以及栅绝缘层具有与栅电极的侧表面接触的柱环形状。
16、根据权利要求14的半导体器件，其中沟道图形具有柱环形状，栅绝缘层形成在沟道图形的内侧表面上，以及栅电极具有与栅绝缘层的内侧表面接触的柱形形状。
17、根据权利要求14的半导体器件，其中沟道图形具有包括内侧表面和外侧表面以及开口顶部的圆柱形形状，栅电极具有容纳在沟道图形中的柱形形状，以及栅绝缘层形成在沟道图形和栅电极之间，以便栅绝缘层与栅电极和沟道图形接触。
18、根据权利要求14的半导体器件，其中沟道图形包括通过外延工艺形成的单晶硅。
19、根据权利要求18的半导体器件，其中沟道图形包括通过外延工艺过程中的就地工艺掺杂的杂质。
20、根据权利要求14的半导体器件，其中第一和第二导电图形分别覆盖沟道图形的下部和上部。
21、根据权利要求14的半导体器件，其中第一和第二导电图形在彼此不同的方向上延伸。
22、根据权利要求14的半导体器件，其中第一和第二导电图形在水平方向从栅极结构延伸。
23、根据权利要求14的半导体器件，其中第一和第二导电图形分别在同一方向从栅极结构延伸，以及第一导电图形长于第二导电图形。
24、根据权利要求14的半导体器件，其中第一和第二导电图形包括通过外延工艺和杂质掺杂工艺形成的掺杂单晶硅。
25、根据权利要求14的半导体器件，其中衬底具有在其顶表面上的凹陷部分，以及在凹陷部分中形成栅极结构的下部。
26、根据权利要求14的半导体器件，其中第一导电图形形成在衬底的表面上。
27、根据权利要求26的半导体器件，其中该衬底包括其表面部分处的杂质掺杂区。
28、根据权利要求14的半导体器件，其中第一导电图形与衬底隔开预定距离。
29、根据权利要求28的半导体器件，还包括第一导电图形和衬底的表面之间的绝缘中间层。
30、根据权利要求29的半导体器件，其中该衬底包括其表面部分处的杂质掺杂区。
31、一种半导体器件，包括：
栅极结构，包括栅电极和栅绝缘层，栅电极具有在垂直方向上从衬底延伸的柱形形状，栅绝缘层包围栅电极的侧表面；
沟道图形，包括通过外延工艺生长的单晶硅且具有包括内侧表面和外侧表面的圆柱形形状，沟道图形的内侧表面与栅绝缘层的表面接触；
掺有杂质的第一导电图形，第一导电图形在其下部包围沟道图形的外侧表面，且在垂直于沟道图形的第一方向上延伸；以及
掺有杂质的第二导电图形，第二导电图形在其上部包围沟道图形的外侧表面，且在垂直于沟道图形的第二方向上延伸。
32、根据权利要求31的半导体器件，其中沟道图形具有约100至约300的厚度。
33、根据权利要求31的半导体器件，还包括第一和第二导电图形之间的绝缘中间层，以便绝缘中间层覆盖沟道图形。
34、根据权利要求31的半导体器件，其中栅电极包括具有第一直径的第一柱和第二柱，第二柱形成在第一柱的顶表面上且具有大于第一直径的第二直径，以及第一柱和第二柱互相集成地形成。
35、根据权利要求34的半导体器件，其中沟道图形覆盖第一柱。
36、根据权利要求35的半导体器件，其中在第一柱和沟道图形之间和在第二柱和沟道图形之间形成栅绝缘层。
37、根据权利要求35的半导体器件，还包括包围第二柱的帽盖层。
38、根据权利要求37的半导体器件，其中在栅电极和沟道图形之间和在栅电极和帽盖层之间形成栅绝缘层。
39、根据权利要求37的半导体器件，其中帽盖层包括氮化硅。
40、一种形成栅极结构的方法，包括：
在衬底上形成栅绝缘层，栅绝缘层包括内表面和外表面；以及
形成与栅绝缘层的内表面接触的栅电极。
41、根据权利要求40的方法，在形成栅绝缘层之前，还包括：
在衬底上形成牺牲层；
通过部分地刻蚀牺牲层在牺牲层上形成第一开口，以便通过第一开口部分地露出衬底；以及
沿第一开口的内表面形成单晶硅层，由此根据第一开口的形状形成单晶硅图形，
以及其中栅绝缘层的外侧表面与单晶硅图形的上表面和内表面接触，以及栅绝缘层的内侧表面包围由第一开口限定的空间。
42、根据权利要求41的方法，还包括在牺牲层上形成帽盖层，帽盖层具有用于部分地露出牺牲层表面的第二开口，其中使用帽盖层作为刻蚀掩模刻蚀掉牺牲层。
43、根据权利要求42的方法，其中牺牲层被刻蚀，以便第一开口的底表面低于衬底的表面。
44、根据权利要求43的方法，其中形成栅电极包括：
形成填充第一和第二开口的导电层；以及
刻蚀导电层的上部，以便牺牲层的表面被露出。
45、根据权利要求41的方法，其中形成牺牲层包括通过外延工艺形成硅化锗层。
46、根据权利要求41的方法，其中通过外延工艺形成单晶硅层。
47、根据权利要求40的方法，其中栅绝缘层包括选自由氧化硅(SixOy，其中x和y是正数)层、氮氧化硅(SiON)层、氧化钽(Ta2O5)层、氮氧化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层及其组合物构成的至少一种。
48、根据权利要求40的方法，其中栅绝缘层形成至约10至约70的厚度。
49、根据权利要求40的方法，其中形成栅电极包括形成掺有杂质的多晶硅层。
50、根据权利要求49的方法，还包括在多晶硅层的顶表面上形成金属硅化物层。
51、根据权利要求50的方法，其中金属硅化物层包括选自由硅化钨、硅化钛、硅化钽、硅化钴和硅化镍构成的组的至少一种。
52、根据权利要求40的方法，其中形成栅电极包括：
在栅绝缘层的内侧表面上形成变为圆柱形形状的多晶硅图形，用杂质掺杂多晶硅图形；以及
形成填充圆柱形多晶硅图形的内部的金属硅化物栓塞。
53、根据权利要求40的方法，其中栅电极包括选自由钨、钛、钽、钴、镍、钼和钌构成的组的至少一种。
54、一种制造半导体器件的方法，包括：
在衬底上形成第一导电图形；
形成在垂直方向与第一导电图形隔开预定距离的第二导电图形；
形成包括内侧表面和外侧表面的沟道图形，沟道图形与第一和第二图形接触；
在沟道图形的内侧表面上形成栅绝缘层；以及
形成与栅绝缘层的内表面接触的栅电极。
55、根据权利要求54的方法，其中第一和第二导电图形彼此部分地重叠。
56、根据权利要求55的方法，其中沟道图形具有在垂直方向上从衬底延伸的柱环形状。
57、根据权利要求56的方法，其中通过第一和第二导电图形形成沟道图形。
58、根据权利要求55的方法，其中第一和第二导电图形在彼此不同的水平方向上延伸。
59、根据权利要求55的方法，其中第一和第二导电图形在相同的方向上水平地延伸，以及第一导电图形长于第二导电图形延伸。
60、根据权利要求54的方法，其中形成第一导电图形包括：
通过外延工艺在衬底上形成单晶硅层；
用第一杂质掺杂单晶硅层，以便单晶硅层转变成第一导电层；以及
构图第一导电层。
61、根据权利要求60的方法，还包括在单晶硅层上形成缓冲氧化层。
62、根据权利要求61的方法，其中通过离子注入工艺掺杂单晶硅层。
63、根据权利要求60的方法，其中单晶硅形成至约400至约600的厚度。
64、根据权利要求60的方法，在形成第一导电图形之前，还包括用具有不同于第一杂质的导电类型的第二杂质掺杂衬底的表面部分。
65、根据权利要求54的方法，其中形成第一导电图形包括：
通过外延工艺在衬底上形成硅化锗层；
通过外延工艺在硅化锗层上形成单晶硅层；
用第一杂质掺杂单晶硅层，以便单晶硅层转变成第一导电层；以及
构图第一导电层。
66、根据权利要求65的方法，在形成第一导电图形之前，还包括用具有不同于第一杂质的导电类型的第二杂质掺杂衬底的表面部分。
67、根据权利要求54的方法，还包括在其上形成第一导电图形的衬底上形成牺牲层。
68、根据权利要求67的方法，其中牺牲层包括通过外延工艺形成的硅化锗层。
69、根据权利要求67的方法，还包括平整牺牲层。
70、根据权利要求67的方法，其中形成牺牲层包括：
在其上形成第一导电图形的衬底上形成第一虚拟层；
平整第一虚拟层；以及
在第一虚拟层上形成第二虚拟层。
71、根据权利要求70的方法，其中通过化学机械抛光(CMP)工艺平整第一虚拟层。
72、根据权利要求70的方法，其中第一虚拟层被平整，直到第一导电图形被露出。
73、根据权利要求70的方法，其中第二虚拟层形成至约1000的厚度。
74、根据权利要求67的方法，其中形成第二导电图形包括：
通过外延工艺在牺牲层上形成单晶硅层；
用杂质掺杂单晶硅层，以便单晶硅层转变成第二导电层；
构图第二导电层。
75、根据权利要求74的方法，其中单晶硅层可以形成至约400至约600的厚度。
76、根据权利要求74的方法，还包括在单晶硅层上形成缓冲氧化层。
77、根据权利要求67的方法，还包括在牺牲层和第二导电层上形成帽盖层。
78、根据权利要求77的方法，其中帽盖层包括氮化硅。
79、根据权利要求77的方法，还包括平整帽盖层。
80、根据权利要求77的方法，还包括通过部分地和顺序地除去帽盖层、第二导电图形、牺牲层和第一导电图形形成开口，其中在开口的内侧表面上形成沟道图形。
81、根据权利要求80的方法，其中通过选择性外延工艺在开口的内侧表面上形成沟道图形，开口由第二导电图形、牺牲层和第一导电图形限定。
82、根据权利要求81的方法，其中沟道图形包括单晶硅。
83、根据权利要求82的方法，其中通过选择性外延工艺过程中的就地工艺用杂质掺杂沟道图形。
84、根据权利要求81的方法，其中形成栅电极包括：
形成第三导电层至开口被第三导电层覆盖的这种厚度；以及
部分地除去第三导电层，直到帽盖层的顶表面被露出。
85、根据权利要求84的方法，其中使用化学机械抛光(CMP)工艺除去第三导电层。
86、根据权利要求84的方法，还包括：在对应于第二导电图形的帽盖层上形成硬掩模；
使用硬掩模部分地除去帽盖层，以由此形成对应于第二导电图形的帽盖图形；
从衬底除去牺牲层；
除去硬掩模；以及
用绝缘中间层填充通过除去帽盖层和牺牲层形成的空间。
87、根据权利要求86的方法，其中通过使用其中牺牲层相对于沟道图形的刻蚀选择率不少于约50∶1的蚀刻剂的湿法刻蚀工艺除去牺牲层。
88、根据权利要求80的方法，其中形成开口，以便开口的底表面低于衬底的表面。
89、根据权利要求54的方法，其中沟道图形形成至约100至约300的厚度。
90、根据权利要求54的方法，其中栅绝缘层包括选自由氧化硅(SixOy，其中x和y是正数)层、氮氧化硅(SiON)层、氧化钽(Ta2O5)层、氮氧化钽(TaON)层、氧化钛(TiO2)层、氧化铝(Al2O3)层、氧化钇(Y2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层、钛酸钡(BaTiO3)层、钛酸锶(SrTiO3)层及其组合物构成的至少一种。
91、根据权利要求54的方法，其中栅电极包括掺有杂质的多晶硅层。
92、根据权利要求54的方法，还包括在栅电极的顶表面上形成金属硅化物层。
93、根据权利要求54的方法，其中形成栅电极包括：
在栅绝缘层的内侧表面上形成掺杂有杂质的多晶硅图形为圆柱形形状；以及
形成填充圆柱形构形的多晶硅图形内部的金属硅化物栓塞。
94、根据权利要求54的方法，其中栅电极包括选自由钨、钛、钽、钴、镍、钼和钌构成的组的至少一种。
95、一种制造半导体器件的方法，包括：
在衬底上形成第一导电层；
构图第一导电层，以由此形成第一导电图形；
在衬底和第一导电图形上形成牺牲层；
在牺牲层上形成第二导电层；
形成具有柱环形状的沟道图形，沟道图形穿透第二导电层和牺牲层，并与第一导电图形接触；
在柱环形状的沟道图形的内侧表面上形成栅绝缘层；
形成与栅绝缘层接触的栅电极；以及
构图第二导电层，以形成与沟道图形接触的第二导电图形。
96、根据权利要求95的方法，其中第一和第二导电图形分别覆盖沟道图形的下部和上部。
97、根据权利要求95的方法，还包括第二导电层上的帽盖层。
98、根据权利要求97的方法，其中形成沟道图形包括：
从帽盖层的顶表面形成穿透第二导电层、牺牲层和第一导电图形的开口；以及
通过外延工艺在开口的内侧表面上形成单晶硅层。
99、根据权利要求98的方法，其中形成栅电极包括：
形成第三导电层至开口被第三导电层覆盖的这种厚度；以及
部分地除去第三导电层，直到帽盖层的顶表面被露出。
100、根据权利要求97的方法，其中构图第二导电层，包括：
在对应于第二导电图形的帽盖层上形成硬掩模；
使用硬掩模部分地除去帽盖层和第二导电层，以由此形成第二导电图形。
101、根据权利要求100的方法，还包括：
使用其中牺牲层相对于沟道图形的刻蚀选择率不少于约50∶1的蚀刻剂除去牺牲层；
用绝缘中间层填充空间，在通过除去牺牲层和通过部分地除去帽盖层和构图第二导电层的步骤过程中的第二导电层形成该空间；以及
除去硬掩模。
102、根据权利要求100的方法，还包括：
使用其中牺牲层相对于沟道图形的刻蚀选择率不少于约50∶1的蚀刻剂除去牺牲层；
除去残留在第二导电图形上的硬掩模和帽盖层；以及
用绝缘中间层填充空间，通过除去牺牲层、通过部分地除去帽盖层和构图第二导电层的步骤过程中的第二导电层以及通过除去残留在第二导电图形上的帽盖层形成该空间。
103、根据权利要求95的方法，其中通过外延工艺形成第一和第二导电层，使用包括硅源气体和掺杂剂源的处理气体执行外延工艺。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101553915A (zh) * 2006-09-20 2009-10-07 美光科技公司 具有垂直定向纳米棒的泄漏降低的dram存储器单元及其制造方法
CN101752236B (zh) * 2009-10-26 2011-10-19 南京大学 一种调控GaAs半导体与栅介质间能带补偿的原子层沉积Al2O3/HfO2方法
CN103107088A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 具有周围栅极结构的鳍型场效应晶体管及其制造方法
CN102881637B (zh) * 2006-11-22 2015-10-21 旺宏电子股份有限公司 半导体电路后段工艺系统与方法
CN107204362A (zh) * 2016-03-18 2017-09-26 株式会社日本显示器 半导体装置
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
CN110752157A (zh) * 2019-11-08 2020-02-04 中国科学院物理研究所 三维悬空环栅结构半导体场效应晶体管器件的制备方法及其产品
CN111739944A (zh) * 2020-07-07 2020-10-02 上海大学 一种全包围栅极突触晶体管、制备方法及电路连接方法
CN113013248A (zh) * 2021-02-19 2021-06-22 上海大学 一种突触晶体管及其制备方法
WO2023236359A1 (zh) * 2022-06-10 2023-12-14 中国科学院微电子研究所 一种晶体管器件及存储器
WO2023236358A1 (zh) * 2022-06-10 2023-12-14 中国科学院微电子研究所 一种晶体管器件的制造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7358194B2 (en) * 2005-08-18 2008-04-15 Tokyo Electron Limited Sequential deposition process for forming Si-containing films
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
JP4525928B2 (ja) 2005-12-27 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100871546B1 (ko) 2007-08-08 2008-12-01 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
KR101024741B1 (ko) * 2007-10-31 2011-03-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR101111919B1 (ko) * 2008-05-28 2012-10-04 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
KR101194973B1 (ko) * 2010-04-27 2012-10-25 에스케이하이닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
US8871576B2 (en) * 2011-02-28 2014-10-28 International Business Machines Corporation Silicon nanotube MOSFET
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
EP3120387A4 (en) * 2014-03-20 2017-10-25 Skokie Swift Corporation Vertical field effect transistor having a disc shaped gate
CN105448989B (zh) * 2014-08-26 2018-12-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102352245B1 (ko) * 2014-11-13 2022-01-18 삼성전자주식회사 반도체 장치 제조 방법
WO2016092960A1 (ja) 2014-12-08 2016-06-16 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
KR102404780B1 (ko) * 2015-02-25 2022-06-02 삼성디스플레이 주식회사 플렉서블 표시 장치
EP3070737A1 (en) 2015-03-17 2016-09-21 IMEC vzw Vertical Fin-FET semiconductor device
CN106328729A (zh) * 2016-10-19 2017-01-11 天津大学 基于石墨烯电极的量子点垂直沟道场效应管及其制备方法
JP7258017B2 (ja) * 2017-11-10 2023-04-14 エーエスエムエル ネザーランズ ビー．ブイ． Ｅｕｖペリクル
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10497415B2 (en) 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10770510B2 (en) * 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10192787B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating contacts for cylindrical devices
US10192788B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices with stacked gates
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
KR102646792B1 (ko) 2019-02-26 2024-03-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20220293523A1 (en) * 2021-03-11 2022-09-15 Tokyo Electron Limited Three-dimensional device with vertical core and bundled wiring
CN115346988B (zh) * 2022-10-18 2023-01-24 北京超弦存储器研究院 一种晶体管、3d存储器及其制备方法、电子设备
WO2024105516A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
WO2024105515A1 (ja) * 2022-11-17 2024-05-23 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH03291973A (ja) * 1990-04-09 1991-12-24 Fuji Xerox Co Ltd 薄膜半導体装置
JPH05129335A (ja) * 1991-10-31 1993-05-25 Sharp Corp 縦型トランジスタの製造方法
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5688704A (en) * 1995-11-30 1997-11-18 Lucent Technologies Inc. Integrated circuit fabrication
JP3217690B2 (ja) * 1996-03-22 2001-10-09 株式会社東芝 半導体装置の製造方法
DE19705791C1 (de) * 1997-02-14 1998-04-02 Siemens Ag Leistungs-MOSFET
DE19743342C2 (de) * 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
KR100298438B1 (ko) * 1998-01-26 2001-08-07 김영환 박막트랜지스터및이의제조방법
DE19837555A1 (de) * 1998-08-19 2000-03-02 Winkelstroeter Dentaurum Kieferorthopädische Vorrichtung zum Vorverlagern des Unterkiefers
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
DE10004984A1 (de) * 2000-02-04 2001-08-16 Infineon Technologies Ag Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2002203969A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
KR100364815B1 (en) * 2001-04-28 2002-12-16 Hynix Semiconductor Inc High voltage device and fabricating method thereof
WO2006038504A1 (ja) * 2004-10-04 2006-04-13 Matsushita Electric Industrial Co., Ltd. 縦型電界効果トランジスタおよびその製造方法
US7977736B2 (en) * 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101553915A (zh) * 2006-09-20 2009-10-07 美光科技公司 具有垂直定向纳米棒的泄漏降低的dram存储器单元及其制造方法
US8643087B2 (en) 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
CN102881637B (zh) * 2006-11-22 2015-10-21 旺宏电子股份有限公司 半导体电路后段工艺系统与方法
CN101752236B (zh) * 2009-10-26 2011-10-19 南京大学 一种调控GaAs半导体与栅介质间能带补偿的原子层沉积Al2O3/HfO2方法
CN103107088A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 具有周围栅极结构的鳍型场效应晶体管及其制造方法
CN103107088B (zh) * 2011-11-11 2016-06-01 中芯国际集成电路制造(上海)有限公司 具有周围栅极结构的鳍型场效应晶体管及其制造方法
CN107204362A (zh) * 2016-03-18 2017-09-26 株式会社日本显示器 半导体装置
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
CN110752157A (zh) * 2019-11-08 2020-02-04 中国科学院物理研究所 三维悬空环栅结构半导体场效应晶体管器件的制备方法及其产品
CN111739944A (zh) * 2020-07-07 2020-10-02 上海大学 一种全包围栅极突触晶体管、制备方法及电路连接方法
CN111739944B (zh) * 2020-07-07 2021-06-01 上海大学 一种全包围栅极突触晶体管、制备方法及电路连接方法
CN113013248A (zh) * 2021-02-19 2021-06-22 上海大学 一种突触晶体管及其制备方法
CN113013248B (zh) * 2021-02-19 2022-07-12 上海大学 一种突触晶体管及其制备方法
WO2023236359A1 (zh) * 2022-06-10 2023-12-14 中国科学院微电子研究所 一种晶体管器件及存储器
WO2023236358A1 (zh) * 2022-06-10 2023-12-14 中国科学院微电子研究所 一种晶体管器件的制造方法

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Publication number Publication date
KR100574317B1 (ko) 2006-04-26
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WD01 Invention patent application deemed withdrawn after publication

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