CN1805152A - 具有布线沟道的场效应晶体管(fet)及其制造方法 - Google Patents

具有布线沟道的场效应晶体管(fet)及其制造方法 Download PDF

Info

Publication number
CN1805152A
CN1805152A CNA2005101036251A CN200510103625A CN1805152A CN 1805152 A CN1805152 A CN 1805152A CN A2005101036251 A CNA2005101036251 A CN A2005101036251A CN 200510103625 A CN200510103625 A CN 200510103625A CN 1805152 A CN1805152 A CN 1805152A
Authority
CN
China
Prior art keywords
layer
wire channels
semiconductor substrate
raceway groove
fet according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101036251A
Other languages
English (en)
Other versions
CN100517748C (zh
Inventor
金成玟
黎明
尹恩贞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1805152A publication Critical patent/CN1805152A/zh
Application granted granted Critical
Publication of CN100517748C publication Critical patent/CN100517748C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在场效应晶体管(FET)及其制造方法中，该FET包括，半导体衬底，形成在半导体衬底上的源区和漏区，电连接源区和漏区的多个布线沟道，多个布线沟道以两列和至少两行布置，以及围绕多个布线沟道的每一个的栅介质层，以及围绕栅介质层和多个布线沟道的每一个的栅电极。

Description

具有布线沟道的场效应晶体管(FET)及其制造方法
技术领域
本发明涉及场效应晶体管(FET)及其制造方法。更具体，本发明涉及具有多个布线沟道的FET及其制造方法。
背景技术
随着半导体器件的应用扩大，高度集成和/或高速的半导体器件的需求不断增加。因为半导体器件的集成度增加，因此设计规则变得更小。由于减小设计规则，场效应晶体管(FET)的沟道长度和沟道宽度同样地减小。沟道长度的减小可能导致短沟道效应。沟道宽度的减小可能导致窄沟道效应。短沟道效应可能显著地影响沟道区在的源/漏区中的电势。窄沟道效应可能增加阈值电压。为了防止短沟道效应和/或窄沟道效应的产生，提出了具有新结构的各种FET。
最近，在半导体领域中，特别在纳米尺寸区域技术中进行努力，以增加晶体管的驱动电流和减小短沟道效应。通常，致力于使用几种方法，以获得这些结果。这些尝试的例子包括凹陷的沟道阵列晶体管(RCAT)、鳍型FET(FinFET)和栅-全-围绕晶体管(gate-all-aroundtransistor)(GAT)。在美国专利申请号2004/0063286中公开了先前尝试的例子，在此将其引入作为参考。
这些常规器件的每一种以及制造这些器件的相应方法具有一种或多种缺点。例如，这些常规器件在执行快速操作的能力方面受到限制。而且，由于制造限制，例如，相对于在干法刻蚀过程中可以获得的刻蚀深度，这些常规器件中的间隔沟道层的数目被限制。
由此，需要通过使用多个布线沟道能增加电流负载的FET和通过控制布线沟道和通过将FET的源区和漏区分开能减小短沟道效应以防止穿通现象的FET。
发明内容
因此本发明涉及一种具有多个布线沟道的场效应晶体管(FET)及其制造方法，基本上克服由于相关技术的限制和缺点的一个或多个问题。
本发明的实施例的特点是提供一种具有多个布线沟道的FET及其制造方法，能够防止短沟道效应和窄沟道效应的产生。
本发明的实施例的另一特点是提供另一种具有多个布线沟道的FET及其制造方法，能够增加相应的半导体器件的操作速度。
本发明的实施例的再一特点是提供另一种具有多个布线沟道的FET及其制造方法，其中布线沟道完全被栅电极围绕，通过栅电极便于沟道的控制，由此防止短沟道效应和使在布线沟道的外表面形成的反相区最小化。
本发明的实施例的又一个特点是提供一种具有多个布线沟道的FET及其制造方法，其中沟道的宽度被增加到防止窄沟道效应。
通过一种场效应晶体管(FET)可以提供上述特点及其他优点的至少一种，该场效应晶体管(FET)包括，半导体衬底，形成在半导体衬底上的源区和漏区，电连接源区和漏区的多个布线沟道，多个布线沟道以两列和至少两行布置，以及围绕多个布线沟道的每一个的栅介质层，以及围绕栅介质层和多个布线沟道的每一个的栅电极。
在该FET中，多个布线沟道的每一个可以由单晶硅形成。在最上面的行中的多个布线沟道的每一个可以具有第一尺寸，以及在最下面的行中的多个布线沟道的每一个可以具有第二尺寸，第一尺寸和第二尺寸可以不同。第一尺寸可以小于第二尺寸。第一尺寸可以大于第二尺寸。
另外，多个布线沟道的行数目可以是三个。在此情况下，中间行可以具有第三尺寸，第三尺寸可以在第一尺寸和第二尺寸之间。多个布线沟道的每一行的尺寸可以小于多个布线沟道的更下面行的尺寸，以及大于多个布线沟道的更上面行的尺寸，以便最上面的行中的多个布线沟道可以具有最小的尺寸，以及最下面的行中的多个布线沟道可以具有最大的尺寸。
通过一种场效应晶体管(FET)可以提供上述特点及其他优点的至少一种，该场效应晶体管(FET)包括，半导体衬底，形成在半导体衬底上的源区和漏区，由单晶硅形成的多个布线沟道，多个布线沟道电连接源区和漏区，多个布线沟道以两列和至少一行布置，围绕多个布线沟道的每一个的栅介质层，以及围绕栅介质层和多个布线沟道的每一个的栅电极。
在任何一个FET中，半导体衬底可以是单晶硅或绝缘体上的硅(SOI)衬底。源区和漏区可以由选自由单晶硅、多晶硅、金属和金属硅化物构成的组的材料形成。
多个布线沟道的每一个可以具有基本上正方形形状，以及多个布线沟道的每一个的厚度可以约小于30nm。另外地，多个布线沟道的每一个可以具有基本上圆滑的形状，以及多个布线沟道的每一个可以具有约小于30nm的直径。
任何一个FET还可以包括在源区和漏区之间的半导体衬底的上部区域中形成的防沟道形成层，防沟道形成层可被操作为防止底部晶体管的操作。防沟道形成层可以由绝缘材料或半导体衬底的杂质掺杂区形成。
任何一个FET还可以包括在源区和漏区以及栅电极之间插入的防短路绝缘层，防短路绝缘层可被操作为防止源区和漏区以及栅电极之间短路。防短路绝缘层可以是硅热氧化物或硅氧化物。
源区和漏区可以与半导体衬底隔开预定距离。
布线沟道的最上面行的上表面可以与源区和漏区的上表面齐平。另外地，布线沟道的最上面行的上表面可以低于源区和漏区的上表面。
栅介质层可以是硅热氧化物膜，可以具有约50-100之间的厚度。
栅电极可以是由杂质-掺杂的多晶硅、金属硅化物或金属杂质掺杂的多晶硅形成的单个薄膜。另外地，栅电极可以是由杂质-掺杂的多晶硅、金属硅化物或金属杂质的至少两层形成的复合膜。
通过一种制造场效应晶体管(FET)的方法可以提供上述特点及其他优点的至少一种，该方法包括，在半导体衬底上形成沟道形成制备层，沟道形成制备层包括在半导体衬底上顺序地层叠的第一牺牲层、第一沟道层、第二牺牲层和第二沟道层，在沟道形成制备层上形成硬掩模层，构图硬掩模层和沟道形成制备层，以限定半导体衬底的有源区，构图硬掩模层，以减窄硬掩模层，由此露出沟道形成制备层的上表面的边缘部分，在半导体衬底上形成第一介质层，以覆盖减窄的硬掩模层和沟道形成制备层，然后平整第一介质层，以露出减窄的硬掩模层，构图第一介质层和减窄的硬掩模层的一部分，以除去减窄的硬掩模层的一部分，由此形成虚拟栅图形和露出部分沟道形成制备层，有选择地刻蚀邻近于虚拟栅图形的沟道形成制备层的露出部分，以露出半导体衬底，在露出的半导体衬底上有选择地生长外延层，以邻近于沟道形成制备层形成源区和漏区图形，在包括虚拟栅以及源区和漏区图形的半导体衬底上形成第二介质层，然后平整第二介质层，以露出虚拟栅图形，有选择地刻蚀剩下的硬掩模层，除去剩下的硬掩模层，由此露出部分沟道形成制备层，然后刻蚀沟道形成制备层的露出部分，以露出半导体衬底，除去第二介质层和第一介质层的上部，露出在半导体衬底上剩下的沟道形成制备层的侧壁，有选择地刻蚀沟道形成制备层，除去第一和第二牺牲层，由此由第一和第二沟道层形成多个布线沟道，在半导体衬底上形成栅介质层，以围绕多个布线沟道的每一个，在栅介质层上形成栅电极，以形成围绕多个布线沟道的每一个的栅极。
通过一种制造场效应晶体管(FET)的方法可以提供上述特点及其他优点的至少一种，该方法包括，在半导体衬底上形成沟道形成制备层，沟道形成制备层包括在半导体衬底上顺序地层叠的牺牲层和沟道层，沟道层由单晶硅形成，在沟道形成制备层上形成硬掩模层，构图硬掩模层和沟道形成制备层，以限定半导体衬底的有源区，构图硬掩模层，以减窄硬掩模层，由此露出沟道形成制备层的上表面的边缘部分，在半导体衬底上形成第一介质层，以覆盖窄硬掩模层和沟道形成制备层，然后平整第一介质层，以露出减窄的硬掩模层，构图第一介质层和减窄的硬掩模层的一部分，以除去部分窄硬掩模层，由此形成虚拟栅图形和露出部分沟道形成制备层，有选择地刻蚀邻近于虚拟栅图形的沟道形成制备层的露出部分，以露出半导体衬底，在露出的半导体衬底上有选择地生长外延层，以邻近于沟道形成制备层形成源区和漏区图形，在包括虚拟栅以及源区和漏区图形的半导体衬底上形成第二介质层，然后平整第二介质层，以露出虚拟栅图形，有选择地刻蚀剩下的硬掩模层，以除去剩下的硬掩模层，由此露出部分沟道形成制备层，然后刻蚀沟道形成制备层的露出部分，以露出半导体衬底，除去第二介质层和第一介质层的上部，以露出在半导体衬底上剩下的沟道形成制备层的侧壁，有选择地刻蚀沟道形成制备层，以除去第一和第二牺牲层，由此由沟道层形成多个单晶硅布线沟道，在半导体衬底上形成栅介质层，以围绕多个布线沟道的每一个，在栅介质层上形成栅电极，以形成围绕多个布线沟道的每一个的栅极。
附图说明
通过参考附图详细描述其优选示例性实施例对所属领域的普通技术人员来说本发明的上述及其他特点和优点将变得更明白，其中：
图1A至1C说明根据本发明的各个实施例的场效应晶体管(FET)的有源图形的透视图；
图1D是根据本发明的实施例的FET的垂直扫描电子显微相片；
图2说明沿图1A的线A-A′的截面；
图3A说明根据本发明的实施例的FET的示意性透视图；
图3B说明沿图3A的线X-X′的截面；
图3C说明沿图3A的线Y1-Y1′的截面；
图3D说明沿图3A的线Y2-Y2′的截面；
图4A说明根据本发明的另一实施例的FET的示意性透视图；
图4B说明沿图4A的线X-X′的截面；
图4C说明沿图4A的线Y1-Y1′的截面；
图4D说明沿图4A的线Y2-Y2′的截面；
图5A至17D说明根据本发明的示例性实施例制造FET的方法中的阶段，其中图5A，6A，...，和17A说明FET的示意性透视图，图5B，6B，...，和17B说明分别沿图5A，6A，...，和17A的线X-X′的剖面，图5C，6C，...，13C和17C说明分别沿图5A，6A......和17A的线Y1-Y1′的剖面，以及图12D，13D，14C，15C，16C和17D分别说明沿图12A，13A，...，和17A的线Y2-Y2′的剖面；
图18A至21C说明根据本发明的另一示例性实施例制造FET的方法中的阶段，其中，图18A，19A，20A和21A说明FET晶体管的示意性透视图，图18B，19B，20B和21B分别说明沿图18A，19A，20A和21A的线X-X′的剖面，以及图18C，19C，20C和21C分别说明沿图18A，19A，20A和21A的线Y1-Y1′的剖面图；以及
图22A和22B示出形成以两列和三行排列的多个布线沟道。
具体实施方式
在此将于2004年9月7在韩国知识产权局申请的、名称为“Metal-Oxide-Semiconductor Transistor Comprising Multiple WireBridge Channels and Method of Manufacturing the Metal-Oxide-Semiconductor Transistor”的韩国专利申请号2004-71225全部引入作为参考。
现在参考附图更完全地描述本发明，附图中示出本发明的示例性实施例。但是，本发明可以以不同的形式体现，不应该认为局限于在此阐述的实施例；相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚放大了层和区域的厚度。还应该理解当一个层被称为在其他层或衬底“上”时，它可以直接在其他层或衬底上，或可也以存在插入层。此外，应当理解当一个层被称为在其他层下面时，它可以直接在下面，以及也可以存在一个或多个插入层。另外，还应当理解当一个层被称为在两个层之间时，它可以是两个层之间唯一的层，或也可以存在一个或多个插入层。不同附图中的相同参考数字表示相同的元件。
场效应晶体管(FET)
图1A至1C说明根据本发明的各个实施例的场效应晶体管(FET)的有源图形的透视图。
参考图1A，FET的有源图形包括具有相应的源/漏区42的一对源/漏区图形40，以及多个下布线沟道12e和上布线沟道14e。下和上布线沟道12e和14e电连接源/漏区42。尽管未示出，但是有源图形可以形成在半导体衬底上。
布线沟道12e，14e可以平行于源/漏区图形40的每一个的底表面或半导体衬底的上表面(图3A的100)，半导体衬底的上表面低于源/漏区图形40。
源/漏区图形40可以形成为每个具有预定的厚度、预定的宽度以及预定的长度。例如，源/漏区图形40可以是矩形实体，如图所示。考虑到FET的源/漏区的电性能，每个源/漏区图形40可以设为具有适当的尺寸，例如，l1×l2×l3。在图1A至1C中，考虑到设计规则，每个源/漏区图形40的厚度l1被设为适当的尺寸。考虑到设计规则、布线沟道12e和14e尺寸、布线沟道的列数目以及相邻列之间的间隔，每个源/漏区图形40的宽度l2被设为适当的尺寸。考虑到设计规则、布线沟道12e和14e的尺寸、布线沟道的行数目以及相邻行之间的间隔，每个源/漏区图形40的高度l3被设为适当的尺寸。
源/漏区42被限定在源/漏区图形40内。源/漏区42可以占据相应的源/漏区图形40的整个区域，如由图4A可以看到，或可以仅仅占据源/漏区图形40的区域的一部分，如由，例如图1A至1C和图3A，3C和3D可以看到。由此，如图3A，3C和3D所示，在半导体衬底100和源/漏区图形140内的源/漏区142之间可能有间隙。因此，源/漏区42的底表面可以与源/漏区图形40的底表面齐平或高于源/漏区图形40的底表面。源/漏区与半导体衬底分开是优选的，即，后一种情况，以防止在位于源/漏区图形40下面的半导体衬底内形成沟道。另外，该布置能够减小流入半导体衬底的漏电流。
源/漏区图形40可以由单晶硅(Si)、多晶硅、金属、金属硅化物、或其他适合的材料形成。当源/漏区图形40由单晶Si或多晶硅形成时，源/漏区42可以用杂质离子注入，以限定源/漏区42。当源/漏区图形40由金属或金属硅化物形成时，源/漏区42占据源/漏区图形40的整个区域。当用杂质离子注入源/漏区图形40时，源/漏区42的底表面可以被控制为等于或高于源/漏区图形40的底表面。此外，源/漏区42可以形成为在垂直于布线沟道12e和14e的至少两行的方向上具有预定的掺杂分布(profile)。因此，尽管多个布线沟道12e和14e的行数目可以增加，但是可以保持均匀的源/漏结电容量。
图1A说明其中由单晶Si形成的布线沟道12e和14e以两行×两列排列的示例性布置，每个布线沟道与其他布线沟道隔开预定距离。在本发明中，布线沟道可以以至少一行和至少两列排列。
尽管主要说明了布线沟道的两行和两行的示例性布置，但是本发明不局限于这种结构。例如，可以形成如图1B所示的单行布线沟道或可以形成如图1C所示的三行布线沟道。图1B说明其中由单晶Si形成的布线沟道12e以一行×两列排列的示例性布置。由此，图1B仅仅包括以单行排列的两个下布线沟道12e。图1C说明其中由单晶Si形成的布线沟道12e，14e和16e以三行×两列排列的示例性布置。因此，图1C包括两个下布线沟道12e，两个中间布线沟道14e以及两个上布线沟道16e。
图1D是根据本发明的实施例的FET的垂直扫描电子显微相片。
如图1D可以看到，最上面的行中的多个布线沟道的每一个具有第一尺寸，例如，直径或宽度，以及最下面的行中的多个布线沟道的每一个具有第二尺寸，第一尺寸和第二尺寸是不同的。在图1D中，第一尺寸图示为小于第二尺寸。在包括三行的实施例中，如图1C所示，中间行具有第三尺寸，第三尺寸在第一尺寸和第二尺寸之间。由此，多个布线沟道的每一行的尺寸可以小于多个布线沟道的更下一行的尺寸以及大于多个布线沟道的更上一行的尺寸，以便最上面的行中的多个布线沟道可以具有最小的尺寸，以及最下面的行中的多个布线沟道可以具有最大的尺寸。
如上所述，布线沟道12e的最下面的行的底表面可以等于或高于源/漏区图形40的底表面。优选，布线沟道的最下面的行的底表面高于源/漏区图形的底表面，由此在布线沟道12e和半导体衬底之间提供间隙。当布线沟道的最下面的行的底表面等于源/漏区图形40的底表面时，最下面的行中的布线沟道12e接触半导体衬底100，由此允许电流流过布线沟道12e，以泄漏到半导体衬底100中。
此外，最上面的行，例如图1A中的14e中的布线沟道的上表面可以等于源/漏区图形40的上表面(如图1C可以看到)或低于源/漏区图形40的上表面(如图1A和1B可以看到)。优选最上面的行中的布线沟道的上表面低于源/漏区图形40的上表面，以防止在FET的制造过程中损坏最上面的行中的布线沟道14e，由此提高FET的可靠性。
考虑到设计规则及其他因素，布线沟道12e和14e的长度C1被设为适当的尺寸。每个布线沟道的截面形状和/或尺寸可以被适当地设置，以提高电性能，特别提高FET的电流性能。布线沟道12e和14e的截面形状优选可以是其中可以形成各向同性沟道的形状。例如，根据本发明的实施例的布线沟道可以具有基本上是正方形、矩形、椭圆形或圆形的截面形状。此外，每个布线沟道的截面尺寸可以约小于30nm，以形成完全耗尽的沟道。尽管在此论述了示例性截面形状和尺寸，但是本发明的布线沟道的截面形状和尺寸不局限于这些示例性形状和尺寸。
图2说明沿图1A的线A-A′的布线沟道的截面形状的各个例子。参考图2，布线沟道12e和14e可以具有基本上是正方形、矩形、椭圆形或圆形的截面。当布线沟道12e和14e具有基本上是圆形的截面时，从各个方向观察布线沟道12e和14e的形状是几乎相同的。因此，当预定电压施加到栅电极时，在布线沟道12e和14e内可以形成均匀电场。具有基本上是圆形截面的布线沟道112e和114e用作完全各向同性沟道，且由此具有基本上是圆形截面的布线沟道中流动的电流比具有基本上是矩形截面的布线沟道中流动的电流更多。
优选，布线沟道12e和14e的截面足够大，以当预定电压施加到栅电极时完全耗尽整个沟道。致使布线沟道12e和14e是完成耗尽型的截面尺寸C2，C3和C4可以取决于栅压、栅绝缘膜的性能和厚度以及沟道的掺杂级别而变化。如果反型层约为10nm厚度，如在当前平面晶体管中，那么布线沟道12e和14e的截面尺寸C2，C3和C4优选可以在约10至40nm之间，更优选小于30nm，例如，约25nm。
图3A说明根据本发明的实施例的FET的示意性透视图。图3B，3C和3D分别说明沿图3A的线X-X′，Y1-Y1′和Y2-Y2′的截面。
参考图3A至3D，FET包括半导体衬底100、包括相应的源/漏区142的一对源/漏区图形140、示例性的二×二阵列的布线沟道112e和114e、栅绝缘膜182a以及用作栅电极的导电图形184。源/漏区图形140和构成有源图形的二×二阵列的布线沟道112e和114e基本上等于先前描述的那些元件，其描述将不再重复。在本实施例中，布线沟道112e和114e的截面基本上是圆形。另外地，布线沟道112e和114e的截面可以基本上是椭圆形。
半导体衬底100可以由半导体材料例如单晶Si形成。例如，半导体衬底100可以是体Si衬底或绝缘体上的硅(SOI)衬底。在半导体衬底100中可以形成隔离区(未示出)。在此情况下，有源图形位于除形成隔离区的部分以外的部分半导体衬底100上。
限定在源/漏区图形140内的源/漏区142和布线沟道112e和114e不限定在半导体衬底100中，而是在半导体衬底100上。源/漏区图形140在半导体衬底100上彼此隔开预定距离。布线沟道112e和114e被插入源/漏区图形140之间，以电连接源/漏区142。
在布线沟道112e和114e的外周边上和围绕外周边形成栅介质层182a，例如，栅绝缘膜。更具体地说，在用作栅电极的导电图形184和布线沟道112e和114e之间插入栅绝缘膜182a。栅绝缘膜182a可以是Si热氧化物膜，以及考虑到半导体器件的设计规则或电性能可以具有适当的厚度。例如，栅绝缘膜182a可以是具有约50至100厚度的Si热氧化物膜。
用作栅电极的导电图形184围绕栅绝缘膜182a以及设置在源/漏区图形140之间。如图3A所示，用作栅电极的导电图形184可以在垂直于布线沟道112e和114e延伸的方向上延伸，可以与用于相邻单元的栅电极的导电图形一起形成栅极线，以用作字线。
用作栅电极的导电图形184可以是由导电材料形成的单个薄膜，导电材料例如是，杂质-掺杂的多晶硅、金属硅化物、或金属、或由导电材料的至少两种形成的复合膜，例如，具有小于多晶硅的电阻率的多晶硅和导电材料。在本实施例中，用作栅电极的导电图形184可以是由多晶硅形成的单个薄膜。
根据本发明在FET中可以附加地设置防短路绝缘层182b。在本实施例中，如图3C和3D所示，防短路绝缘层182b设置在用作栅电极的导电图形184和源/漏区图形140之间，以防止导电图形184接触源/漏区图形140。防短路绝缘层182b可以是单个绝缘膜或复合绝缘膜。尽管形成防短路绝缘层182b的绝缘材料不被严格地限制，但是鉴于FET的制造工艺，优选防短路绝缘层182b是在用于形成栅绝缘膜182a的热氧化过程中形成的Si热氧化物或在层间绝缘膜的形成过程中淀积的氧化硅(SiO2)，层间绝缘膜的形成是在用作栅电极的导电图形184的形成之后。
图4A说明根据本发明的另一实施例的FET的示意性透视图。图4B，4C和4D分别说明沿图4A的线X-X′，Y1-Y1′和Y2-Y2′的截面。
参考图4A至4D，在半导体衬底200a中形成隔离区205。隔离区205由绝缘材料如SiO2形成。被隔离区205围绕的半导体衬底200a的区域是有源区。
在半导体衬底200a的有源区中形成防沟道形成层270。防沟道形成层270防止在半导体衬底200a内形成沟道。更具体地说，防沟道形成层270防止可能引起短沟道效应的底部晶体管的操作，特别当源/漏区图形240之间的间隔被减窄时。防沟道形成层270可以形成在半导体衬底200a的区域中，其上设置沟道212d和214d。在此情况下，防沟道形成层270从半导体衬底200a的上表面向下延伸预定深度。
防沟道形成层270可以是绝缘材料层，或更优选用高浓度杂质离子掺杂的区域，以防止载流子的移动。如果使用用p+杂质离子掺杂的p型半导体衬底200a，以及载流子是电子，那么防沟道形成层270可以是p型半导体衬底200a的一部分。
在本实施例中，源/漏区242占据源/漏区图形240的整个区域。即使当源/漏区242占据源/漏区图形240的整个区域，源/漏区图形240也可以由导电材料，例如单晶Si、多晶硅、金属、金属硅化物其他导电材料形成。当源/漏区242占据源/漏区图形240的整个区域时，有增加基础晶体管操作的可能性。
根据本发明，布线沟道212d和214d可以具有基本上是正方形或矩形的截面形状，与常规板形状相反。在本发明的该实施例中，布线沟道212d和214d具有基本上是正方形的截面形状，如图4B可以看到。
布线沟道212d和214d具有约10至40nm尺寸的截面，因此它们可以形成完成耗尽型沟道。如上所述，布线沟道212d和214d以两行×两列排列。而且，上布线沟道214d的上表面低于源/漏区图形240的上表面。
在本发明的该实施例中，用于栅电极的导电图形284是多晶硅薄膜284a和金属硅化物薄膜284b的复合薄膜。该结构是有利的，因为多晶硅薄膜284a提供优异的间隙填充性能，以及金属硅化物薄膜284b具有小的电阻。具体，如下所述，优异的间隙填充性能便于FET的制造。由此，当用于栅电极的导电图形284包括多晶硅薄膜284a和金属硅化物薄膜284b时，可以更容易地制造导电图形284以及可以增加FET的操作速度。
如上所述，尽管根据先前和本实施例的每个FET包括图1A的有源图形，其中布线沟道以两行和两列排列，但是本发明不局限于两×两布线沟道布置。具体，图1B和1C所示的有源图形也可以应用于根据先前和本实施例的FET。
如上所述，根据本发明的FET包括在源/漏区之间彼此隔开排列的多个布线沟道。根据本发明的实施例的FET可以是GAA FET或包括完全耗尽型沟道的FET，在GAA FET中，栅电极围绕布线沟道的整个外部，在完全耗尽型沟道的FET中，所有布线沟道相反。根据本发明的另一实施例的FET可以是包括各向同性沟道的FET，其中布线沟道具有圆形或矩形截面，与常规的板形截面形状相反。
制造场效应晶体管(FET)的方法
现在参考图5A至17D描述根据本发明的实施例制造场效应晶体管(FET)的方法。具体，图5A至17D说明根据本发明的示例性实施例制造FET的方法中的阶段，图5A，6A，...，和17A说明FET的示意性透视图，图5B，6B，...，和17B说明分别沿图5A，6A，...，和17A的线X-X′的剖面，图5C，6C，...，13C和17C说明分别沿图5A，6A，...，17A的线Y1-Y1′的剖面，以及图12D，13D，14C，15C，16C和17D分别说明沿图12A，13A，...，和17A的线Y2-Y2′的剖面。
参考图5A-5C，在半导体衬底100上形成沟道形成制备层110。例如，半导体衬底100可以是，例如单晶Si衬底或绝缘体上的硅(SOI)衬底。半导体衬底100可以包括隔离区(未示出)。隔离区可以使用常规制造工艺例如浅沟槽隔离(STI)工艺来形成。然后在半导体衬底100上形成沟道形成制备层110。
在本实施例中，将形成具有以两行×两列示例性地排列的布线沟道的FET。为了制造具有这种布线沟道结构的FET，沟道形成制备层110包括在半导体衬底100上顺序地层叠的第一牺牲层111、第一沟道层112、第二牺牲层113以及第二沟道层114。在将根据图18A-21C描述的选择性实施例中，沟道形成制备层110可以附加地包括第二沟道层114上的第三牺牲层(根据本实施例未示出)。当沟道形成制备层110具有作为最上层的沟道层时，如图5A-5C所示，其中最上面的布线沟道的上表面等于源/漏区图形的上表面的FET被制造，如图1C所示。另外，当沟道形成制备层110具有作为最上层的牺牲层时，其中最上面的布线沟道的上表面低于源/漏区图形的上表面的FET被制造，如所示，例如图1A和1B。
作为本实施例的再一选择性方案，为了制造其中布线沟道以一行×两列排列的FET，如图1B所示，沟道形成制备层110仅仅包括第一牺牲层111和第一沟道层112。在该选择性布置中，第二牺牲层113可以附加地形成在第一沟道层112上。为了制造其中以三行×两列排列布线沟道的FET，如图1C所示，沟道形成制备层110包括第一牺牲层111、第一沟道层112、第二牺牲层113、第二沟道层114、第三牺牲层(图18A的215)以及附加的第三沟道层(未示出)。在该选择性布置中，第四牺牲层(未示出)可以附加地形成在第三沟道层112上。如从沟道形成制备层110的上述选择性布置可以看到，在本发明的上下文中布线沟道的各种布置都是可能的。
第一和第二牺牲层111和113以及第一和第二沟道层112和114可以使用外延生长方法来形成，以控制每个层的厚度。根据需要，可以使用氢气退火平整第一和第二牺牲层111和113。优选形成相对于第一和第二沟道层112和114有刻蚀选择率的第一和第二牺牲层111和113。此外，第一和第二牺牲层111和113优选具有与第一和第二沟道层112和114相似的晶格常数。
第一和第二沟道层112和114可以由外延Si例如单晶Si形成。当第一和第二沟道层112和114由外延Si形成时，第一和第二牺牲层111和113可以由外延硅化锗(SiGe)形成。在本发明的上下文中，沟道层112和114由外延Si形成，牺牲层111和113由外延的SiGe形成。在此情况下，优选就地依次形成第一和第二牺牲层111和113以及第一和第二沟道层112和114。
第一和第二外延SiGe层111和113可以使用分子束外延方法来形成。为了生长第一和第二外延SiGe层111和113，可以使用SiH4、SiH2Cl2、SiCl4、或Si2H6作为Si源气体，以及可以使用GeH4气体作为锗源气体。第一和第二外延SiGe层可以具有约10至30％之间的锗浓度。考虑到最下面的布线沟道(图3A的112e)和半导体衬底100之间希望的间隔，第一外延的SiGe层111可以形成至预定的厚度。考虑到布线沟道(图3A的112e和114e)之间希望的间隔，第二外延的SiGe层113可以形成至预定的厚度。例如，第一和第二外延SiGe层111和113每个可以具有约10至40nm的厚度。但是第一和第二外延SiGe层111和113的每一个的厚度不局限于这些示例性值。
更具体地说，第一和第二外延SiGe层可以被外延地生长至约小于30nm的厚度。尽管通过减小层中的Ge浓度，第一和第二外延SiGe层可以生长比30nm更厚，例如，Si0.8Ge0.2，可以形成约50nm厚度的层，具有这种大厚度的层的选择性刻蚀是困难的。而且，具有大于临界厚度即约30nm厚度的层可以导致位错的形成。优选，使用Si0.7Ge0.3，以及第一和第二外延SiGe层形成至约小于30nm，例如约25nm，的厚度。
第一和第二外延Si层112和114可以使用分子束外延方法来形成。为了生长第一和第二外延Si层112和114，可以使用SiH4、SiH2Cl2、SiCl4或Si2H6气体作为Si源气体。考虑到布线沟道的截面尺寸，第一和第二外延Si层112和114可以形成至预定的厚度。如果布线沟道(图3A的112e和114e)的截面的目标高度处于约10至30nm之间的范围内，那么第一和第二外延Si层112和114优选可以形成为具有约15至40nm的厚度，亦即，该厚度略微地大于目标高度。之后将描述第一和第二外延Si层112和114形成为略微地大于目标高度的厚度的原因。但是，第一和第二外延Si层112和114的每一个的厚度不局限于这些示例性值。
然后在沟道形成制备层110上形成硬掩模层120。考虑到制造FET的方法的后续方面，硬掩模层120由相对于形成沟道层的材料，例如Si和形成牺牲层的材料，例如SiGe，具有高刻蚀选择率的材料形成。由此，硬掩模层120可以由氮化硅(SiN)形成。硬掩模层120可以具有约100nm以下的厚度，以及可以使用常规淀积方法例如化学气相淀积(CVD)方法、亚常压CVD(SACVD)方法、低压CVD(LPCVD)方法、等离子增强的CVD(PECVD)方法或其他相似的方法来形成。
在形成硬掩模层120之前，可以在待插入沟道形成制备层110和硬掩模层120之间的沟道形成制备层110上形成缓冲层(未示出)，例如，焊盘氧化物膜如SiO2。缓冲层减小来自硬掩模层120的应力。
参考图6A-6C，通过构图沟道形成制备层110和硬掩模层120，分别形成沟道形成制备图形110a和硬掩模图形120a。沟道形成制备图形110a包括第一SiGe图形111a、第一Si图形112a、第二SiGe图形113a以及第二Si图形114a。沟道形成制备图形110a具有对应于半导体衬底100的有源区的尺寸。例如，沟道形成制备图形110a可以大至互相隔离的每个单元。硬掩模图形120a小于沟道形成制备图形110a。更具体地说，在图6A所示X-X′的方向上硬掩模图形120a比沟道形成制备图形110a至少窄预定宽度2d1。在Y1-Y1′方向上，硬掩模图形120a也可以具有比沟道形成制备图形110a更窄的减小长度d2，如图6C所示。考虑到下面将描述的后续工序步骤，X-X′方向上的宽度差d1可以优选等于或类似于第一外延Si层112的每一个的厚度。
沟道形成制备图形110a和硬掩模图形120a的形成可以以以下方式完成。首先使用常规光刻工艺构图沟道形成制备层110和硬掩模层120为形成制备图形110a的尺寸。例如，可以使用光刻胶图形(未示出)或构图的掩模层，即，掩模图形120a作为刻蚀掩模，以刻蚀沟道形成制备层110。然后使用各向同性刻蚀工艺进一步刻蚀硬掩模层120宽度d1。当硬掩模层120由SiN形成时，可以使用包括磷酸(H3PO4)的刻蚀液执行各向同性刻蚀工艺。各向同性刻蚀工艺形成硬掩模图形120a，在X-X′和Y1-Y1′的每一个的方向比沟道形成制备图形110a小2d1。
参考图7A-7C，在半导体衬底100、沟道形成制备图形110a以及硬掩模图形120a上淀积第一介质层，例如，厚的模制绝缘层。然后例如通过化学机械抛光(CMP)平整第一介质层，直到硬掩模图形120a被露出。最终，在半导体衬底100上形成围绕沟道形成制备图形110a和硬掩模图形120a的模制图形132。模制图形132优选由相对于第一和第二SiGe图形111a和113a以及第一和第二Si图形112a和114a具有高刻蚀选择率的材料形成。例如，当硬掩模图形120a由SiN形成时，模制的图形132可以由SiO2形成。在此情况下，模制图形132可以是选自不掺杂的硅玻璃(USG)膜、高密度等离子体(HDP)氧化物膜、等离子体增强的-四乙基原硅酸酯(PE-TEOS)膜以及USG膜、HDP氧化物膜和PE-TEOS的组合中的SiO2膜。
参考图8A-8C，模制图形132和硬掩模图形120a被同时构图，以形成虚拟栅图形130b，包括模制图形132的一部分132b和硬掩模图形120a的剩余部分120b。模制图形132a的另一部分132a剩余在半导体衬底100上。在该构图过程中，可以使用光刻胶图形作为刻蚀掩模。可以使用以相同的速率刻蚀SiN膜和SiO2膜的刻蚀气体同时刻蚀模制图形132和掩模图形120a。但是，如果，在图6A至6C的工序中硬掩模层120被构图，以形成具有宽度d3的硬掩模图形120a，代替d2，那么在图8A-8C的刻蚀工序中掩模图形120a不必被进一步刻蚀。
模制图形132和硬掩模图形120a被刻蚀，直到沟道形成制备图形110a的上表面，例如，第二Si图形114a在虚拟栅图形130b的两侧上露出。此时，部分缓冲层，如果存在，被除去，以露出沟道形成制备图形110a。虚拟栅图形130b可以在X-X′方向上线型延伸以及可以具有预定的尺寸，即d3，虚拟栅图形130b是刻蚀的结果，预定尺寸可以考虑到设计规则、FET的沟道长度等来设置。
参考图9A-9C，被虚拟栅图形130b露出的部分沟道形成制备图形110a被各向异性地干法刻蚀，直到半导体衬底100被露出。为了执行该刻蚀，可以选择刻蚀气体，以便虚拟栅图形130b和模制图形132a可以用作刻蚀掩模。例如，可以使用Si和SiGe相对于SiO2膜和SiN膜提供高刻蚀选择率，同时Si相对于SiGe提供1∶1的刻蚀选择率的刻蚀气体。优选，第一和第二Si图形112a和114a以及第一和第二SiGe图形111a和113a可以被连续地就地刻蚀。结果，虚拟栅图形130b下面的沟道形成制备图形110b的剩余部分不变，以及形成被沟道形成制备图形110b的剩余部分和模制图形132a限定的一对第一开口134。沟道形成制备图形110b的剩余部分包括第一和第二SiGe层111b和113b的剩余部分以及第一和第二Si层112b和114b的剩余部分。半导体衬底100的部分上表面通过第一开口134露出。该刻蚀可以进一步除去缓冲层的附加部分，如果存在和先前未除去。
参考图10A，10B和10C，在第一开口134中形成源/漏区图形140。源/漏区图形140由刻蚀液中具有高刻蚀选择率的材料形成，该刻蚀液在该方法中之后将用于除去剩余SiGe图形(图12A的111c和113c)。例如，源/漏区图形140可以由单晶Si或多晶硅形成。另外地，源/漏区图形140可以由在SiGe刻蚀液中具有高刻蚀选择率的材料形成，例如金属、金属硅化物或其他适合的材料。
源/漏区图形140可以是Si外延层。在此情况下，可以使用选择性外延生长(SEG)法用单晶Si填充第一开口134，以仅仅在通过第一开口134露出的部分半导体衬底100上形成Si外延层。另外，使用常规淀积工艺通过用所选的材料填充第一开口134，源/漏区图形140可以由多晶硅形成。为了填充第一开口134，使用淀积的单晶Si层、淀积的多晶硅层或其他相似的层。尽管在附图中看起来源/漏区图形140的上表面基本上是平坦的，但是实际上源/漏区图形140的上表面可以不必是平滑的，例如，上表面可以包括弯曲或波纹。接着，使用深刻蚀工艺或其他适合的工艺平整被淀积的层至模制图形132a的上表面，以形成与剩余的沟道形成制备图形110b齐平的源/漏区图形140。
在平整淀积层的选择性方案中，可以执行可选的退火，以使在模制图形132a的上表面上突出的源/漏区图形140的上表面平滑。该退火可以在氢气(H2)环境中，在约600至900℃的温度下执行约几分钟至十小时。该退火优选可以在H2环境中，在约800℃的温度下执行约一小时。
参考图11A-11C，在模制图形132a、源/漏区图形140和虚拟栅图形130b上厚厚地淀积第二介质层，即，用作缓冲的绝缘层。然后例如使用CMP平整第二介质层，直到虚拟栅图形130b被露出。最终，在模制图形132a和源/漏区图形140上形成围绕虚拟栅图形130b的缓冲层图形150。缓冲层图形150优选可以由与模制图形132的材料相同的材料形成。如果硬掩模图形120a由SiN形成，那么缓冲层图形150可以由SiN形成。缓冲层图形150也可以由具有优异的填隙性能的高密度等离子体(HDP)氧化物形成。
参考图12A-12D，仅仅从虚拟栅图形130b除去硬掩模图形120b。如果硬掩模层120由SiN形成，那么基于包括H2PO4的刻蚀液，可以使用磷酸(H2PO4)剥离法除去硬掩模图形120b。结果，沟道形成制备图形的部分上表面(图11B和11C的110b)被露出，以及在除去硬掩模图形120b的空间内形成被虚拟栅图形130b的模制图形132b和缓冲层图形150限定的沟槽161。
接着，通过沟槽161露出的部分沟道形成制备图形110b被各向异性地刻蚀。为了执行该刻蚀，可以选择刻蚀气体，以便虚拟栅130b和缓冲层图形150的模制图形132b可以用作刻蚀掩模。例如，可以使用Si和SiGe相对于SiO2膜和SiN膜提供高刻蚀选择率，同时Si相对于SiGe提供1∶1的刻蚀选择率的刻蚀气体。优选，第一和第二Si图形112b和114a以及第一和第二SiGe图形111b和113b可以被连续地就地刻蚀。结果，仅仅虚拟栅图形130b的模制图形132b下面的沟道形成制备图形110c的剩余部分剩下不变，以及在被剩余沟道形成制备图形110c和源/漏区图形140限定的空间内形成从沟槽161延伸的第二开口162。沟道形成制备图形110c的剩余部分包括第一和第二SiGe层111c和113b的剩余部分以及第一和第二Si层112c和114c的剩余部分。半导体衬底100的部分上表面通过第二开口162露出。
参考图13A-13D，在半导体衬底100中可以形成可选的防沟道形成层170。因为防沟道形成层170是可选择的，因此图13A-13D所示的工艺同样是可选的。
在FET的制造中的该阶段，可以通过将离子P+注入到半导体衬底100的露出部分中形成防沟道形成层170，半导体衬底100的露出部分通过沟槽161和第二开口162露出。虚拟栅图形130b的模制图形132b和缓冲层图形150可以用作注入掩模。
在操作中，防沟道形成层170用于防止基础晶体管工作。由此，被注入以形成防沟道形成层170的离子优选可以具有与用于半导体衬底100的离子相同的导电类型。例如，如果半导体衬底100由p+型导电材料形成，那么族3B元素，例如硼(B)或铟(In)，可以被注入到半导体衬底100的露出部分中。
除在半导体衬底100的露出部分上形成之外，防沟道形成层170优选可以附加地形成在沟道形成制备图形110c下面的部分半导体衬底100上。为了形成沟道形成制备图形110c下面的防沟道形成层170，可以以预定的角度注入离子，如图13B所示。另外，通过适当地控制后续热处理工艺的温度，离子注入区可以在侧面方向上延伸预定长度。
参考图14A-14C，通过刻蚀，仅仅有选择地除去缓冲层图形150，即第二介质层，以及模制图形132a和132b，即第一介质层。该刻蚀可以使用相对于Si和/或SiGe以高刻蚀选择率刻蚀SiO2膜的刻蚀气体或刻蚀液来执行。最终，其上未形成图6A的沟道形成制备图形110a的半导体衬底100的区域被露出。
然后沟道形成制备图形110c的第一和第二牺牲层图形111c和113c被除去。在第一和第二牺牲层图形111c和113c的去除之后，在沟道层图形112c和114c之间和在第一沟道层112c和半导体衬底100之间形成窗口116。窗口116露出第二开口162。在窗口116的形成之后，在半导体衬底上仅仅剩下在源/漏区图形140之间互相隔开的二×二阵列的沟道层图形112c和114c。
在半导体衬底100上的源/漏区图形140之间剩下的沟道层图形112c和114c具有线形状。更具体地说，在形成窗口116之后，沟道层图形112c和114c基本上具有矩形截面形状。此外，沟道层图形112c和114c的截面的高度对应于图5A的沟道层112和114的厚度。截面的长度对应于图6A的宽度d1。由此，为了在沟道中形成各向同性电位，图6A的宽度d1优选几乎与图5A的每个沟道层图形112和114的厚度相同或类似于该厚度。
通过使用湿法刻蚀或化学干法刻蚀可以完成第一和第二牺牲层图形111c和113c的去除。优选执行该刻蚀，以便第一和第二牺牲层图形111c和113c的每一个相对于半导体衬底100和第一和第二沟道层图形112c和114c具有至少约三十(30)的刻蚀选择率。如果半导体衬底100、第一和第二沟道层图形112c和114c以及第一和第二牺牲层图形111c和113c分别由Si、外延Si和外延SiGe形成，那么可以使用过氧化氢(H2O2)、氢氟酸(HF)和乙酸(CH3COOH)的混合物，氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O)的混合物或包含过乙酸的刻蚀液作为刻蚀液，以除去第一和第二牺牲层图形111c和113c。
与使用化学干法刻蚀法相比更优选使用湿法刻蚀法刻蚀第一和第二牺牲层图形111c和113c。此外，当使用每分钟提供数百埃的刻蚀速率的湿法刻蚀液时，可以减小刻蚀需要的时间。提供每分钟数百埃的刻蚀速率的刻蚀液可以是包括如下面更详细的描述的氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O)的混合物溶液。该混合物溶液还可以包括过乙酸、乙酸、氟酸、和/或表面活性剂。例如，可以使用其中以1∶5∶1或1∶5∶20混合NH4OH、H2O2和H2O的标准清洗液SC-1。当在待使用的40至75℃下加热该混合物溶液时，SiGe层被有效地除去。
在第一和第二SiGe图形的刻蚀中，即，第一和第二牺牲层111c和113c，使用氨气、H2O2和H2O的混合物，第一操作是使用H2O2形成表面氧化物膜。由于具有强氧化力的H2O2被分解为H2O和O，H2O2迅速地氧化Si和Ge。
在第二操作中，氨气被分解为NH4 +离子和OH-离子。OH-离子将第一和第二SiGe图形111c和113c的Si氧化物和Ge氧化物剥离第一和第二SiGe图形111c和113c的表面。该第二操作被称作使用OH-离子的起离(lift-off)。
在第三操作中，Si和Ge氧化物吸收OH-离子，以具有静电排斥力，免得重新粘附到SiGe图形111c和113c。这些被称作通过OH-离子终止。
由于H2O2是酸性溶液，因此混合物的pH取决于H2O2与氨气的混合比而变化。换句话说，Si和Ge的刻蚀数量取决于pH而变化，因此H2O2和氨气以提供Si和Ge的适当刻蚀速率同时防止Si剥蚀(pitting)的比率混合。由于在高温下，例如，70℃，NH3蒸气蒸发的速度增加，因此需要氨气的附加供应。
在上述刻蚀机理的第一步骤中，即，在氧化工序中，Ge比Si更快地氧化，且因此比Si更快地刻蚀。在包括Ge和Si的SiGe膜中，Ge被迅速地刻蚀，以及剩余的Si-Ge膜变得不稳定。由此，Si容易被刻蚀液侵蚀。由此，SiGe牺牲层图形111c和113c的刻蚀速率变得比沟道层图形112c和114c的刻蚀速率更高，每个沟道层图形112c和114c由一种材料例如Si构成。
如上所述形成的布线沟道112c和114c可以具有不同的尺寸。更具体地说，当多个布线沟道以至少两个行布置时，例如，如图14B所示，与下面行中的布线沟道相比，上面行中的布线沟道可以具有不同尺寸，例如直径或宽度。具体，上面行中的布线沟道114c具有小于或大于下面行中的布线沟道112c的尺寸。返回参考图1D，上布线沟道114c示出了具有比下布线沟道112c更小的尺寸。
参考图15A-15C，具有在其上形成的源/漏区图形140和多个布线沟道112c和114c的半导体衬底100被最初退火。最初退火是可选的以及可以被执行，以形成具有基本上圆形截面形状的布线沟道112d和114d。如上所述，当布线沟道112d和114d具有基本上圆形或椭圆形截面形状时，与具有基本上矩形截面形状相比，在沟道中可以形成更理想的各向同性电位。更具体地说，基本上圆形或椭圆形布线沟道优选基本上是正方形或矩形布线沟道，因为圆滑布线沟道提供增加的电场。具体，基本上圆滑的布线沟道在各个方向上都提供均匀电场，而基本上正方形布线沟道仅仅在一个方向上提供电场。由此，优选执行最初退火工序。
最初退火工序可以优选在足以使布线沟道112d和114d的截面形状圆滑的温度下执行。例如，该退火可以在氢气(H2)环境中，在约600至1200℃的温度下执行约几分钟至十小时。该退火可以在氩气(Ar)环境中，在约900至1200℃的温度下执行约几分钟至十小时。通过再一选择性方案，根据能量密度，可以通过激光退火执行该退火几秒。在该最初退火工序之后，布线沟道112d和114d的截面尺寸可以减小。但是，尺寸的这种减小典型地是非常小的以及可以被忽略。
参考图16A-16C，在最初退火之后在所得的结构上执行二次退火。二次退火在氧气或臭氧气氛下执行，以形成围绕每个布线沟道112d和114d的栅介质层182a，即，栅绝缘膜。当在氧气气氛或其他相似条件下执行二次退火时，在所得结构上露出的Si被消耗，以在所得的结构上形成SiO2膜182a，182b和182c。
由于该二次退火，布线沟道112d和114d的直径被减小消耗的Si的厚度，以形成布线沟道112e和114e。由此，优选考虑到消耗的Si的厚度，设置在图5A的操作中淀积的沟道层112和114的厚度和在图6A的操作中的宽度d1。
二次退火工序的温度和持续时间可以取决于待形成的栅绝缘膜182a的厚度而变化。例如，二次退火可以在适合的温度下执行适合的时间段，以便栅绝缘膜182a具有约50至100的厚度。在二次退火之后，在半导体衬底100和源/漏区图形140a上可以附带地形成SiO2膜182b和182c。SiO2膜182b形成防短路绝缘层。
参考图17A-17D，在源/漏区图形140a之间形成用作栅电极的导电图形184。用作栅电极的导电图形184可以是由多晶硅或复合薄膜形成的单个薄膜，复合薄膜包括多晶硅和具有小于多晶硅的电阻率的导电材料。更具体地说，在源/漏区图形140a之间的至少一个空隙，即，已插入布线沟道112e和114e，可以优选用多晶硅填充。因为被源/漏区图形140a限定的空隙和在源/漏区图形140a之间排列的布线沟道112e和114e，即，第二开口162和窗口116是较小的，因此优选可以使用具有优异的填隙性能的多晶硅填充第二开口162和窗口116。
如17A所示，用作栅电极的导电图形184可以形成为在X-X′方向上延伸。在用作栅电极的导电图形184和源/漏区图形140a之间可以插入防短路绝缘层182b。防短路绝缘层182b防止FET的栅电极和源/漏区短路。防短路绝缘层182b可以是与栅绝缘膜182a同时形成的Si热氧化物膜，如上所述，或可以是在形成层间绝缘层的后续工序中形成SiO2膜(未示出)。
另外，防短路绝缘层182b可以是Si热氧化物膜和层间绝缘膜的复合薄膜。
尽管未图示，但是离子被注入源/漏区图形140a中，以限定源/漏区(图3C和3D的142)。如果源/漏区图形140a是Si外延层，那么离子注入工序是必需的。但是，如果源/漏区图形140a由导电材料形成，那么分开的离子注入不是必需的。根据用于离子注入的方法，源/漏区142的底表面的位置可以被控制和/或可以使垂直杂质分布均匀。在这点上，在源/漏区142和半导体衬底100之间可以设置上述间隙。在离子注入过程中，用作栅电极的导电图形184可以用作注入掩模。最终，形成根据本发明的实施例且如图17A-17D所示的FET。
图18A至21C说明根据本发明的另一示例性实施例制造FET的方法中的阶段。具体地，图18A，19A，20A和21A说明FET晶体管的示意性透视图；图18B，19B，20B和21B分别说明沿图18A，19A，20A和21A的线X-X′的剖面；以及图18C，19C，20C和21C分别说明沿图18A，19A，20A和21A的线Y1-Y1′的截面。
仅现在将仅仅描述本实施例和先前的实施例之间的差异。
参考图18A-18C，在半导体衬底200上顺序地形成沟道形成制备层210和硬掩模层220。在本发明的该实施例中，沟道形成制备层210包括在半导体衬底200上顺序地层叠的第一牺牲层211、第一沟道层212、第二牺牲层213、第二沟道层214以及第三牺牲层215。与先前的实施例中一样，沟道形成制备层210包括两个(2)沟道层，即，第一和第二沟道层212和214，由此，本实施例包括两行布线沟道，与先前的实施例一样。但是，此外，沟道形成制备层210包括第三牺牲层215。由此，最上面的行中的布线沟道的上表面形成为比源/漏区图形的上表面更低。
参考图19A-19C，使用光刻法顺序地构图硬掩模层220、沟道形成制备层210以及半导体衬底200，以分别形成沟槽形成硬掩模220a、沟道形成制备图形210a以及半导体衬底200a。沟道形成制备图形210a包括第一牺牲层图形211a、第一沟道层图形212a、第二牺牲层图形213a、第二沟道层图形214a以及第三牺牲层图形215a。该图形进一步形成沟槽202。
上述构图可以按以下顺序执行。最初在硬掩模层220上形成限定沟槽202的光刻胶图形(未示出)。然后，使用该光刻胶图形作为刻蚀掩模刻蚀硬掩模层220，以形成沟槽形成硬掩模220a。接着，光刻胶图形被除去。使用沟槽形成硬掩模220a作为刻蚀掩模，顺序地刻蚀沟道形成制备层210和半导体衬底200。最终，形成沟道形成制备图形210a和包括沟槽202的半导体衬底200a。
参考图20A-20C，沟槽形成硬掩模220a被构图，以形成掩模图形220b。如上所述，掩模图形220b形成为在X-X′方向上露出沟道形成制备图形210a的上表面的至少边缘部分。通过执行如上所述的各向同性刻蚀，沟槽形成硬掩模220a的尺寸和厚度可以凹陷至预定尺寸。
参考图21A-21C，用具有优异的填隙性能的绝缘材料例如，HDP氧化膜，涂敷图20A-20C的所得结构的整个表面，以及涂敷的绝缘材料膜被平整，直到掩模图形220b被露出。最终，在半导体衬底200a上形成填充沟槽202的隔离绝缘膜205，和在隔离绝缘膜205上形成围绕沟道形成制备图形210a和掩模图形220b的模制图形232。
当基本上与制造FET的前述方法相同执行后续工序时，获得图4A至4D所示的FET。因为图4A-4D的布线沟道212d和214d具有矩形截面，因此如上所述用于使布线沟道212d和214d的截面圆滑的最初退火工序可以被省略。
在本实施例中，沟槽形成硬掩模220a和沟道形成制备图形210a可以同时形成，以及隔离绝缘膜205和模制图形232可以同时形成，由此根据本实施例简化制造FET的方法。
此外，在本发明的该实施例中，第三牺牲层图形215a用作掩模，以在除去剩余的模制图形和剩余的缓冲图形的工序过程中保护第二沟道层图形214a，该工序对应于前一实施例的图14A-14C所示的工序。由此，可以防止对第二沟道层图形214a的损坏，即，布线沟道214d的上面的行(如图4A-4D所示)，由此导致FET具有增加的可靠性。
根据本发明的实施例，FET的布线沟道是完全耗尽型以及同时具有各向同性结构。由此，载流子直接迁移的性能增加，防止分散。
而且，根据本发明的实施例快速操作是可能的以及大量电流可以在FET中流动。此外，可以容易地增加布线沟道的数目，以及可以使源/漏区的杂质分布垂直地均匀。最终，可以制造快速和可靠的FET。
在此已经公开了本发明的示例性实施例，尽管使用了具体的术语，它们仅仅被使用以及被常规解释和描述，而不是为了限制。由此，所属领域的普通技术人员应当理解，在不脱离如下述权利要求所阐述的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。

Claims (45)

1.一种场效应晶体管(FET)，包括：
半导体衬底；
形成在半导体衬底上的源区和漏区；
电连接源和漏区的多个布线沟道，多个布线沟道以两列和至少两行布置；以及
围绕多个布线沟道的每一个的栅介质层，以及围绕栅介质层和多个布线沟道的每一个的栅电极。
2.根据权利要求1所述的FET，其中在最上面的行中的多个布线沟道的每一个具有第一尺寸，以及在最下面的行中的多个布线沟道的每一个具有第二尺寸，以及第一尺寸和第二尺寸是不同的。
3.根据权利要求2所述的FET，其中第一尺寸小于第二尺寸。
4.根据权利要求2所述的FET，其中第一尺寸大于第二尺寸。
5.根据权利要求1所述的FET，其中半导体衬底是单晶硅或绝缘体上的硅(SOI)衬底。
6.根据权利要求1所述的FET，其中多个布线沟道的每一个由单晶硅形成。
7.根据权利要求1所述的FET，其中源区和漏区由选自由单晶硅、多晶硅、金属和金属硅化物构成的组的材料形成。
8.根据权利要求1所述的FET，其中多个布线沟道的每一个具有基本上是正方形的形状。
9.根据权利要求8所述的FET，其中多个布线沟道的每一个的厚度约小于30nm。
10.根据权利要求1所述的FET，其中多个布线沟道的每一个具有基本上圆的形状。
11.根据权利要求10所述的FET，其中多个布线沟道的每一个具有约小于30nm的直径。
12.根据权利要求1所述的FET，其中多个布线沟道的行数目是三。
13.根据权利要求12所述的FET，其中中间行具有第三尺寸，第三尺寸在第一尺寸和第二尺寸之间。
14.根据权利要求12所述的FET，其中多个布线沟道的每一行的尺寸小于多个布线沟道的更下面的行的尺寸，以及大于多个布线沟道的更上面的行的尺寸，以便最上面的行中的多个布线沟道具有最小的尺寸，以及最下面的行中的多个布线沟道具有最大的尺寸。
15.根据权利要求1所述的FET，还包括在源区和漏区之间的半导体衬底的上部区域中形成的防沟道形成层，防沟道形成层可被操作为防止底部晶体管的操作。
16.根据权利要求15所述的FET，其中防沟道形成层由绝缘材料或半导体衬底的杂质掺杂区形成。
17.根据权利要求1所述的FET，还包括在源区和漏区以及栅电极之间插入的防短路绝缘层，防短路绝缘层可被操作为防止源区和漏区以及栅电极之间短路。
18.根据权利要求17所述的FET，其中防短路绝缘层是硅热氧化物或硅氧化物。
19.根据权利要求1所述的FET，其中源区和漏区与半导体衬底隔开预定距离。
20.根据权利要求1所述的FET，其中布线沟道的最上面行的上表面与源区和漏区的上表面齐平。
21.根据权利要求1所述的FET，其中布线沟道的最上面行的上表面低于源区和漏区的上表面。
22.根据权利要求1所述的FET，其中栅介质层是硅热氧化物膜。
23.根据权利要求22所述的FET，其中栅介质层具有约50-100之间的厚度。
24.根据权利要求1所述的FET，其中栅电极是由杂质-掺杂的多晶硅、金属硅化物或金属杂质掺杂的多晶硅形成的单个薄膜。
25.根据权利要求1所述的FET，其中栅电极是由杂质-掺杂的多晶硅、金属硅化物或金属杂质的至少两层形成的复合薄膜。
26.一种场效应晶体管(FET)，包括：
半导体衬底；
形成在半导体衬底上的源区和漏区；
由单晶硅形成的多个布线沟道，该多个布线沟道电连接源和漏区，该多个布线沟道以两列和至少一行布置；
围绕多个布线沟道的每一个的栅介质层，以及围绕栅介质层和多个布线沟道的每一个的栅电极。
27.根据权利要求26所述的FET，其中半导体衬底是单晶硅或绝缘体上的硅(SOI)衬底。
28.根据权利要求26所述的FET，其中源区和漏区由选自由单晶硅、多晶硅、金属和金属硅化物构成的组的材料形成。
29.根据权利要求26所述的FET，其中多个布线沟道的每一个具有基本上是正方形的形状。
30.根据权利要求29所述的FET，其中多个布线沟道的每一个的厚度约小于30nm。
31.根据权利要求26所述的FET，其中多个布线沟道的每一个具有基本上圆的形状。
32.根据权利要求31所述的FET，其中多个布线沟道的每一个具有约小于30nm的直径。
33.根据权利要求26所述的FET，还包括在源区和漏区之间的半导体衬底的上部区域中形成的防沟道形成层，防沟道形成层可被操作为防止底部晶体管的操作。
34.根据权利要求33所述的FET，其中防沟道形成层由绝缘材料或半导体衬底的杂质掺杂区形成。
35.根据权利要求26所述的FET，还包括在源区和漏区以及栅电极之间插入的防短路绝缘层，防短路绝缘层可被操作为防止源区和漏区以及栅电极之间短路。
36.根据权利要求35所述的FET，其中防短路绝缘层是硅热氧化物或硅氧化物。
37.根据权利要求26所述的FET，其中源区和漏区与半导体衬底隔开预定距离。
38.根据权利要求26所述的FET，其中布线沟道的最上面行的上表面与源区和漏区的上表面齐平。
39.根据权利要求26所述的FET，其中布线沟道的最上面行的上表面低于源区和漏区的上表面。
40.根据权利要求26所述的FET，其中栅介质层是硅热氧化物膜。
41.根据权利要求26所述的FET，其中栅介质层具有约50-100之间的厚度。
42.根据权利要求26所述的FET，其中栅电极是由杂质-掺杂的多晶硅、金属硅化物或金属杂质掺杂的多晶硅形成的单个薄膜。
43.根据权利要求26所述的FET，其中栅电极是由杂质-掺杂的多晶硅、金属硅化物或金属杂质的至少两层形成的复合薄膜。
44.一种制造场效应晶体管(FET)的方法，包括：
在半导体衬底上形成沟道形成制备层，沟道形成制备层包括在半导体衬底上顺序地层叠的第一牺牲层、第一沟道层、第二牺牲层以及第二沟道层；
在沟道形成制备层上形成硬掩模层；
构图硬掩模层和沟道形成制备层，以限定半导体衬底的有源区；
构图硬掩模层，以减窄硬掩模层，由此露出沟道形成制备层的上表面的边缘部分；
在半导体衬底上形成第一介质层，以覆盖减窄的硬掩模层和沟道形成制备层，然后平整第一介质层，以露出减窄的硬掩模层；
构图第一介质层和部分减窄的硬掩模层，以除去部分减窄的硬掩模层，由此形成虚拟栅图形和露出部分沟道形成制备层；
有选择地刻蚀邻近于虚拟栅图形的沟道形成制备层的露出部分，以露出半导体衬底；
在露出的半导体衬底上有选择地生长外延层，以邻近于沟道形成制备层形成源区和漏区图形；
在包括虚拟栅和源区和漏区图形的半导体衬底上形成第二介质层，然后平整第二介质层，以露出虚拟栅图形；
有选择地刻蚀剩余的硬掩模层，以除去剩余的硬掩模层，由此露出部分沟道形成制备层，然后刻蚀沟道形成制备层的露出部分，以露出半导体衬底；
除去第二介质层和第一介质层的上部，以露出在半导体衬底上剩下的沟道形成制备层的侧壁；
有选择地刻蚀沟道形成制备层，以除去第一和第二牺牲层，由此由第一和第二沟道层形成多个布线沟道；
在半导体衬底上形成栅介质层，以围绕多个布线沟道的每一个；
在栅介质层上形成栅电极，以形成围绕多个布线沟道的每一个的栅极。
45.一种制造场效应晶体管(FET)的方法，包括：
在半导体衬底上形成沟道形成制备层，沟道形成制备层包括在半导体衬底上顺序地层叠的牺牲层和沟道层，沟道层由单晶硅形成；
在沟道形成制备层上形成硬掩模层；
构图硬掩模层和沟道形成制备层，以限定半导体衬底的有源区；
构图硬掩模层，以减窄硬掩模层，由此露出沟道形成制备层的上表面的边缘部分；
在半导体衬底上形成第一介质层，以覆盖减窄的硬掩模层和沟道形成制备层，然后平整第一介质层，以露出减窄的硬掩模层；
构图第一介质层和部分减窄的硬掩模层，以除去部分减窄的硬掩模层，由此形成虚拟栅图形和露出部分沟道形成制备层；
有选择地刻蚀邻近于虚拟栅图形的沟道形成制备层的露出部分，以露出半导体衬底；
在露出的半导体衬底上有选择地生长外延层，以邻近于沟道形成制备层形成源区和漏区图形；
在包括虚拟栅和源区和漏区图形的半导体衬底上形成第二介质层，然后平整第二介质层，以露出虚拟栅图形；
有选择地刻蚀剩余的硬掩模层，以除去剩余的硬掩模层，由此露出部分沟道形成制备层，然后刻蚀沟道形成制备层的露出部分，以露出半导体衬底；
除去第二介质层和第一介质层的上部，以露出在半导体衬底上剩下的沟道形成制备层的侧壁；
有选择地刻蚀沟道形成制备层，以除去牺牲层，由此由沟道层形成多个单晶硅布线沟道；
在半导体衬底上形成栅介质层，以围绕多个布线沟道的每一个；
在栅介质层上形成栅电极，以形成围绕多个布线沟道的每一个的栅极。
CNB2005101036251A 2004-09-07 2005-09-06 具有布线沟道的场效应晶体管(fet)及其制造方法 Active CN100517748C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020040071225A KR100585157B1 (ko) 2004-09-07 2004-09-07 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR1020040071225 2004-09-07
US11/074,900 2005-03-09

Publications (2)

Publication Number Publication Date
CN1805152A true CN1805152A (zh) 2006-07-19
CN100517748C CN100517748C (zh) 2009-07-22

Family

ID=36867069

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101036251A Active CN100517748C (zh) 2004-09-07 2005-09-06 具有布线沟道的场效应晶体管(fet)及其制造方法

Country Status (5)

Country Link
US (1) US7274051B2 (zh)
JP (1) JP5563623B2 (zh)
KR (1) KR100585157B1 (zh)
CN (1) CN100517748C (zh)
DE (1) DE102005038943B4 (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332451A (zh) * 2010-07-13 2012-01-25 中国科学院微电子研究所 一种纳米线堆叠结构及其形成方法和半导体层图形化方法
CN102446952A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102446951A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102479816A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 金属氧化物半导体型场效应管及其制造方法
CN103377942A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN104137237A (zh) * 2011-12-23 2014-11-05 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
CN104701181A (zh) * 2009-12-30 2015-06-10 英特尔公司 多栅iii-v族量子阱结构
CN105051905A (zh) * 2013-03-15 2015-11-11 英特尔公司 具有底层蚀刻停止的纳米线晶体管
CN105226099A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 一种FinFET器件及其制备方法
CN106952958A (zh) * 2011-12-23 2017-07-14 英特尔公司 具有调制的纳米线数目的半导体器件
CN108695378A (zh) * 2017-04-12 2018-10-23 三星电子株式会社 半导体装置
US12125916B2 (en) 2022-12-14 2024-10-22 Google Llc Nanowire structures having non-discrete source and drain regions

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7906803B2 (en) * 2005-12-06 2011-03-15 Canon Kabushiki Kaisha Nano-wire capacitor and circuit device therewith
KR100718149B1 (ko) * 2006-02-07 2007-05-14 삼성전자주식회사 게이트-올-어라운드 구조의 반도체 소자
JP4970997B2 (ja) 2006-03-30 2012-07-11 パナソニック株式会社 ナノワイヤトランジスタの製造方法
FR2900765B1 (fr) * 2006-05-04 2008-10-10 Commissariat Energie Atomique Procede de realisation d'une grille de transistor comprenant une decomposition d'un materiau precurseur en au moins un materiau metallique, a l'aide d'au moins un faisceau d'electrons
KR100718159B1 (ko) * 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법
US20080014689A1 (en) * 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
FR2910455B1 (fr) * 2006-12-21 2009-04-03 Commissariat Energie Atomique Procede de realisation de micro-cavites non alignees et a differentes profondeurs
FR2910456B1 (fr) * 2006-12-21 2018-02-09 Commissariat A L'energie Atomique Procede de realisation de microfils et/ou de nanofils
US7632724B2 (en) * 2007-02-12 2009-12-15 International Business Machines Corporation Stressed SOI FET having tensile and compressive device regions
EP2229690B1 (en) * 2007-09-26 2011-04-20 STMicroelectronics (Crolles 2) SAS Process for forming a wire portion in an integrated electronic circuit
WO2009072983A1 (en) * 2007-12-07 2009-06-11 Agency For Science, Technology And Research Memory cell and methods of manufacturing thereof
US20110057163A1 (en) * 2008-06-09 2011-03-10 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
JP5413782B2 (ja) * 2008-06-09 2014-02-12 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタ及びこれを含む集積回路
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
US8268729B2 (en) 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
CN102468121A (zh) * 2010-10-29 2012-05-23 中国科学院微电子研究所 一种鳍片的制备方法
WO2012075728A1 (zh) * 2010-12-08 2012-06-14 中国科学院微电子研究所 悬空鳍片及环栅场效应晶体管的制备方法
CN104137228A (zh) 2011-12-23 2014-11-05 英特尔公司 具有环绕式接触部的纳米线结构
US8889564B2 (en) * 2012-08-31 2014-11-18 International Business Machines Corporation Suspended nanowire structure
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
CN103854971B (zh) * 2012-12-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 纳米线的制造方法、纳米线场效应晶体管的制造方法
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
DE112013006642T5 (de) * 2013-03-14 2015-11-05 Intel Corporation Leckageverringerungsstrukturen für Nanodraht-Transistoren
WO2014142950A1 (en) * 2013-03-15 2014-09-18 Intel Corporation Nanowire transistor fabrication with hardmask layers
KR101790090B1 (ko) * 2013-05-02 2017-10-25 후지필름 가부시키가이샤 에칭 방법, 이에 이용하는 에칭액 및 에칭액의 키트, 및 반도체 기판 제품의 제조 방법
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9595525B2 (en) 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
CN104979388B (zh) 2014-04-01 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体装置及其制造方法
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9378320B2 (en) 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9361418B2 (en) 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
EP3158577A4 (en) * 2014-06-23 2018-07-11 Synopsys, Inc. Memory cells and logic cells having transistors with different numbers of nanowires or 2d material strips
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
KR102395073B1 (ko) 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
KR20170020571A (ko) 2015-08-12 2017-02-23 삼성디스플레이 주식회사 표시 장치
US9608099B1 (en) * 2015-09-22 2017-03-28 International Business Machines Corporation Nanowire semiconductor device
KR102373620B1 (ko) * 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
US9859409B2 (en) * 2016-04-28 2018-01-02 International Business Machines Corporation Single-electron transistor with wrap-around gate
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
CN108598080B (zh) * 2017-03-13 2020-12-18 中芯国际集成电路制造(上海)有限公司 三维闪存器件及其制造方法
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
KR102471539B1 (ko) 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10461154B1 (en) * 2018-06-21 2019-10-29 International Business Machines Corporation Bottom isolation for nanosheet transistors on bulk substrate
US10720503B2 (en) * 2018-08-14 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
US11335604B2 (en) * 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
WO2020255256A1 (ja) 2019-06-18 2020-12-24 株式会社ソシオネクスト 半導体装置
US12094781B2 (en) 2019-09-13 2024-09-17 Hitachi High-Tech Corporation Manufacturing method of three-dimensional semiconductor device
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
KR20210080662A (ko) 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US11715781B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
KR20220022780A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 소자
KR20220053265A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
JPH10275904A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4943576B2 (ja) * 2000-10-19 2012-05-30 白土 猛英 Ｍｉｓ電界効果トランジスタ及びその製造方法
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US6583014B1 (en) * 2002-09-18 2003-06-24 Taiwan Semiconductor Manufacturing Company Horizontal surrounding gate MOSFETS
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US7060539B2 (en) * 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701181A (zh) * 2009-12-30 2015-06-10 英特尔公司 多栅iii-v族量子阱结构
CN102332451B (zh) * 2010-07-13 2013-07-24 中国科学院微电子研究所 一种纳米线堆叠结构及其形成方法和半导体层图形化方法
CN102332451A (zh) * 2010-07-13 2012-01-25 中国科学院微电子研究所 一种纳米线堆叠结构及其形成方法和半导体层图形化方法
CN102446952B (zh) * 2010-09-30 2014-01-29 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102446952A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102446951A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102446951B (zh) * 2010-09-30 2013-12-18 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102479816A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 金属氧化物半导体型场效应管及其制造方法
CN102479816B (zh) * 2010-11-29 2014-04-09 无锡华润上华半导体有限公司 金属氧化物半导体型场效应管及其制造方法
CN104137237A (zh) * 2011-12-23 2014-11-05 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
CN109065611A (zh) * 2011-12-23 2018-12-21 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
US11552197B2 (en) 2011-12-23 2023-01-10 Google Llc Nanowire structures having non-discrete source and drain regions
CN106952958B (zh) * 2011-12-23 2021-07-20 英特尔公司 具有调制的纳米线数目的半导体器件
CN106952958A (zh) * 2011-12-23 2017-07-14 英特尔公司 具有调制的纳米线数目的半导体器件
CN103377942A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN105051905B (zh) * 2013-03-15 2018-10-23 英特尔公司 具有底层蚀刻停止的纳米线晶体管
CN105051905A (zh) * 2013-03-15 2015-11-11 英特尔公司 具有底层蚀刻停止的纳米线晶体管
CN105226099B (zh) * 2015-10-14 2019-02-22 上海华力微电子有限公司 一种FinFET器件及其制备方法
CN105226099A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 一种FinFET器件及其制备方法
CN108695378A (zh) * 2017-04-12 2018-10-23 三星电子株式会社 半导体装置
US12125916B2 (en) 2022-12-14 2024-10-22 Google Llc Nanowire structures having non-discrete source and drain regions

Also Published As

Publication number Publication date
KR20060022414A (ko) 2006-03-10
KR100585157B1 (ko) 2006-05-30
CN100517748C (zh) 2009-07-22
JP2012212913A (ja) 2012-11-01
US7274051B2 (en) 2007-09-25
DE102005038943B4 (de) 2011-12-22
US20060049429A1 (en) 2006-03-09
JP5563623B2 (ja) 2014-07-30
DE102005038943A1 (de) 2006-03-23

Similar Documents

Publication Publication Date Title
CN1805152A (zh) 具有布线沟道的场效应晶体管(fet)及其制造方法
JP7279277B2 (ja) 複数遮蔽トレンチゲートｆｅｔ
US20220115514A1 (en) Semiconductor devices
CN100352020C (zh) 场效应晶体管器件及其制造方法
US7374986B2 (en) Method of fabricating field effect transistor (FET) having wire channels
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1215569C (zh) 半导体器件及其制造方法
CN1487599A (zh) 具有多个叠置沟道的场效应晶体管
CN1291499C (zh) 用于双栅极逻辑器件的中间制品及其制造方法
CN1658401A (zh) 栅极结构、具有栅极结构的半导体器件及形成栅极结构和半导体器件的方法
CN1750269A (zh) 包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法
CN1855495A (zh) 具有垂直定向的栅电极的场效应晶体管及其制造方法
CN1581431A (zh) 多结构的硅鳍形及制造方法
CN1677687A (zh) 半导体装置及其制造方法
CN1655364A (zh) 晶体管结构、存储单元及其阵列、及存储器制造方法
CN1822392A (zh) 半导体器件
CN1240131C (zh) 半导体装置及其制造方法
JP2004064063A (ja) 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法
CN1738056A (zh) 晶体管及其制造方法
CN1925161A (zh) 半导体产品及其制作方法
CN1518127A (zh) 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法
CN1770468A (zh) 绝缘栅型半导体装置及其制造方法
JP4829591B2 (ja) 半導体装置及びその製造方法
CN1574279A (zh) 半导体装置
CN1112292A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant