CN1750269A - 包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法 - Google Patents

包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法 Download PDF

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Abstract

在半导体器件及其制造方法中，半导体器件包括具有单元阵列区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体包括限定有源区的隔离区，部分有源区在隔离区的上表面上突出，以限定至少两个有源沟道，形成在包括至少两个突出的有源沟道的半导体衬底的有源区上的栅介质层，形成在栅介质层和半导体衬底的隔离区上的栅电极，以及形成在栅电极的任一侧边上的半导体衬底的有源区中的源区/漏区。

Description

包括多-沟道鳍形场效应晶体管的半导体器件及其制造方法
技术领域
本发明涉及包括多-沟道鳍形场效应晶体管(FinFET)的半导体器件及其制造方法。更具体，本发明涉及在半导体衬底的单元区和/或外围电路区中包括多沟道FinFET的半导体器件及其制造方法。
背景技术
为了增加半导体器件的性能和减小制造成本，半导体器件的集成度必须不断地增加。增加半导体器件的集成度需要用于减小半导体器件的特征尺寸的显影技术。
在常规半导体制造工艺中，金属-氧化物-半导体场效应晶体管(MOSFET)的沟道长度被减小，以增加半导体器件的工作速度和集成度。但是，沟道长度的这些减小，可能降低作为有源开关的器件的性能。例如，随着源区和漏区之间的距离被进一步减小，发生短沟道效果。由此，有效地抑制源区电位和沟道电位上的漏区电位的影响变得困难。但是，由于其中沟道被平行布置在半导体的表面上的常规MOSFET是平坦的沟道器件，因此不仅在结构上按比例缩小MOSFET是困难的，而且抑制短沟道效应的发生也是困难的。
FinFET具有其中形成鳍-形、三维有源区以及鳍-形有源区的侧表面和顶表面都被栅极围绕的结构。由此，FinFET不包括平坦的沟道，而是包括三维的沟道。与平坦的MOSFET不同，由于FinFET包括布置在衬底上的垂直沟道，因此可以按比例缩小FinFET的尺寸，以及通过大大地减小漏区的结电容可以减小短沟道效应。此外，FinFET提供其他优越的电性能，如通过增加的子阈值电流引起的较高驱动电流和较低漏电流和减小的泄漏引起的阻挡层降低(DIBL)。由此，鉴于FinFET的这些优点，最近广泛的探究用FinFET代替常规MOSFET。
尽管FinFET提供这些优越的电性能，但是因为目前光刻技术的限制，所以目前制造具有非常短和均匀沟道宽度，例如小于30nm的晶体管的FinFET是困难的。这些限制导致其他缺点。例如，如果鳍形不形成均匀的宽度，那么电流分散性能可能被损坏。为了在FinFET中的衬底上形成三维沟道，必须执行光刻工序。但是，通过光刻工艺可以获得的线宽被限制。因此，需要一种用于形成具有低于分辨极限的精细线宽的三维沟道的改进方法。
此外，为了适当地控制由在单元区中形成FinFET增加的电流，要求改变外围电路区的晶体管。但是，应该根据新的鳍形结构调整常规有源区的布图，以在外围电路区中形成FinFET，以及为了获得精细线宽应该使用光刻胶调整。由此，由于上述构图问题增加源区和漏区的接触区是困难的。
通过制造鳍型的较短多-沟道晶体管，可以增加晶体管的驱动电流级别。因此，需要包括具有均匀和较短沟道宽度的多沟道FinFET的新半导体器件及制造该半导体器件的方法。
发明内容
因此本发明致力于一种包括多-沟道FinFET的半导体器件及其制造方法，其基本上克服由于相关技术的限制和缺点的一个或多个问题。
本发明的实施例的一个特点是提供一种包括多-沟道FinFET的半导体器件及其制造方法，其中多-沟道FinFET具有在单元区和/或外围电路区中布置的均匀精细线宽。
本发明的实施例的另一特点是提供一种包括多-沟道FinFET的半导体器件及其制造方法，其中多-沟道FinFET具有短和均匀的沟道宽度。
本发明的实施例的又一特点是提供一种包括多-沟道FinFET的半导体器件及其制造方法，其显著地增加晶体管的有效沟道长度。
本发明的实施例的再一特点是提供一种包括多-沟道FinFET的半导体器件及其制造方法，其通过在晶体管中设置多个鳍型有源沟道，能够增加晶体管的电流级别，由此增加半导体器件的工作速度。
本发明的实施例的再一特点是提供一种包括多-沟道FinFET的半导体器件及其制造方法，其能使用简单的制造工艺制造具有多个鳍型有源沟道的低成本FinFET栅极。
本发明的实施例的再一特点是通过在半导体器件的单元区和/或外围电路区中形成具有均匀精细线宽的鳍形，在一个有源区中形成具有一个或多个三维沟道的晶体管。
通过一种半导体器件可以提供上述特点及其他优点的至少一种，该半导体器件包括具有单元区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体衬底包括限定有源区的隔离区，部分有源区在隔离区的上表面上突出，以限定至少两个有源沟道，栅介质层形成在包括至少两个突出的有源沟道的半导体衬底的有源区上，栅电极形成在半导体衬底的栅介质层和隔离区上，以及源区/漏区形成在栅电极的任一侧边上的半导体衬底的有源区中。
半导体衬底可以选自由体硅晶片、绝缘体上的硅(SOI)衬底、绝缘体上的硅化锗(SGOI)衬底以及SiGe晶片构成的组。
至少两个有源沟道可以是平行的。至少两个突出的有源沟道的每一个可以具有约30nm或更小的宽度。
至少两个突出有源沟道之间的有源区的上表面可以与半导体衬底中的隔离区的上表面齐平。另外，至少两个突出的有源沟道之间的有源区可以被凹陷，以致至少两个突出有源沟道之间的有源区的上表面低于半导体衬底中的隔离区的上表面。作为再一选择性方案，至少两个突出有源沟道之间的有源区的上表面可以高于半导体衬底中的隔离区的上表面。
至少两个突出有源沟道可以是在半导体衬底的单元区中形成的单元区有源沟道。
该器件还可以包括在半导体衬底的外围电路区中的隔离区的上表面上突出、以限定多个外围电路区有源沟道的半导体衬底的外围电路区中的部分有源区。
至少两个突出有源沟道可以是半导体衬底的外围电路区中形成的外围电路区有源沟道。
至少两个突出有源沟道的第一部分可以是在半导体衬底的单元区中形成的单元区有源沟道，以及至少两个突出有源沟道的第二部分可以是在半导体衬底的外围电路区中形成的外围电路区有源沟道。
多个外围电路区有源沟道的每一个下面的有源区可以被隔离区分开。
该器件还可以包括在半导体衬底的单元区中的隔离区的上表面上突出、以限定单元区有源沟道的半导体衬底的单元区中的部分有源区。
至少两个突出有源沟道可以是半导体衬底的单元区中形成的单元区有源沟道，以及该器件还可以包括在半导体衬底的外围部分中的隔离区的上表面上突出、以限定在半导体衬底的外围电路区中形成的多个外围电路区有源沟道的半导体衬底的外围部分中的部分有源区。
在半导体衬底的外围电路区中的隔离区的上表面上突出的多个外围电路区有源沟道的至少两个可以邻近隔离区。另外，在半导体衬底的外围电路区中的隔离区的上表面上突出的多个外围电路区有源沟道的至少两个可以与隔离区隔开预定距离。
通过制造半导体器件的方法可以提供上述特点及其他优点的至少一个，该方法包括制备具有单元区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体衬底包括限定有源区的隔离区，在其间形成具有部分有源区的至少两个有源沟道，至少两个有源沟道在隔离区的上表面上突出，在包括至少两个突出的有源沟道的半导体衬底的有源区上淀积栅介质层，在栅介质层和半导体衬底的隔离区上形成栅电极，以及在栅电极的任一侧边上的半导体衬底的有源区中形成源区/漏区。
附图说明
对于所属领域的普通技术人员来说通过参考附图对其优选示例性实施例的详细描述将使本发明的上述及其他特点和优点变得更明显，其中：
图1说明根据本发明的第一至第四实施例通过制造半导体器件的方法形成的半导体器件的平面图；
图2至9说明根据本发明的第一实施例制造包括多-沟道FinFET的半导体器件的方法中的阶段的透视图；
图10说明沿根据图9所示的本发明的第一实施例的半导体器件的y-方向的剖面图；
图11A和11B分别说明沿根据本发明的第二实施例的半导体器件和根据本发明的选择性第二实施例的半导体器件的y-方向的剖面图；
图12至14说明根据本发明的第三实施例制造半导体器件的方法中的阶段的透视图；
图15说明沿根据图14所示本发明的第三实施例的半导体器件的y-方向的剖面图；
图16至18说明根据本发明的第四实施例制造半导体器件的方法中的阶段的透视图；
图19说明沿根据图18所示本发明的第四实施例的半导体器件的y-方向的剖面图；
图20说明根据本发明的第五和第六实施例通过制造半导体器件的方法形成的半导体器件的平面图；
图21至30说明根据本发明的第五实施例制造半导体器件的方法中的阶段的透视图；
图31说明沿根据图30所示本发明的第五实施例的半导体器件的y-方向的剖面图；
图32至40说明根据本发明的第六实施例制造半导体器件的方法中的阶段的透视图；
图41说明沿根据图40所示本发明的第六实施例的半导体器件的y-方向的剖面图；以及
图42示出包括常规平坦的金属-氧化物半导体场效应晶体管(MOSFET)的半导体器件和包括根据本发明实施例的FinFET的半导体器件的沟道长度的比较结果的列表。
具体实施方式
在此将2004年6月28日在韩国知识产权局申请的、名称为“包括FinFET的半导体器件及其制造方法”的韩国专利申请号2004-49003全部引入作为参考。
现在将参考附图更完全地描述本发明，在附图中示出了本发明的几个示例性实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚放大了层和区域的厚度。也应该理解当一个层指在另一层或衬底“上”时，它可以直接在另一层或衬底上，或可也以存在插入层。此外，应当理解当一个层指在另一层的“下面”时，它可以直接在其下面，也可以存在一个或多个插入层。此外，还应当理解当一个层称为在两个层“之间”时，它可以是该两个层之间的唯一层，或也可以存在一个或多个插入层。不同图中的相同参考数字和符号始终表示相同的元件。此外，在整个图中，图的左部分说明半导体器件的单元区，图的右部分说明半导体器件的外围电路区。
第一至第四实施例
图1说明通过根据本发明的第一至第四实施例制造半导体器件的方法形成的半导体器件的平面图。
参考图1，半导体器件分为单元区和外围电路区。单元区包括有源区20和栅电极65。有源区20和形成在有源区20上的栅电极65彼此相对垂直。例如，有源区20的长度可以在x-方向延伸，以及栅电极65的长度可以在y-方向延伸。有源区20包括在栅电极65的任一侧边上形成的源区S和漏区D。
外围电路区包括有源区20′和形成在有源区20′上的栅电极65′。有源区20′和栅电极65′都基本上是矩形形状。例如，可以在y-方向延伸的栅电极65′的长度大于类似地可以在y-方向延伸的有源区20′的长度。但是，例如，可以在x-方向延伸的栅电极65′的宽度小于类似地可以在x-方向延伸的有源区20′的宽度。当外围电路区中的有源区20′的宽度，即，在x-方向，等于单元区中的有源区20的长度时，即，也在x-方向，外围电路区中的有源区20′的面积大于单元区中的有源区20的面积。有源区20′包括形成在栅电极65′的任一侧边上的源区S′和漏区D′。
可以具有基本上矩形形状的开口21形成在外围电路区中的有源区20′中。开口21以预定的间隔形成在栅电极65′的下面。因为通过开口21露出外围电路区中的有源区20′的上表面，因此有源区20′的顶部部分被线-和-间隔-型图形中的开口21分开。
尽管图1说明外围电路区的有源区20′中的开口21的示例性数目，即，两个(2)，但是开口21的实际数目可以大于或小于两个(2)。此外，可以根据实际形成的开口21的数目改变外围电路区中的有源区20′的长度。在本发明的上下文中，外围电路区的有源区20′可以包括一个或多个开口21，但是，通过下面的实施例和图，示例性地描述和图示了两个(2)开口21。
如图1所示，分别在单元区和外围电路区S和S′的源区以及分别在单元区和外围电路区D和D′的漏区中形成的接触区在栅电极65和65′的宽度方向上大于在栅电极65和65′的宽度方向上。由此，本发明能够减少由常规构图工艺引起的问题以及提供充分的源区/漏区的接触区。
第一实施例
图2至9说明根据本发明的第一实施例制造半导体器件的方法中的阶段的透视图。
参考图2，在半导体衬底10上淀积硬掩模层15和15′。接着，硬掩模层15和15′将被构图，以限定半导体衬底10的有源区20和20′。半导体衬底10可以为体硅晶片、绝缘体上的硅(SOI)衬底、绝缘体上的硅化锗(SGOI)衬底或硅化锗(SiGe)晶片。在单元区和外围电路区中可以同时形成硬掩模层15和15′。
为了形成硬掩模层15和15′，在衬底10上淀积绝缘层如氮化硅层至约800至2000的厚度，以及沿单元区和外围电路区构图绝缘层，以形成预定形状。可以使用等离子体-增强的化学气相淀积(PECVD)或低压CVD(LPCVD)淀积绝缘层。如图2所示，在单元区中形成的硬掩模层15基本上是矩形，以及在x-方向延伸。形成在外围电路区中的硬掩模层15′包括基本上为矩形的开口17。
在淀积硬掩模层15和15′之前，可以在半导体衬底上淀积缓冲层，例如热氧化层，以减小硬掩模层15和15′以及衬底10之间的应力。
为了形成有源区20和20′，使用硬掩模层15和15′作为蚀刻掩模刻蚀半导体衬底10。有源区20和20′分别从单元区和外围电路区中的衬底10的上表面突出。该刻蚀在外围电路区的硬掩模层15′中的每个开口17下面和围绕有源区20和20′形成浅沟槽18和18′。沟槽18和18′可以形成至约1000至3000的深度。可以使用卤素气体如HBr或Cl2以及O2的气体混合物干法刻蚀衬底10。
参考图3，硬掩模层15和15′被各向异性地刻蚀，以形成硬掩模图形15a和15a′。硬掩模层15和15′的各向同性刻蚀使硬掩模层15和15′变窄，以及露出有源区20和20′的边缘部分的上表面。可以通过覆盖刻蚀或不须蚀刻掩模的后拉(pull-back)工艺执行各向异性地刻蚀硬掩模层15和15′。当硬掩模层15和15′由氮化硅形成时，可以执行使用磷酸(H3PO4)的湿法刻蚀或使用等离子体的干法刻蚀。结果，在单元区和外围电路区中分别形成硬掩模图形15a和15a′。
在硬掩模层15和15′的各向同性刻蚀过程中，硬掩模层15和15′的长度和宽度都减小，即，硬掩模层15和15′被减窄。此外，开口17的尺寸增加。通过调整各向同性刻蚀，即，执行后拉工艺的时间，可以控制鳍形的宽度。
参考图4，淀积第一介质层30和30′，例如，淀积如间隙填充氧化物层的绝缘材料，以填充沟槽18和18′，以及围绕有源区20和20′。然后平整第一介质层30和30′，直到硬掩模图形15a和15a′的上表面，即，窄的硬掩模层被露出。可以使用高密度等离子体(HDP)-CVD淀积第一介质层30和30′。可以使用化学机械抛光(CMP)或覆盖刻蚀平整第一介质层30和30′。
参考图5，第一介质层30和30′以及硬掩模图形15a和15a′被构图，以分别在单元区和外围电路区中形成虚拟栅图形35和35′。第一介质层30和30′，例如氧化物，以及硬掩模图形15a和15a′，例如氮化物，可以被同时刻蚀，以形成虚拟栅图形35和35′。在接着将形成图1的栅电极65和65′的地方形成虚拟栅图形35和35′，即，在y-方向中延伸。在虚拟栅图形35和35′的形成过程中，大多数硬掩模图形15a和15a′被除去。结果，在单元区的中心中形成单个沟道区限定图形15b，以及在外围电路区中形成多个沟道区限定区15b′。多个沟道区限定图形15b′在y-方向上延伸穿过外围电路区的中心。通过虚拟栅图形35和35′的形成，分别布置在虚拟栅图形35和35′下面的有源区20和20′的部分上表面被露出。
参考图6，在虚拟栅图形35和35′上淀积第二介质层40和40′，即，阻挡层。第二介质层40和40′可以是氧化硅层。然后平整第二介质层40和40′，直到沟道区限定图形15b和15b′的上表面被露出。可以使用淀积第一介质层30和30′类似地使用的HDP-CVD淀积第二介质层40和40′。此外，可以使用CMP或覆盖刻蚀平整第二介质层40和40′。由于第二介质层40和40′以及第一介质层30和30′可以是相似或相同的氧化物层，因此其间可以没有明显的界面。无论如何，第二介质层40和40′以及第一介质层30和30′在图中使用虚线显示为区别层。
参考图7，相对于第二介质层40和40′、第一介质层30和30′以及衬底10使用湿法或干法刻蚀有选择地除去通过结合图6描述的平面化工艺露出的沟道区限定图形15b和15b′。可以通过使用H3PO4的湿法刻蚀除去沟道区限定图形15b和15b′，该沟道区限定图形15b和15b′由氮化硅形成。结果，在除去沟道区限定区15b和15b′的地方形成开口45和45′，以及露出开口45和45′下面的有源区20和20′的上表面。然后使用第二介质层40和40′以及第一介质层30和30′作为蚀刻掩模各向异性地刻蚀开口45和45′下面的有源区20和20′，以限定将用作鳍形沟道的部分。
如上所述，单元区中的鳍形的宽度是有源区20的宽度和硬掩模图形15a的宽度之间的差值。外围电路区中的鳍形的宽度被类似地定义。
此时，可以在露出的有源区20和20′上执行沟道离子注入工艺。另外，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀地分布在鳍形沟道中。例如，可以在30keV伏下执行第一硼注入，然后可以在15keV下执行第二硼注入。可以垂直于衬底10的上表面执行沟道离子注入工艺。
参考图8，使用各向异性刻蚀使第二介质层40和40′，即阻挡层，以及第一介质层30和30′，即间隙填充氧化物层，凹陷至与沟道深度相同的深度。可以使用稀释的HF或缓冲氧化物蚀刻剂(BOE)溶液湿法凹陷第二介质层40和40′以及第一介质层30和30′。结果，在露出的有源区20和20′周围形成隔离区30a和30a′，例如，浅沟槽隔离区。外围电路区的有源区20′包括如图1所示的矩形开口21。此外，通过穿过如参考图7所述的开口45和45′刻蚀有源区20和20′，分别在有源区20和20′的鳍形沟道周围形成中心沟槽22和22′。
结果，在中心沟槽22和22′以及隔离区30a和30a′之间露出第一突起23和23′以及第二突起24和24′，该第一突起23和23′以及第二突起24和24′由有源区20和20′中的衬底10的表面构成。第一突起23和23′以及第二突起24和24′的顶表面和侧表面形成三维有源沟道区。单元区中的第一突起23和第二突起24形成单元区有源沟道。外围电路区中的第一突起23′和第二突起24′形成外围电路区有源沟道。第一突起23和23′以及第二突起24和24′分别通过中心沟槽22和22′互相分开。第一突起23和23′以及第二突起24和24′可以是平行的。此外，第一突起23和23′以及第二突起24和24′可以具有约30nm或更小的宽度。在本发明的上下文中，具有被中心沟槽分开的两个突起的鳍形称为多-沟道鳍形。使用一个沟道鳍形制造的鳍形场效应晶体管(FinFET)称为多-沟道FinFET。在外围电路区中，可以形成在y-方向对准的多个中心沟槽22′，以便可以在单个有源区中形成多个鳍形。
另外地，在上面结合图7描述的形成开口45和45′之后执行的沟道离子注入工艺可以被结合图8描述的在露出鳍形之后执行的工序代替。如上所述，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀分布的在鳍形沟道中。在此情况下，离子注入工艺被倾斜地执行。
参考图9，在有源区20和20′以及隔离区30a和30a′上形成栅介质层50和50′，例如，栅氧化物层。可以通过使用热氧化生长氧化硅层形成栅介质层50和50′。另外地，栅介质层50和50′可以由绝缘材料如氧化硅、氧化铪、氧化锆、氧化铝或氧化硅形成，以及可以使用原子层淀积(ALD)、CVD、等离子体-增强的ALD(PEALD)或PE-CVD淀积或涂敷。
接着，在栅介质层50和50′上形成栅导电层(未示出)。为了形成栅导电层，可以形成不掺杂的多晶硅层，然后在后续工艺中适当地掺杂，或可以形成就地掺杂的多晶硅层。栅导电层可以由金属如钨W形成。然后栅导电层被构图，以在单元区和外围电路区中分别形成在y-方向中延伸的栅电极65和65′。栅电极65和65′可以分别形成至具有分别与中心沟槽22和22′相同的宽度，以及分别跨越沟道区覆盖第一突起23和23′以及第二突起24和24′的顶表面和侧表面，即沟道区。
接着，杂质离子被注入，以形成源区和漏区以及被热处理。由此，在单元区中的栅电极65的任一侧边上的有源区20中形成源区S和漏区D，以及在外围电路区中的栅电极65′的任一侧边上的有源区20′中形成源区S′和漏区D′。在此情况下，布图被设计为源区S和S′以及漏区D和D′的接触区(未示出)比栅电极65和65′更宽。由此，源区和漏区的接触区的面积不受限制。
单元区的源区S和漏区D以及外围电路区的源区S′和漏区D′每个可以具有轻掺杂的漏区(LDD)结构。在此情况下，应该在高-浓度(约1015/cm2)离子注入工序和低-浓度(约1012/cm2至1013/cm2)离子注入工序之间进一步执行在栅电极65和65′的侧壁上形成隔片的工序。
中心沟槽22和22′的尺寸分别由开口45和45′的尺寸决定，以及开口45和45′的尺寸分别由沟道区限定图形15b和15b′的尺寸决定。由此，为了增加源区S和S′以及漏区D和D′的面积，沟道区限定图形15b和15b′应该尽可能的小。在本发明的第一实施例中，沟道区限定图形15b和15b′分别形成为与栅电极65和65′相同的宽度。
图10说明沿根据图9所示本发明的第一实施例的半导体器件的y-方向的剖面图。
参考图10，在单元区和外围电路区中分别形成多-沟道鳍形或多个多-沟道鳍形。由于第二介质层40和40′以及第一介质层30和30′凹陷至与沟道相同的深度，如结合图8所述，中心沟槽22和22′的底部处于与隔离区30a和30a′的上表面相同的水平面。更具体地说，突出的有源沟道之间的有源区20和20′的上表面可以与半导体衬底中的隔离区30a和30a′的上表面齐平。在第一实施例中，外围电路区的有源区20′具有多个多-沟道鳍形，以提供多个有源沟道区。尽管在第一实施例中示例性地示出了三个(3)多-沟道鳍形，但是在外围电路区中实际形成的多-沟道鳍形的数目可以根据有源区20′中形成的开口21的数目而改变。为了控制单元区中形成的三维多-沟道鳍形的增加的电流，优选在外围电路区中也形成多-沟道鳍形，如第一实施例。
由于上述方法，根据本发明的第一实施例的多-沟道FinFET包括具有单元区和外围电路区的半导体衬底10。单元区中的部分衬底10包括限定有源区20的隔离区30a以及外围电路区中的部分衬底10包括限定有源区20′的隔离区30a′。隔离区30a和30a′布置在有源区20和20′周围以及在开口21的下面。单元区中的部分有源区20在半导体衬底10和隔离区30a的上表面上突出。外围电路区中的部分有源区20′在半导体衬底10和隔离区30a′的上表面上突出。
有源区20和20′的突出部分包括第一突起23和23′以及第二突起24和24′，以及限定鳍形，即有源沟道。第一突起23和23′以及第二突起24和24′的顶表面和侧表面是有源沟道区。第一突起23和23′以及第二突起24和24′分别由被中心沟槽22和22′分开以及可以平行于第二突起24和24′的有源区20和20′构成。在外围电路区的有源区20′中，多个中心沟槽22′形成在行中，且因此形成多个鳍形。在第一实施例中，第一突起23和23′以及第二突起24和24′之间的有源区20和20′的上表面分别与隔离区30a和30a′的上表面齐平。单元区中的第一突起23和第二突起24形成单元区有源沟道。外围电路区中的第一突起23′和第二突起24′形成外围电路区有源沟道。
在有源区20和20′以及隔离区30a和30a′上形成栅介质层50和50′以及栅电极65和65′。分别具有与中心沟槽22和22′相同宽度的栅电极65和65′在y-方向中延伸并覆盖第一突起23和23′以及第二突起24和24′的顶表面和侧表面。具体，外围电路区的栅电极65′跨越多个中心沟槽22′延伸。
在栅电极65和65′的任一侧边上的有源区20和20′中分别形成源区S和S′以及漏区D和D′。在源区S和S′以及漏区D和D′中形成的接触区的宽度分别大于栅电极65和65′的宽度。
如上所述，根据本发明的第一实施例的半导体器件提供比沟道宽度更宽的源区和漏区的接触区。此外根据本发明的第一实施例的器件包括在单元区和外围电路区的有源区中布置的多-沟道鳍形，每个具有被中心沟槽分开的两个突起。在本发明中，多沟道鳍形的宽度不受限制。由于鳍形形成为每个具有两个突起，因此沟道面积增加，由此增加半导体器件的工作速度。
尽管衬底被描述为体硅衬底，但是可以使用绝缘体上的硅(SOI)衬底、绝缘体上的硅化锗(SGOI)衬底或SiGe衬底。如果使用体硅衬底，那么与SOI或SGOI衬底相比，制造成本被减小，以及半导体器件避免浮体效应、源区和漏区之间的击穿电压下降以及截止电流增加。另外，SOI或SGOI衬底可以防止底部沟道被导通。此外，由于衬底材料的更快的迁移率，SGOI衬底或SiGe衬底可以是有用的。
第二实施例
图11A和11B分别说明沿根据本发明的第二实施例的半导体器件和根据本发明的选择性第二实施例的半导体器件的y-方向的剖面图。
根据本发明的第二或选择性的第二实施例制造半导体器件的方法基本上类似于根据本发明的第一实施例制造半导体器件的方法。更具体地说，该方法仅仅与相对于结合图7和8如上所述的操作不同。更具体地说，当用第二实施例的方法执行结合图7描述的操作时，布置在开口45和45′下面的衬底10被刻蚀至比第一实施例更大的深度，以限定将被用作鳍形沟道的部分有源区20和20′。然后，如参考图8所述，第二介质层40和40′以及第一介质层30和30′被凹陷，但是它们被凹陷至比沟道深度更浅的深度。接着，当执行结合图9描述的操作时，获得根据第二实施例的半导体器件，图11图示了其剖面图。
参考图11A，与第一实施例相比，在第二实施例中，中心沟槽25和25′形成至更大的深度，以及第二介质层40和40′以及第一介质层30和30′被凹陷至比沟道深度更浅的深度。结果，第一23和23′以及第二24和24′突出部分之间的有源区20和20′的上表面低于隔离区30a和30a′以及半导体衬底10的上表面。在该实施例中，可以最大化有效的沟道宽度。
在选择性的第二实施例中，如图11B所示，中心沟槽27和27′可以形成至比第一实施例中更浅的深度，以及第二介质层40和40′以及第一介质层30和30′被凹陷至比沟道深度更深的深度。结果，第一23和23′以及第二24和24′突出部分之间的有源区20和20′的上表面高于隔离区30a和30a′以及半导体衬底10的上表面。
第三实施例
图12至14说明根据本发明的第三实施例制造半导体器件的方法中的阶段的透视图。图15说明沿根据图14所示本发明的第三实施例的半导体器件的y-方向的剖面图。
在根据本发明的第三实施例的半导体器件中，当在外围电路区中形成多个多-沟道FinFETs时，正如第一实施例一样，在单元区中形成单沟道FinFET。
在第三实施例的方法中，结合第一实施例的图2至6描述的操作是相同的。由此，与第一实施例相关那些操作的论述将不被重复。
参考图12，在单元区中的第二介质层40上淀积掩模70，例如，光刻胶。掩模70覆盖单元区中的沟道限定图形15b以及允许外围电路区中的沟道区限定图形15b′保持露出。类似于结合第一实施例的图7描述的操作，相对于第二介质层40′、第一介质层30′以及衬底10使用干法或湿法刻蚀有选择地除去露出的沟道区限定图形15b′。结果，在除去了沟道区限定图形15b′的地方形成开口45′，以及开口45′下面的有源区20′的上表面被露出。与第一实施例相比，仅仅在外围电路区中形成开口45′。然后使用第二介质层40′以及第一介质层30′作为蚀刻掩模各向异性地刻蚀开口45′下面的有源区20′，以限定将用作鳍形沟道的部分。在各向异性刻蚀之后，除去剩余的掩模70。
在第三实施例中，可以在除去掩模70之前或之后执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀分布的在鳍形沟道中。例如，可以在30keV伏下执行第一硼注入，然后可以在15keV下执行第二硼注入。在此情况下，可以垂直于衬底10执行沟道离子注入工艺。
参考图13，使用各向异性刻蚀使第二介质层40和40′以及第一介质层30和30′凹陷至与沟道深度相同的深度，由此在露出的有源区20和20′周围形成隔离区30a和30a′。仅仅在外围电路区的有源区20′中形成围绕鳍形沟道的中心沟槽22′。
在外围电路区中，在中心沟槽22′和隔离区30a′之间露出由衬底10的表面构成的第一突起23′和第二突起24′。第一突起23′和第二突起24′的顶表面和侧表面形成三维有源沟道区。此外，第一突起23′的顶表面和第二突起24′的顶表面分别被中心沟槽22′互相分开。第一突起23′和第二突起24′可以是平行的。此外，第一突起23和23′以及第二突起24和24′可以具有约30nm或更小的宽度。
如结合第一实施例所述，如果从结合图12描述的操作省略沟道离子注入工序，那么可以在结合图13描述的操作之后执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子可以被均匀分布的在鳍形沟道中。在此情况下，离子注入工艺被倾斜地执行。
参考图14，在有源区20和20′上分别形成栅介质层50和50′。然后在单元区和外围电路区中分别形成栅电极65和65′，以完成根据本发明的第三实施例的半导体器件。
图15说明根据本发明的第三实施例的半导体器件的剖面图。
如图15所示，根据第三实施例的半导体器件包括在单元区中形成的单沟道FinFET和在外围电路区中单个有源区20′中形成的多个多-沟道FinFETs，例如三个。
在第三实施例中，可以改变沟道22′的深度，以便有源区20′中的第一23′和第二24′突起之间的有源区20′的上表面可以高于或低于隔离区30a′和衬底的上表面，与第二或选择性的第二实施例一样。
第四实施例
图16至18说明根据本发明的第四实施例制造半导体器件的方法中的阶段的透视图。图19说明沿根据图18所示本发明的第四实施例的半导体器件的y-方向的剖面图。
在根据本发明的第四实施例的半导体器件中，当与第一实施例一样在单元区中形成多-沟道FinFET时，在外围电路区中形成单沟道FinFET。
在第四实施例的方法中，结合第一实施例的图2至6描述的操作是相同的。由此，与第四实施例相关的那些操作的论述将不被重复。
参考图16，在外围电路区中的第二介质层40′上淀积掩模70′，例如，光刻胶。掩模70′覆盖外围电路区中的沟道限定图形15b以及允许单元区中的沟道区限定图形15b保持露出。类似于结合第一实施例的图7描述的操作，相对于第二介质层40、第一介质层30以及衬底10使用干法或湿法刻蚀有选择地除去露出的沟道区限定图形15b。结果，在除去沟道区限定图形15b的地方形成开口45，以及开口45下面的有源区20的上表面被露出。与第一实施例相比，仅仅在单元区中形成开口45。然后使用第二介质层40以及第一介质层30作为蚀刻掩模各向异性地刻蚀开口45下面的有源区20，以限定将用作鳍形沟道的部分。在各向异性刻蚀之后，除去剩余的掩模70′。
在第四实施例中，可以在除去掩模70′之前或之后执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子可以被均匀分布的在鳍形沟道中。例如，可以在30keV伏下执行第一硼注入，然后可以在15keV下执行第二硼注入。在此情况下，可以垂直于衬底10执行沟道离子注入工艺。
参考图17，使用各向异性刻蚀，使第二介质层40和40′以及第三介质层30和30′凹陷至与沟道深度相同的深度，由此在露出的有源区20和20′周围形成隔离区30a和30a′。仅仅在单元区的有源区20中形成围绕鳍形沟道的中心沟槽22。
在单元区中，在中心沟槽22和隔离区30a之间露出由衬底10的表面构成的第一突起23和第二突起24。第一突起23和第二突起24的顶表面和侧表面形成三维有源沟道区。此外，第一突起23的顶表面和第二突起24的顶表面分别被中心沟槽22互相分开。第一突起23和第二突起24可以是平行的。
如结合第一实施例所述，如果从结合图16描述的操作省略沟道离子注入工序，那么可以在结合图17描述的操作之后执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子可以被均匀分布的在鳍形沟道中。在此情况下，离子注入工艺被倾斜地执行。
参考图18，在有源区20和20′上分别形成栅介质层50和50′。然后在单元区和外围电路区中分别形成栅电极65和65′，以完成根据本发明的第四实施例的半导体器件。
图19说明沿根据本发明的第四实施例的半导体器件的y-方向的剖面图。
如图19所示，根据第四实施例的半导体器件包括在单元区中形成的多-沟道FinFET以及和在外围电路区中的单个有源区20′中形成的多个单沟道FinFETs，例如三个。
如结合第三实施例所述，在第四实施例中，沟道22的深度可以改变，以便有源区20中的第一23和第二24突起之间的有源区20的上表面可以高于或低于隔离区30a和衬底10的上表面，与第二或选择性的第二实施例一样。
第五和第六实施例
图20说明根据本发明的第五至第六实施例通过制造半导体器件的方法形成的半导体器件的平面图。
参考图20，半导体器件分为单元区和外围电路区。单元区包括有源区120和栅电极165。有源区120和形成在有源区120上的栅电极165彼此相对垂直。例如，有源区120的长度可以在x-方向延伸，以及栅电极165的长度可以在y-方向延伸。有源区120包括在栅电极165的任一侧边上形成的源区S和漏区D。
外围电路区包括有源区120′和形成在有源区120′上的栅电极165′。有源区120′和栅电极165′都基本上是矩形形状。栅电极165′的长度，例如，可以在y-方向延伸，大于有源区120′的长度，该有源区120′可类似地在y-方向延伸。但是，栅电极165′的宽度，例如，可以在x-方向延伸，小于有源120′的宽度，该有源区120′可类似地在x-方向延伸。外围电路中的有源区120′的长度，即，在y-方向，可以是单元区中的有源区120的宽度即，y-方向的五倍。当外围电路区中的有源区120′的宽度，即，在x-方向，等于单元区中的有源区120的长度，即，也在x-方向，外围电路区中的有源区120′的面积大于单元区中的有源区120的面积。有源区120′包括在栅电极165′的任一侧边上形成的源区S′和漏区D′。
如图20所示，分别在单元区和外围电路区的源区S和S′中以及单元区和外围电路区D和D′的漏区中形成的接触区在栅电极165和165′的宽度方向比在栅电极165和165′的宽度方向更大。由此，，本发明能够减少由常规构图工艺引起的问题以及提供足够的源区/漏区的接触区。
第五实施例
图21至30说明根据本发明的第五实施例制造半导体器件的方法中的阶段的透视图。在图21-24中，部分主要的隔离区116和116′被切去，以允许图示有源区120和120′以及硬掩模层115和115′。
参考图21，在半导体衬底110，例如体硅晶片上，淀积硬掩模层115和115′。接着，硬掩模层115和115′将被构图，以在半导体衬底110的单元区和外围电路区中分别限定有源区120和120′。在淀积硬掩模层115和115′之前，可以在半导体衬底上淀积缓冲层，例如热氧化层，以减小硬掩模层115和115′以及衬底110之间的应力。
接着，淀积绝缘材料，以围绕有源区120120′，以及使用CMP平整绝缘材料，直到硬掩模层115和115′被露出，由此形成主要的隔离区(未示出)。
然后在硬掩模层115和115′上形成有源区光选择掩模PR和PR′。当光选择掩模PR覆盖并保护整个单元区时，光选择掩模PR′在外围电路区的有源区120′上线-和-间隔-型。线和间隔的宽度，即，在y-方向，可以根据鳍形的宽度适当地决定。
参考图22，使用光选择掩模PR′作为蚀刻掩模各向异性地刻蚀外围电路区的硬掩模层115′，由此在外围电路区中形成线-和-间隔-型硬掩模图形115″。在该操作中，相对于主要的隔离区(未示出)和衬底110有选择地刻蚀硬掩模层115′。然后除去有源区光选择掩模PR和PR′。
参考图23，在有源区光选择掩模PR和PR′的去除之后，后续操作基本上类似于结合第一实施例描述的操作。
参考图24，硬掩模层115和线-和-间隔-型硬掩模图形115”被各向异性地刻蚀，以形成硬掩模图形115a和115a′。硬掩模层115和线-和-间隔-型硬掩模图形115”的各向同性刻蚀使硬掩模层115和线-和-间隔-型硬掩模图形115”变窄，以及有源区120和120′的部分上表面被露出。如第一实施例所述，因为随着硬掩模图形115a和115a′的宽度减小，即在y-方向，之后将形成的鳍形的宽度增加，通过适当地调整执行各向同性刻蚀的时间可以控制鳍形的宽度。
参考图25，淀积第一介质层130和130′，例如绝缘材料，如氧化物，以覆盖硬掩模图形115a和115a′以及围绕有源区120和120′。然后例如使用CMP平整第一介质层130和130′，直到硬掩模图形115a和115a′的上表面被露出。下面，将说明结合图21描述的操作中形成的主要隔离区和第一介质层130和130′，第一介质层130和130′被称为间隙填充介质层130和130′。
参考图26，间隙填充介质层130和130′以及硬掩模图形115a和115a′被构图，以在单元区和外围电路区中分别形成虚拟栅图形135和135′。在接着将形成图20的栅电极165和165′的地方形成虚拟栅图形135和135′，即，在y-方向中延伸。
在虚拟栅图形135和135′的形成过程中，大多数硬掩模图形115a和115a′被除去。结果，在单元区的中心中形成一个沟道区限定图形115b，以及在外围电路区中形成多个沟道区限定区115b′。多个沟道区限定图形115b′穿过外围电路区的中心在y-方向上延伸。通过形成虚拟栅图形135和135′露出分别布置在虚拟栅图形135和135′下面的有源区120和120′的部分上表面。
参考图27，在虚拟栅图形135和135′上淀积第二介质层140和140′，例如，氧化物层。然后平整第二介质层140和140′，直到沟道区限定图形115b和115b′的上表面被露出。因为第二介质层140和140′以及填隙介质层130和130′可以与氧化物层类似或相同，因此其间可以没有区别的界面。无论如何，第二介质层140和140′以及间隙填充介质层130和130′显示为在图中使用虚线的区别的层。
参考图28，相对于第二介质层140和140′、间隙填充氧化物层130和130′以及衬底110，使用湿法或干法刻蚀有选择地除去通过结合图27描述的平面化工艺露出的沟道区限定图形115b和115b′。结果，在除去沟道区限定区115b和115b的地方形成开口145和145′，以及开口145和145′下面的有源区120和120′的上表面被露出。然后使用第二介质层140和140′以及间隙填充介质层130和130′作为蚀刻掩模各向异性地刻蚀开口145和145′下面的有源区120和120′，以限定将用作鳍形沟道的部分。
如上所述，单元区中的鳍形的宽度是有源区120的宽度和硬掩模图形115a的宽度之间的差值。外围电路区中的鳍形的宽度被类似地定义。
如第一至第四实施例，可以在露出的有源区120和120′上执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀的分布在鳍形沟道中。例如，可以在30keV伏下执行第一硼注入，然后可以在15keV下执行第二硼注入。可以垂直于衬底110执行离子注入工序。
参考图29，使用各向异性刻蚀使第二介质层140和140′以及间隙填充氧化物层130和130′凹陷至与沟道深度相同的深度。结果，围绕露出的有源区120和120′形成第二隔离区130a和130a′。此外，通过穿过开口145和145′刻蚀有源区120和120′，分别在有源区120和120′的鳍形沟道中形成中心沟槽122和122′，如结合图28所述。
结果，在中心沟槽122和122′以及第二隔离区30a和30a′之间露出第一突起123和123′以及第二突起124，该第一突起123和123′以及第二突起124由有源区120和120′中的衬底10的表面构成。第一突起123和123′以及第二突起124的顶表面和侧表面形成三维有源沟道区。在单元区中，第一突起123和第二突起124被中心沟槽122互相分开。在外围电路区中，多个第一突起123′的每一个被一个中心沟槽122′分开。在单元区中，第一突起123和第二突起124可以是平行的。在外围电路区中，每个第一突起123′可以彼此平行。此外，第一突起123和123′以及第二突起124和124′可以具有约30nm或更小的宽度。因此，在单元区中形成多-沟道FinFET以及在外围电路区中形成多个的单沟道FinFET。外围电路区中的多个单沟道FinFET在y-方向中延伸。
作为上述方法的选择性方案，上面结合图28所述形成开口145和145′之后执行的沟道离子注入工序，替代地可以在结合图29所述的露出鳍形之后执行。如上所述，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀分布的在鳍形沟道中。在此情况下，离子注入工艺被倾斜地执行。
在根据第五实施例的方法中，使用线-和-间隔-型硬掩模图形115′在外围电路区中形成具有均匀宽度的多个第一突起123′，即，有源沟道是比较容易的。由于解决了由常规构图工艺所引起有效沟道的宽度的不均匀性问题，因此可以改进电流分散性能，以及可以比较容易地控制外围电路区中的阈值电压。只要可以形成简单线-和-间隔-型光刻胶图形，就可以执行上述工艺。因此，可以改进光刻余量。作为进一步结果，本发明可以应用于除存储器件之外的逻辑器件。
参考图30，在有源区120和120′以及第二隔离区130a和1130a′上形成栅介质层150和1150′，例如，栅氧化物层。然后在栅介质层150和150′上形成栅导电层(未示出)，并构图，以分别在单元区和外围电路区中形成栅电极165和165′。栅电极165和165′可以形成为分别具有与中心沟槽122和122′相同的宽度，以及分别覆盖跨越沟道区第一突起123和123′以及第二突起124和124′的顶表面和侧表面，第一突起123和123′以及第二突起124和124′即是沟道区。
接着，注入杂质离子，以形成源区和漏区以及被热处理。由此，在单元区中的栅电极165的任一侧边上的有源区120中形成源区S和漏区D，以及在外围电路区中的栅电极165′的任一侧边上的有源区120′中形成源区S′和漏区D′。
图31说明沿根据图30所示本发明的第五实施例的半导体器件的y-方向的剖面图。
如从图31可以看到，与第一实施例一样，在单元区的有源区120中形成多-沟道FinFET，以及在外围电路120′区的有源区120′中形成多个单沟道FinFETs。与根据图19所示的第四实施例的器件相比较，类似地包括在外围电路区中形成的多个单沟道FinFET，根据本发明的第五实施例的器件从多个单沟道FinFETs的每一个之间省略图19的隔离区30a′。第五实施例的结构可以称为多FinFET。
通过适宜地控制有源区光选择掩模PR′的线和间隔的宽度，即，在y-方向，在外围电路区中形成的第一突起123′可以形成有均匀的宽度。
根据第五实施例的半导体器件包括具有单元区和外围电路区的半导体衬底110。单元区的有源区120包括在半导体衬底110和隔离区130a的上表面上突出的一对有源沟道。外围电路区的有源区120′包括在半导体衬底110和隔离区130a′的上表面上突出的多个有源沟道。单元区的有源区120包括由第一突起123和第二突起124形成的多-沟道FinFET以及使用第一和第二突起123和124的顶表面和侧表面作为有源沟道区。这里，第一和第二突起123和124由被中心沟槽122分开的单元区有源区120的表面构成。第一和第二突起123和124可以互相平行。外围电路区的有源区120′包括被多个中心沟槽122′的一个分开的多个第一突起123′。在有源区120和120′以及隔离区130a和130a′上形成栅介质层150和150′以及栅电极165和165′。在栅电极165和165′的任一侧边上的有源区120和120′中分别形成源区S和S′以及漏区D和D′。
栅电极165和165′分别形成至中心沟槽122和122′的相同宽度，并跨越沟道区覆盖沟道区的顶表面和侧表面。在与中心沟槽122和122′的底部相同水平面上的有源区120和120′周围形成隔离区130a，与第一实施例一样。
在上述第五实施例中，在单元区和有源区光选择掩模中形成具有两个鳍形即，突出的有源沟道的多-沟道FinFET。同时，在外围电路区中形成多个单沟道FinFET。因此，晶体管的沟道面积增加，以提高晶体管的工作速度。此外，可以在单元区和外围电路区中同时形成均匀的矩形有源沟道。结果，具有良好的电流特性的器件可以应用于除存储器件之外的逻辑器件。
此外，在本发明的第五实施例中，如果在外围电路区中形成单线性形状的有源区，与形成在单元区中一样，那么外围电路区的晶体管也可以包括多-沟道FinFET，且因此，有源区选择光掩模可以被省略。但是，在DRAM的情况下，应该考虑有源区和位线接触之间的重叠余量。
第六实施例
图32至40说明根据本发明的第六实施例制造半导体器件的方法中的阶段的透视图。图41说明沿根据图40所示本发明的第六实施例的半导体器件的y-方向的剖面图。
在根据本发明的第六实施例的半导体器件中，当在外围电路中形成多个的单沟道FinFET时，正如第五实施例，在第六实施例中外围电路区中的单沟道FinFET与周围的隔离区相距预定距离。
在第六实施例的方法中，关于第五实施例的单元区的操作是相同的。
参考图32，在半导体衬底110，例如体硅晶片上淀积硬掩模层115和115′。在淀积硬掩模层115和115′之前，可以在半导体衬底上淀积缓冲层，例如热氧化层，以减小硬掩模层115和115′以及衬底110之间的应力。
然后构图硬掩模层115和115′，以在半导体衬底110的单元区和外围电路区中分别限定有源120和120′。接着，淀积绝缘材料，以围绕有源区120和120′，以及使用CMP平整绝缘材料，直到硬掩模层115和115′的上表面被露出，由此形成主要的隔离区116和116′。主要的隔离区116和116′覆盖硬掩模层115和115′的侧壁。当在比硬掩模层115和115′更低的水平面上形成主要隔离区116和116′时，即，通过延长比预定时间更长的平面化工序，在硬掩模层115和115的侧壁上形成隔片，以防止硬掩模层115和115′的侧壁露出。
参考图33，在硬掩模层115和115′上形成有源区光选择掩模PR和PR′以及在单元区和外围电路区中分别形成主要的隔离区116和116′。当光选择掩模PR覆盖并保护整个单元区时，光选择掩模PR′在外围电路区的有源区120′上形成为线-和-间隔-型。具体，在外围电路区的有源区120′上形成的线-和-间隔-型光选择掩模PR′被设计成充分地覆盖硬掩模层115′和邻近硬掩模层115′的部分主要隔离区116′。
参考图34，使用光选择掩模PR′作为蚀刻掩模各向异性地刻蚀外围电路区的硬掩模层115′，由此在外围电路区中形成线-和-间隔-型硬掩模图形115″。然后，除去有源区光选择掩模PR。
参考图35，各向异性地刻蚀硬掩模层115和线-和-间隔-型硬掩模图形115″，以形成减窄的硬掩模图形115a和115a′，即与硬掩模层115和线-和-间隔-型硬掩模图形115″相比，在x-和y-方向都较小。与第五实施例的器件相反，邻近并接触主要隔离区116′的线-和-间隔-型硬掩模图形115″的边缘部分不被刻蚀。
此后，淀积第一介质层130和130′，例如绝缘材料，如氧化物，以覆盖硬掩模图形115a和115a′以及围绕有源区120和120′。然后，例如使用CMP平整第一介质层130和130′，直到硬掩模图形115a和115a′的上表面被露出。下面，将说明结合图32描述的操作中形成的主要隔离区和第一介质层130和130′，该第一介质层130和130′被称为间隙填充介质层130和130′。
此后，用与第五实施例类似的方法执行后续工序。
参考图36，间隙填充介质层130和130′以及硬掩模图形115a和115a′被构图，以在单元区和外围电路区中分别形成虚拟栅图形135和135′。接着在形成图20的栅电极165和165′的地方形成虚拟栅图形135和135′，即，在y-方向中延伸。
在虚拟栅图形135和135′的形成过程中，大多数硬掩模图形115a和115a′被除去。结果，在单元区的中心中形成一个沟道区限定图形115b，以及在外围电路区中形成多个沟道区限定区115b′。多个沟道区限定图形115b′穿过外围电路区的中心在y-方向上延伸。通过形成虚拟栅图形135和135′，露出分别布置在虚拟栅图形135和135′下面的有源区120和120′的部分上表面。
参考图37，在虚拟栅图形135和135′上淀积第二介质层140和140′，例如氧化物层。然后平整第二介质层140和140′，直到沟道区限定图形115b和115b′的上表面被露出。因为第二介质层140和140′以及填隙介质层130和130′可以与氧化物层类似或相同，因此其间可以没有区别界面。无论如何，第二介质层140和140′以及间隙填充介质层130和130′显示为在图中使用虚线的区别层。
参考图38，相对于第二介质层140和140′、填隙氧化物层130和130′以及衬底110使用湿法或干法刻蚀有选择地除去通过结合图37描述的平面化工艺露出的沟道区限定图形115b和115b′。结果，在除去沟道区限定区115b和115b′的地方形成开口145和145′，以及开口145和145′下面的有源区120和120′的上表面被露出。然后使用第二介质层140和140′以及间隙填充介质层130和130′作为蚀刻掩模各向异性地刻蚀开口145和145′下面的有源区120和120′，以限定将用作鳍形沟道的部分。
如上所述，单元区中的鳍形的宽度是有源区120的宽度和硬掩模图形115a的宽度之间的差值。外围电路区中的鳍形的宽度被类似地限定。因此，鳍形宽度，即有源沟道，随执行参考图35描述的各向同性刻蚀所花费的时间而改变。
如上述实施例，可以在露出的有源区120和120′上执行沟道离子注入工序。优选，可以以不同的能量执行几个沟道离子注入工艺，以便沟道离子被均匀分布的在鳍沟道中。例如，可以在30keV伏下执行第一硼注入，然后可以在15keV下执行第二硼注入。可以垂直于衬底110执行离子注入工序。
参考图39，使用各向异性刻蚀使第二介质层140和140′以及间隙填充氧化物层130和130′凹陷至与沟道深度相同的深度。结果，围绕露出的有源区120和120′形成第二隔离区130a和130a′。此外，如结合图38所述，通过穿过开口145和145′刻蚀有源区120和120′，在有源区120和120′的鳍形沟道中分别形成中心沟槽122和122′。
结果，在中心沟槽122和122′以及隔离区30a和30a′之间露出第一突起123和第二突起124以及第一突起123′，第一突起123和第二突起124和第一突起123′由有源区120和120′中的衬底10的表面构成。第一突起123和123′以及第二突起124′的顶表面和侧表面形成三维有源沟道区。在单元区中，第一突起123和第二突起124被中心沟槽122互相隔开。在外围电路区中，多个第一突起123′的每一个被一个中心沟槽122′分开。在单元区中，第一突起123和第二突起124可以是平行的。在外围电路区中，每个第一突起123′可以彼此平行。此外，第一突起123和123′以及第二突起124和124′可以具有约30nm或更小的宽度。因此，在单元阵列区中形成多-沟道FinFET，以及在外围电路区中形成多个单沟道FinFETs。外围电路区中的多个单沟道FinFETs在y-方向中延伸。
特别关注本发明的第六实施例，因为邻近和接触主要隔离区116′的有源区硬掩模图形115′的边缘部分不被刻蚀，如参考图35所述，因此在边缘部分E处不形成突起，如第五实施例。在此阶段，如上述实施例，可以在衬底110上倾斜地执行沟道离子注入工序。
参考图40，在有源区120和120′以及第二隔离区130a和130a′上形成栅介质层150和150′，例如，栅氧化物层。然后在栅介质层150和150′上形成栅导电层(未示出)，并构图，以分别在单元区和外围电路区中形成栅电极165和165′。接着，注入杂质离子，以形成源区和漏区，以及被热处理。由此，在单元区中的栅电极165的任一侧边上的有源区120中形成源区S和漏区D，以及在外围电路区中的栅电极165′的任一侧边上的有源区120′中形成源区S′和漏区D′。
图41说明沿根据图40所示的本发明第六实施例的半导体器件的y-方向的剖面图。
现在参考图41，与第一或第五实施例一样，例如，在单元区的有源区中形成多-沟道FinFET，同时在外围电路区中形成多个单沟道FinFET。在本发明的第六实施例中，外围电路区中的单沟道FinFET不接触隔离区130a′和有源区120′的边缘，而是与隔离区130a′隔开预定距离d，由此进一步为在外围电路区中形成的所有突起提供均匀宽度。更具体地说，外部外围电路区有源沟道的外部侧壁与围绕的隔离区隔开预定距离。
图42示出包括常规平坦的金属-氧化物半导体场效应晶体管(MOSFET)和包括根据本发明实施例的FinFET的半导体器件的沟道长度的比较结果列表。
当假定单元区的平坦MOSFET的基准沟道长度是100nm以及单沟道FinFET或多-沟道FinFET的鳍形高度是100nm时，在根据第三实施例(参考图15)的FinFET中，有效的沟道长度是300nm。在根据第一、第四、第五以及第六实施例(分别参考图10、19、31和41)的多-沟道FinFET中，有效的沟道长度是500nm。
当假定外围电路区的平坦MOSFET的基准沟道长度是500nm以及单沟道FinFET或多-沟道FinFET的鳍形高度是100nm时，在根据第五实施例(参考图31)的多FinFET中，有效的沟道长度是1300nm。在根据第六实施例的多个单沟道FinFET中(参考图41)，有效的沟道长度是900nm。
此外，在根据第一和第二实施例的多-沟道FinFET中(分别参考图10和15)，有效的沟道长度是1500nm。
包括多-沟道FinFET的半导体器件及其制造方法产生下列优点。首先，因为在本发明中，通过在有源区中形成中心沟槽获得三维沟道，因此可以防止源区和漏区的接触面积减小。更具体地说，当形成隔离区时，可以形成三维沟道区，而不减小限定的有源区的面积。
其次，在本发明中，有源区硬掩模被各向异性地刻蚀并用作限定图形的沟道区。由此，通过省略涂敷或淀积形成沟道区限定图形需要的附加材料的工序，可以简化整个工序，且因此可以减小制造成本。
第三，通过改变常规FinFET的有源区的边缘形状而不改变常规布图可以形成具有均匀宽度的鳍形。因此，可以稳定地保持晶体管需要的电流特性。
第四，与使用SOI衬底时相比较，本发明的半导体器件可以使用体硅衬底，减小制造成本和避免浮体效应、源区和漏区之间击穿电压下降以及截止-电流增加。
在此已经公开了本发明的示例性实施例，尽管使用了具体的术语，但是它们仅仅被使用和一般解释和描述，而不是为了限制。由此，所属领域的普通技术人员应当明白，在不脱离如下述权利要求所阐述的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
具有单元区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体衬底包括限定有源区的隔离区，
在隔离区的上表面上突出、以限定至少两个有源沟道的部分有源区；
在包括至少两个突出的有源沟道的半导体衬底的有源区上形成的栅介质层；
在栅介质层和半导体衬底的隔离区上形成的栅电极；以及
在栅电极的任一侧边上的半导体衬底的有源区中形成的源区/漏区。
2.根据权利要求1所述的半导体器件，其中半导体衬底是选自由体硅晶片、绝缘体上的硅(SOI)衬底、绝缘体上的硅化锗(SGOI)衬底以及硅化锗(SiGe)晶片构成的组。
3.根据权利要求1所述的半导体器件，其中至少两个有源沟道是平行的。
4.根据权利要求1所述的半导体器件，其中至少两个突出的有源沟道的每一个具有约30nm或更小的宽度。
5.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道之间的有源区的上表面可以与半导体衬底中的隔离区的上表面齐平。
6.根据权利要求1所述的半导体器件，其中至少两个突出的有源沟道之间的有源区可以被凹陷，以便至少两个突出有源沟道之间的有源区的上表面低于半导体衬底中的隔离区的上表面。
7.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道之间的有源区的上表面可以高于半导体衬底中的隔离区的上表面。
8.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道是在半导体衬底的单元区中形成的单元区有源沟道。
9.根据权利要求8所述的半导体器件，还包括：
在半导体衬底的外围电路区中的隔离区的上表面上突出、以限定多个外围电路区有源沟道的半导体衬底的外围电路区中的部分有源区。
10.根据权利要求1所述的半导体器件，还包括：
在半导体衬底的外围电路区中的隔离区的上表面上突出、以限定多个外围电路区有源沟道的半导体衬底的外围电路区中的部分有源区。
11.根据权利要求10所述的半导体器件，其中多个外围电路区有源沟道的每一个下面的有源区可以被隔离区分开。
12.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道可以是在半导体衬底的外围电路区中形成的外围电路区有源沟道。
13.根据权利要求12所述的半导体器件，其中多个外围电路区有源沟道的每一个下面的有源区可以被隔离区分开。
14.根据权利要求12所述的半导体器件，还包括：
在半导体衬底的单元区中的隔离区的上表面上突出、以限定单元区有源沟道的半导体衬底的单元区中的部分有源区。
15.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道的第一部分是在半导体衬底的单元区中形成的单元区有源沟道，以及至少两个突出有源沟道的第二部分是在半导体衬底的外围电路区中形成的外围电路区有源沟道。
16.根据权利要求1所述的半导体器件，还包括：
在半导体衬底的单元区中的隔离区的上表面上突出、以限定单元区有源沟道的半导体衬底的单元区中的部分有源区。
17.根据权利要求1所述的半导体器件，其中至少两个突出有源沟道是半导体衬底的单元区中形成的单元区有源沟道，以及还包括在半导体衬底的外围电路区中的隔离区的上表面上突出、以限定在半导体衬底的外围电路区中形成的多个外围电路区有源沟道的半导体衬底的外围部分中的部分有源区。
18.根据权利要求17所述的半导体器件，其中在半导体衬底的外围电路区中的隔离区的上表面上突出的多个外围电路区有源沟道的至少两个邻近隔离区。
19.根据权利要求17所述的半导体器件，其中在半导体衬底的外围电路区中的隔离区的上表面上突出的多个外围电路区有源沟道与隔离区分开预定的距离。
20.一种制造半导体器件的方法，包括：
制备具有单元区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体衬底包括限定有源区的隔离区；
在其间形成具有部分有源区的至少两个有源沟道，至少两个有源沟道在隔离区的上表面上突出；
在包括至少两个突出的有源沟道的半导体衬底的有源区上淀积栅介质层；
在栅介质层和半导体衬底的隔离区上形成栅电极；以及
在栅电极的任一侧边上的半导体衬底的有源区中形成源区/漏区。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054704A (zh) * 2009-10-30 2011-05-11 海力士半导体有限公司 用于制造半导体装置的方法
CN103311280A (zh) * 2012-03-13 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN103930997A (zh) * 2011-10-11 2014-07-16 麻省理工学院 具有凹陷电极结构的半导体器件
CN104078356A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 分段沟道晶体管及其形成方法
CN104637951A (zh) * 2013-11-06 2015-05-20 台湾积体电路制造股份有限公司 用于具有多个半导体器件层的半导体结构的系统和方法
CN104733472A (zh) * 2013-12-20 2015-06-24 国际商业机器公司 含锗鳍与化合物半导体鳍的集成
CN106067464A (zh) * 2015-04-21 2016-11-02 三星电子株式会社 具有接触塞的半导体装置及其形成方法
CN106571364A (zh) * 2015-10-07 2017-04-19 三星电子株式会社 集成电路装置及其制造方法
CN103904085B (zh) * 2007-12-18 2017-06-27 美光科技公司 用于隔离间距倍增材料环的部分的方法及相关结构
CN111725314A (zh) * 2019-03-19 2020-09-29 三星电子株式会社 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件
WO2022073368A1 (zh) * 2020-10-10 2022-04-14 长鑫存储技术有限公司 半导体器件制造方法、半导体器件及存储器

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577562B1 (ko) 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100612718B1 (ko) * 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
KR100753098B1 (ko) * 2004-12-28 2007-08-29 주식회사 하이닉스반도체 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100673144B1 (ko) * 2005-07-15 2007-01-22 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100675290B1 (ko) * 2005-11-24 2007-01-29 삼성전자주식회사 다중채널 전계효과트랜지스터 및 핀 전계효과트랜지스터를갖는 반도체소자의 제조방법 및 관련된 소자
KR100756809B1 (ko) 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100745934B1 (ko) * 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR100767399B1 (ko) 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
US20080014689A1 (en) * 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US8058161B2 (en) * 2006-09-29 2011-11-15 Texas Instruments Incorporated Recessed STI for wide transistors
KR100772114B1 (ko) * 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008098553A (ja) * 2006-10-16 2008-04-24 Elpida Memory Inc 半導体装置及びその製造方法
JP4600837B2 (ja) * 2006-12-19 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
KR100780652B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자 제조방법
US7795096B2 (en) * 2006-12-29 2010-09-14 Qimonda Ag Method of forming an integrated circuit with two types of transistors
KR100843712B1 (ko) * 2007-02-26 2008-07-04 삼성전자주식회사 활성 영역 내 채널 불순물 확산 영역과 자기 정렬하는데적합한 게이트 패턴을 가지는 트랜지스터들 및 그의형성방법들
JP4791986B2 (ja) * 2007-03-01 2011-10-12 株式会社東芝 半導体記憶装置
KR100827529B1 (ko) * 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
KR100825815B1 (ko) 2007-06-07 2008-04-28 삼성전자주식회사 채널 리세스부를 갖는 활성패턴을 구비하는 반도체 소자 및그의 제조방법
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US7879659B2 (en) 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
KR100927403B1 (ko) * 2007-10-08 2009-11-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR101286644B1 (ko) * 2007-11-08 2013-07-22 삼성전자주식회사 더미 게이트부를 포함한 반도체 소자 및 그 제조방법
KR100990599B1 (ko) * 2008-05-30 2010-10-29 주식회사 하이닉스반도체 반도체 장치의 제조 방법 및 그에 따라 제조된 반도체 장치
US8283231B2 (en) 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
DE102008030864B4 (de) * 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
JP2011009296A (ja) * 2009-06-23 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US7948307B2 (en) * 2009-09-17 2011-05-24 International Business Machines Corporation Dual dielectric tri-gate field effect transistor
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
JP5640379B2 (ja) 2009-12-28 2014-12-17 ソニー株式会社 半導体装置の製造方法
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
CN102420232B (zh) * 2010-09-28 2014-08-13 中国科学院微电子研究所 一种闪存器件及其形成方法
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
JP2012204799A (ja) * 2011-03-28 2012-10-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
KR20120122776A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 소자 및 그의 제조 방법
US20120306005A1 (en) * 2011-06-04 2012-12-06 Kimihiro Satoh Trough channel transistor and methods for making the same
CN103187290B (zh) * 2011-12-31 2015-10-21 中芯国际集成电路制造(北京)有限公司 鳍片式场效应晶体管及其制造方法
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR101996325B1 (ko) * 2012-05-14 2019-07-04 삼성전자주식회사 매립형 채널 트랜지스터 및 이의 형성 방법
CN102969360A (zh) * 2012-12-14 2013-03-13 中国科学院微电子研究所 一种iii-v族半导体纳米线阵列场效应晶体管
KR102067171B1 (ko) 2013-02-14 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
KR102002942B1 (ko) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR102044468B1 (ko) * 2013-05-13 2019-11-15 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US9123810B2 (en) 2013-06-18 2015-09-01 United Microelectronics Corp. Semiconductor integrated device including FinFET device and protecting structure
US9455335B2 (en) * 2013-11-14 2016-09-27 Varian Semiconductor Equiment Associates, Inc Techniques for ion implantation of non-planar field effect transistors
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
US9324619B2 (en) 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9543381B2 (en) 2014-09-11 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
KR102270920B1 (ko) * 2015-06-10 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN106549053B (zh) * 2015-09-17 2021-07-27 联华电子股份有限公司 半导体结构及其制作方法
EP3371829B1 (en) * 2015-11-03 2020-11-25 Silicon Storage Technology, Inc. Integration of split gate non-volatile flash memory with finfet logic
US9466534B1 (en) * 2015-12-09 2016-10-11 International Business Machines Corporation Cointegration of directed self assembly and sidewall image transfer patterning for sublithographic patterning with improved design flexibility
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
JP2018073971A (ja) * 2016-10-28 2018-05-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102568718B1 (ko) * 2016-11-09 2023-08-21 삼성전자주식회사 반도체 장치
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
DE102018124855B4 (de) * 2017-11-16 2024-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-Gate-Dielektrikum-Transistor und Verfahren
CN111599860B (zh) 2019-02-20 2023-10-13 联华电子股份有限公司 金属氧化物半导体晶体管及其制造方法
US10847720B1 (en) * 2019-06-20 2020-11-24 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with filament confinement
KR20210129795A (ko) 2020-04-20 2021-10-29 삼성전자주식회사 반도체 소자
CN116209254B (zh) * 2022-10-18 2024-03-29 北京超弦存储器研究院 一种3d存储阵列及其制备方法、电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461059A (en) * 1987-09-01 1989-03-08 Mitsubishi Electric Corp Semiconductor device
JPH04250667A (ja) * 1991-01-28 1992-09-07 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH04268767A (ja) * 1991-02-25 1992-09-24 Fujitsu Ltd 半導体装置
JPH0575121A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置
JP3251778B2 (ja) * 1993-09-27 2002-01-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US6177299B1 (en) * 1998-01-15 2001-01-23 International Business Machines Corporation Transistor having substantially isolated body and method of making the same
JP2001274264A (ja) * 2000-03-24 2001-10-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
JP2002033476A (ja) * 2000-07-13 2002-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法
US6664582B2 (en) * 2002-04-12 2003-12-16 International Business Machines Corporation Fin memory cell and method of fabrication

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941155B2 (en) 2007-12-18 2018-04-10 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
CN103904085B (zh) * 2007-12-18 2017-06-27 美光科技公司 用于隔离间距倍增材料环的部分的方法及相关结构
US10497611B2 (en) 2007-12-18 2019-12-03 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
CN102054704A (zh) * 2009-10-30 2011-05-11 海力士半导体有限公司 用于制造半导体装置的方法
CN102054704B (zh) * 2009-10-30 2015-03-25 海力士半导体有限公司 用于制造半导体装置的方法
CN103930997A (zh) * 2011-10-11 2014-07-16 麻省理工学院 具有凹陷电极结构的半导体器件
CN103311280A (zh) * 2012-03-13 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN103311280B (zh) * 2012-03-13 2015-12-02 中国科学院微电子研究所 半导体器件及其制造方法
CN104078356A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 分段沟道晶体管及其形成方法
CN104078356B (zh) * 2013-03-28 2016-10-05 中芯国际集成电路制造(上海)有限公司 分段沟道晶体管及其形成方法
CN104637951A (zh) * 2013-11-06 2015-05-20 台湾积体电路制造股份有限公司 用于具有多个半导体器件层的半导体结构的系统和方法
CN104733472A (zh) * 2013-12-20 2015-06-24 国际商业机器公司 含锗鳍与化合物半导体鳍的集成
CN104733472B (zh) * 2013-12-20 2018-06-05 国际商业机器公司 含锗鳍与化合物半导体鳍的集成
CN106067464B (zh) * 2015-04-21 2020-05-12 三星电子株式会社 具有接触塞的半导体装置及其形成方法
CN106067464A (zh) * 2015-04-21 2016-11-02 三星电子株式会社 具有接触塞的半导体装置及其形成方法
CN106571364A (zh) * 2015-10-07 2017-04-19 三星电子株式会社 集成电路装置及其制造方法
CN106571364B (zh) * 2015-10-07 2020-08-21 三星电子株式会社 集成电路装置及其制造方法
CN111725314A (zh) * 2019-03-19 2020-09-29 三星电子株式会社 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件
CN111725314B (zh) * 2019-03-19 2024-02-23 三星电子株式会社 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件
WO2022073368A1 (zh) * 2020-10-10 2022-04-14 长鑫存储技术有限公司 半导体器件制造方法、半导体器件及存储器

Also Published As

Publication number Publication date
CN100530690C (zh) 2009-08-19
KR100594282B1 (ko) 2006-06-30
KR20060000275A (ko) 2006-01-06
JP2006013521A (ja) 2006-01-12
JP4638292B2 (ja) 2011-02-23
US7394116B2 (en) 2008-07-01
US20050285204A1 (en) 2005-12-29

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