CN102054704B - 用于制造半导体装置的方法 - Google Patents

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Abstract

一种用于制造半导体装置的方法包括：使用硬掩模层作为阻障层来蚀刻半导体基片以形成限定出多个有源区域的沟槽；形成间隙填充层以对该沟槽内侧的一部分进行间隙填充，从而使该硬掩模层成为突起；形成覆盖该突起的两侧的间隔壁；使用掺杂的蚀刻阻障层作为蚀刻阻障层来移除间隔壁中的一个；及使用剩余的间隔壁作为蚀刻阻障层来蚀刻该间隙填充层，以形成暴露出该有源区域的一侧的侧沟槽。

Description

用于制造半导体装置的方法
相关文件的交叉引用
本申请要求2009年10月30日提交的韩国专利申请No.10-2009-0104675的优先权，将该申请的全部内容以参引的方式并入本文中。
技术领域
本发明的示例性实施方式涉及一种用于制造半导体装置的方法，且更具体地，涉及一种用于制造带有连接至单侧触点的埋置位线的半导体装置的方法。
背景技术
传统的平面金属氧化物半导体场效应晶体管(MOSFET)在进一步提高关于漏电流、导通电流、短沟道效应等的性能方面已达到物理极限。因此，这种传统的平面MOSFET的小型化正同样达到极限。因此，正发展使用垂直沟道而不是平面沟道的半导体装置作为替代物。
在制造使用垂直沟道的半导体装置时，形成环绕型门电极(亦称为垂直门极)以环绕在半导体基片上垂直延伸的有源柱。在有源柱的上方形成源极区域且在有源柱的下方形成漏极区域。这样，可制造带有垂直沟道的半导体装置。
图1为带有垂直沟道的常规半导体装置的横截面图。
参看图1，均包括有源柱12及硬掩模层13的多个柱状结构形成在基片11上。有源柱12在基片11上垂直延伸。形成门极介电层14及垂直门极15以环绕有源柱12的外壁，且通过将异离子植入基片11中来形成埋置位线(BBL)16。沟槽17中埋置有层间介电层18以使相邻的位线16彼此隔离开。
为了形成埋置在垂直门极15下方的埋置位线16，可执行离子植入工艺以植入掺杂剂。然而，随着半导体装置进一步小型化，掺杂剂的植入在降低位线16的电阻方面达到极限，并由此导致半导体装置的特性方面的退化。
发明内容
本发明的实施方式涉及一种用于制造半导体装置的方法，该方法因为埋置位线的降低的电阻而对高速操作是有利的。
根据本发明的实施方式，一种用于制造半导体装置的方法包括：使用硬掩模层作为阻障层蚀刻半导体基片以形成限定出多个有源区域的沟槽；形成间隙填充层以对沟槽内侧的一部分进行间隙填充，从而使硬掩模层成为突起；形成覆盖该突起的两侧的间隔壁；使用掺杂的蚀刻阻障层作为蚀刻阻障层来移除间隔壁中的一个；及使用剩余的间隔壁作为蚀刻阻障层来蚀刻该间隙填充层，以形成暴露出该有源区域的一侧的侧沟槽。
掺杂的蚀刻阻障层可包括掺杂的多晶硅层。
可形成掺杂的蚀刻阻障层以在整个无掺杂的多晶硅层沉积工艺、倾斜的离子植入工艺及湿式蚀刻工艺期间覆盖间隔壁中的一个。
倾斜的离子植入工艺可使用硼(B)作为掺杂剂。
形成间隔壁可包括：在形成间隙填充层后，在带有突起的所得到的结构上方形成绝缘层，及通过间隔壁蚀刻工艺蚀刻该绝缘层以在突起的两侧上形成间隔壁。
该绝缘层可包括氧化物层。
可在处于约室温到约400℃的范围内的温度下沉积该氧化物层。
可使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来沉积该氧化物层。
可使用碳酰氟气体及氧气作为主要气体来执行该间隔壁蚀刻工艺。
可使用N2、COS、SO2、CO及Ar中的一种作为附加气体来执行该间隔壁蚀刻工艺。
该方法可进一步包括在该间隔壁蚀刻工艺后，执行用于移除残留物的湿法清洗工艺。
可使用NH4OH、H2SO4及H2O2中的一种来执行该湿法清洗工艺。
该方法可进一步包括在形成间隔壁前，在形成间隙填充层后，在带有突起的所得到的结构上方形成内衬氮化物层。
该方法可进一步包括在形成侧沟槽后，在有源区域由侧沟槽暴露出的一侧上形成触点区域开口；形成埋置在触点区域中的侧触点，及形成连接至侧触点且填充侧沟槽的一部分的埋置位线。
附图说明
图1为带有垂直沟道的常规半导体装置的横截面图；及
图2A至2Q为说明用于形成根据本发明的实施方式的半导体装置的埋置位线的方法的横截面立体图。
具体实施方式
下面将参看附图更为详细地描述本发明的示例性实施方式。然而，本发明可以不同的形式来具体表现且不应被理解为被限定于于此所述的实施方式。当然，提供这种实施方式以使本公开将详尽而完整，且将对于本领域技术人员而言完全传达本发明的范围。遍及本公开，在本发明的多个附图及实施方式中，相同的附图标记指代相同的部件。
附图无需按比例绘制且在一些情况下，可能已经被增大比例以清楚地说明实施方式的特征。当第一层被称为在第二层“上”或在基片“上”时，它不仅指的是将第一层直接形成在第二层或基片上的情形，也指的是在第一层与第二层或基片之间存在第三层的情形。
根据本发明的示例性实施方式，在有源区域之间的沟槽中埋置有金属埋置位线(BBL)。使用金属硅化物形成用于埋置位线与有源区域之间的欧姆接触的单侧触点(OSC)。
通过使位线与单侧触点接触，可提供1-元件1-位线的结构。因此，可获得半导体装置的高集成度。
图2A至2Q为说明用于形成根据本发明的实施方式的半导体装置的埋置位线的方法的横截面立体图。
参看图2A，在半导体基片31上形成有焊盘层32。该焊盘层32可包括氧化物层。
焊盘层32上形成有硬掩模层33及34。多层硬掩模层可为包括氮化物层及氧化物层的多层结构。例如，可顺次叠置硬掩模氮化物(HM氮化物)层33及硬掩模氧化物(HM氧化物)层34。根据示例，可在硬掩模氧化物层34上进一步叠置硬掩模氮氧化硅(HM SiON)层及硬掩模碳(HM碳)层(未示出)。硬掩模氧化物层34上形成有第一光刻胶图形35。该第一光刻胶图形35形成为线-间隔型(即，在中间具有间隔的线)，且也称为“埋置位线掩模”。
使用第一光刻胶图形35作为蚀刻阻障层来蚀刻该多层硬掩模层，并蚀刻焊盘层32。在蚀刻焊盘层32时，传递第一光刻胶图形35的形状并由此焊盘层32同样形成为线-间隔型。蚀刻工艺前后的焊盘层由附图标记32表示。
参看图2B，随后通过光刻胶剥离工艺移除第一光刻胶图形35。
使用多层硬掩模层作为蚀刻阻障层来执行沟槽蚀刻工艺。明确地说，通过使用硬掩模氮化物层33及硬掩模氧化物层34作为蚀刻阻障层来蚀刻半导体基片31而形成沟槽36。沟槽36限定多个彼此隔离开的有源区域101。形成有沟槽36及多个有源区域101的基片由附图标记31A表示。
这种沟槽蚀刻工艺被称为“BBL沟槽蚀刻”工艺。BBL沟槽蚀刻工艺后剩余的硬掩模层包括硬掩模氮化物层33及硬掩模氧化物层34。
由于有源区域101也由多层硬掩模层形成，第一光刻胶图形35的形状被传递至该多层硬掩模层，因此它们被加工成线-间隔型。由此，有源区域101形成为线型，且相邻的有源区域101通过线型沟槽36彼此隔离开。
使用各向异性的蚀刻工艺来执行BBL沟槽蚀刻工艺。当半导体基片31为硅基片时，可利用使用Cl2气体、HBr气体或其混合物的等离子体干式蚀刻工艺来执行各向异性的蚀刻工艺。
通过上述BBL沟槽蚀刻工艺，通过沟槽36彼此隔离开的多个有源区域101形成在半导体基片31A上。
参看图2C，执行壁氧化工艺以在有源区域101及半导体基片31A上形成壁氧化物层37。在O2或O2/H2氛围下、在处于约700℃到约900℃的范围内的温度下执行用于形成壁氧化物层37的壁氧化工艺。
在形成有壁氧化物层37的所得到的结构的上方沉积有第一内衬氮化物层38。可在二氯甲硅烷(DCS)及NH3氛围下、在处于约0.1托到约6托的范围内的压力下、在处于约600℃到约800℃的范围内的温度下形成第一内衬氮化物层38。
在第一内衬氮化物层38上形成有第一间隙填充层39，以对有源区域101之间的沟槽36进行间隙填充。第一间隙填充层39可包括在随后的工艺之后将被移除的无掺杂的多晶硅层。
参看图2D，通过化学机械抛光(CMP)工艺来使第一间隙填充层39平面化，直至暴露出硬掩模氮化物层33的表面。此外，执行回蚀工艺以获得具有一定高度的第一残留间隙填充层39A。在此情况下，该第一残留间隙填充层39A在高度上可高于或等于焊盘层32的底部接触表面及有源区域101。
同样，当执行回蚀工艺以形成第一残留间隙填充层39A时，硬掩模氮化物层33突出呈突起形。在CMP工艺期间，移除硬掩模氧化物层34，并同样抛光布置在硬掩模层34的顶面及侧面上的第一内衬氮化物层38，从而获得第一残留内衬氮化物层38A。因此，第一残留内衬氮化物层38a是足够高的以覆盖硬掩模氮化物层33的侧面。
参看图2E，形成第二内衬氮化物层40以覆盖硬掩模氮化物层33的突起。可在DCS及NH3氛围下、在处于约0.1托到约6托的范围内的压力下、在处于约600℃到约800℃的范围内的温度下形成第二内衬氮化物层40。
第二内衬氮化物层40上形成有间隔壁(spacer)绝缘层41。在相对低的温度下形成间隔壁绝缘层41以获得更好的阶梯覆盖。例如，使用CVD工艺或原子层沉积(ALD)工艺形成间隔壁氮化物层41，该原子层沉积(ALD)工艺可在处于约室温到约400℃的范围内的温度下沉积层。间隔壁绝缘层41包括在随后蚀刻第一残留间隙填充层39A的工艺期间具有蚀刻选择性的材料。根据示例，第一残留间隙填充层39A可为多晶硅层并且间隔壁绝缘层41可为包括氧化物层的绝缘层。
参看图2F，干式蚀刻间隔壁绝缘层41以形成间隔壁(spacer)41A。该间隔壁41A形成在硬掩模氮化物层33的突起的两侧上。
在用于形成间隔壁41A的干式蚀刻工艺中，使用包括碳酰氟(CxFy)气体及氧气的混合物的蚀刻气体作为主要气体，并且使用包括N2、COS、SO2、CO及Ar中的任一种的附加气体作为钝化气体以形成垂直轮廓。使用NH4OH、H2SO4及H2O2中的任一种来执行湿法清洗工艺，以便在干式蚀刻工艺后移除残留物。
如上所述，可通过氧化物层的沉积及蚀刻来形成间隔壁41A。作为用于形成间隔壁41A的替代方法，可在多晶硅层的沉积后执行氧化工艺。然而，在此情况下，与通过氧化物层的沉积及蚀刻形成间隔壁41A的方法相比，间隔壁41A的厚度均匀性可能降低。
参看图2G，在带有间隔壁41A的所得到的结构的上方形成有蚀刻阻障层42。该蚀刻阻障层42可包括无掺杂的多晶硅层作为在移除随后的间隔壁中充当蚀刻阻障层的材料。该蚀刻阻障层42沿带有间隔壁41A的所得到的结构的轮廓形成。
参看图2H，执行倾斜的离子植入工艺43从而以一定倾角植入掺杂剂。通过该倾斜的离子植入工艺43，将掺杂剂植入到蚀刻阻障层42中的一部分中。
以相对于半导体基片31A的垂直轴线43A成一定角度α的方式执行倾斜的离子植入工艺43。该一定角度α处于约5°到约30°的范围内。通过硬掩模氮化物层33的突起部分屏蔽离子束。因此，虽然为蚀刻阻障层42中的一部分加入掺杂剂，但蚀刻阻障层42的剩余部分保持无掺杂。例如，离子植入掺杂剂为P型掺杂剂(例如，硼(B)，其中，将BF2用作用于硼离子植入的掺杂剂源)。结果，蚀刻阻障层42中的一部分保持无掺杂，且无掺杂的部分为在从图2H的页面向外看的视角下与硬掩模氮化物层33的左侧邻接的区域。
蚀刻阻障层42通过掺杂剂的倾斜的离子植入43形成在硬掩模氮化物层33上的部分及蚀刻阻障层42与硬掩模氮化物层33的右侧邻接的部分成为掺杂的蚀刻阻障层42A。该蚀刻阻障层42的剩余部分成为无掺杂的蚀刻阻障层42B。
参看图2I，执行湿法清洗工艺以移除无掺杂的蚀刻阻障层42B。更具体地说，取决于是否存在掺杂剂，用作蚀刻阻障层的多晶硅层的蚀刻速率是不同的。详细地说，在无掺杂的多晶硅层中，湿式蚀刻速率是相对快的。因此，使用可仅湿式蚀刻无掺杂的多晶硅层的高选择性化学药品来选择性地移除无掺杂的多晶硅层。
当移除无掺杂的蚀刻阻障层42B时，会部分损伤仅剩余掺杂的蚀刻阻障层42A。布置于无掺杂的蚀刻阻障层42B与掺杂的蚀刻阻障层42A之间的边界处的掺杂的蚀刻阻障层。同时，在仅移除无掺杂的蚀刻阻障层42B的湿式蚀刻工艺期间，间隔壁41A充当阻障层，并由此防止周围的材料受损。
参看图2J，干式蚀刻第二内衬氮化物层40以暴露出第一间隙填充层39A的表面。
执行清洗工艺以移除间隔壁41A。因此，残留间隔壁41B仅保留在硬掩模氮化物层33的左侧上。由于残留间隔壁41B覆盖以掺杂的蚀刻阻障层42A，因此在清洗工艺期间它未被移除并在清洗工艺后保留。
当完成清洗工艺时，第一残留内衬氮化物层38A、第二残留内衬氮化物层40A、间隔壁41B及掺杂的蚀刻阻障层42A保留在硬掩模氮化物层33的左侧上，并且第一残留内衬氮化物层38A及第二残留内衬氮化物层40A保留在硬掩模氮化物层33的右侧上。掺杂的蚀刻阻障层42A同样保留在硬掩模氮化物层33上。
参看图2K，通过回蚀工艺将第一残留间隙填充层39A蚀刻至一定深度从而形成第一最终间隙填充层39B。因此，形成于有源区域101的一侧处的侧沟槽44自一定高度处是开放的。由于掺杂的蚀刻阻障层42A(图2J)为多晶硅层，因此在蚀刻第一残留间隙填充层39A期间将它同时移除。因此，由于开放的侧沟槽44中的蚀刻工艺，第一残留内衬氮化物层38A及第二最终内衬氮化物层40B保留在硬掩模氮化物层33的两侧及顶面上，并且间隔壁41B保留在硬掩模氮化物层33的左侧上。
用于间隔壁41B在用于形成侧沟槽44的蚀刻工艺期间充当蚀刻阻障层，因此可选择性地蚀刻第一残留间隙填充层39A。可在蚀刻第一残留间隙填充层39A的期间除去第二最终内衬氮化物层40B的边缘部分40C。此时，将第一残留间隙填充层39A蚀刻至将形成随后的侧触点的位置。
当回蚀第一残留间隙填充层39A时，仅保留提供暴露出相邻有源区域101的一侧的侧沟槽44的第一最终间隙填充层39B。
参看图2L，通过清洗工艺移除第二最终内衬氮化物层40B。此时，同样移除了第一残留内衬氮化物层38A。因此，可完全移除与硬掩模氮化物层33的两侧及顶面、例如硬掩模氮化物层33的突起邻接的第一残留内衬氮化物层38A。此外，剩余的第一最终内衬氮化物层38B保留在它接触第一最终间隙填充层39B并由该第一最终间隙填充层39B所遮蔽的位置处。在壁氧化物层37保留在有源区域101的一侧上的同时，移除第一残留内衬氮化物层38A时，可应用湿式蚀刻工艺或可应用对氧化物层带有蚀刻选择性的干式蚀刻工艺。
参看图2M，在移除第一最终间隙填充层39B后，用第二间隙填充层45对所得到的结构进行间隙填充。该第二间隙填充层45可包括无掺杂的多晶硅层。
通过CMP工艺等使第二间隙填充层45平面化，直到暴露出硬掩模氮化物层33的表面，并且回蚀第二间隙填充层45以使第二间隙填充层45保留一定的高度。因此，保留了具有一定高度的第二残留间隙填充层45A。详细地说，可选择第二残留间隙填充层45A的回蚀深度，以限制将形成后继侧触点的间隔。即，当回蚀第二残留间隙填充层45A时，暴露出硬掩模氮化物层33及有源区域101的两侧。壁氧化物层37仍然保留在有源区域101的一侧上。
参看图2N，所得到的结构上方形成有第三内衬氮化物层，并且选择性地蚀刻该第三内衬氮化物层以暴露出第二残留间隙填充层45A的表面。因此，在有源区域101的右侧上形成有包括壁氧化物层37及第三内衬氮化物层46的双层绝缘层结构。在有源区域101的左侧上形成有包括壁氧化物层37、第二最终内衬氮化物层38B及第三内衬氮化物层46的三层绝缘层结构。
在DCS及NH3氛围下、在处于约0.1托到约6托的范围内的压力下、在处于约600℃到约800℃的范围内的温度下形成第三内衬氮化物层46。
移除第二残留间隙填充层45A。因此，在有源区域101的一侧的一部分处形成有线型开口47(即，形成线的开口)。该开口47形成于移除了第一最终内衬氮化物层38B与第三内衬氮化物层46之间的第二间隙填充层45的间隔处。该开口47的临界尺寸由第二间隙填充层45A的厚度确定。
参看图2O，选择性地移除由开口47暴露出的壁氧化物层37。因此，形成以线型暴露出有源区域101的一侧的一部分的触点区域48。可通过清洗工艺移除壁氧化物层37以形成该触点区域48。例如，如果使用HF、缓冲氧化物蚀刻剂(BOE)等执行清洗工艺，则可在不损害周围内衬氮化物层的情况下选择性地移除壁氧化物层37。除了对应于触点区域48的区域以外，如由附图标记37A所指示的那样，保留壁氧化物层37。
参看图2P，形成埋置在触点区域48中的侧触点102。侧触点102可包括金属硅化物。该金属硅化物的示例可包括硅化钛(TiSi2)、硅化钴(CoSi2)及硅化镍(NiSi)。为了避免由后继高温热处理引起的老化，可使用具有优越热稳定性的硅化钴(CoSi2)。
如上所述，侧触点102形成单侧触点结构。即，该侧触点102仅形成在有源区域101的一侧上。
尽管未说明，但在形成侧触点102之前可预先形成元件结。可通过沉积掺杂的多晶硅层并通过热处理使所沉积的多晶硅层扩散来形成元件结。作为替代，可以按照沉积无掺杂的多晶硅层、植入掺杂剂离子及热处理的次序形成元件结。
参看图2Q，在带有侧触点102的所得到的结构上方沉积位线导电层。此时，该位线导电层沉积在所得到的结构上方，以对有源区域101之间的沟槽36进行间隙填充。位线导电层包括金属层，例如，氮化钛(TiN)层或钨(W)层。作为替代，可通过叠置氮化钛层及钨层来形成该位线导电层。
可移除位线导电层至具有一定的高度，例如，它接触侧触点102的位置所在的高度。因此，形成接触侧触点102的埋置位线103。该埋置位线103以与有源区域101平行的方式设置，并且该有源区域101及该埋置位线103通过侧触点102电连接在一起。
同样，埋置位线103因为它为金属位线而具有相对低的电阻，并且埋置位线103填充有源区域101之间的沟槽36内侧的一部分。与常规技术不同的是，根据示例性实施方式，无需执行用于使埋置位线彼此隔离开的沟槽工艺。由于1-元件1-位线的结构，该示例性实施方式可应用于4F2设计规则并且允许半导体装置的高度集成。
根据上述实施方式，由于使用包括氧化物层的间隔壁，因此它在形成侧沟槽时可充当阻障层。与通过氧化多晶硅层而形成侧沟槽的情况相比，该间隔壁的厚度会相对均匀。
此外，在形成包括氧化物层的间隔壁后，执行沉积无掺杂的多晶硅层及倾斜的离子植入，并且仅湿式蚀刻无掺杂的多晶硅层。因此，尽管无掺杂的多晶硅层对掺杂的多晶硅层的选择性可能是相对低的，但它并不显著影响图形形成。
而且，因为省略了氧化多晶硅层的工艺，所以可减少制造时间及成本。
因此，能够获得简化了的制造工艺、改良的图形均匀性及层材料之间的高选择性。
同时，根据本发明的另一实施方式，替代使用氧化物层来形成间隔壁，通过沉积无掺杂的多晶硅层及倾斜的离子植入来形成掺杂的蚀刻阻障层，并通过湿法清洗工艺来移除无掺杂的蚀刻阻障层区域。可仅使用残留的掺杂的蚀刻阻障层作为蚀刻阻障层来形成侧面部分。然而，在此情况下，倾斜的离子植入可能使得难以控制掺杂区域及无掺杂区域的临界尺寸。因此，可能难以形成具有均匀深度的侧面部分以均匀地定位后继的触点区域。
然而，如图2K中说明的那样，由于侧沟槽44形成有(包括氧化物层的)间隔壁41B，因此侧沟槽44可形成有均匀的深度。因此，可形成后继的触点区域(图2O中的48)以被均匀定位。
根据本发明的示例性实施方式，由于使用包括氧化物层的间隔壁作为蚀刻阻障层材料，所以可于有源区域的一侧均匀地开放有源区域的侧面部分。
此外，由于使用金属层来形成埋置位线，因此可降低该埋置位线的电阻。因此，即使进一步减小半导体装置的大小，也不会使半导体装置的操作特性退化。
而且，因为于金属埋置位线与有源柱在该处彼此接触的触点区域处应用单侧触点，所以可形成类欧姆触点。
尽管已参照具体实施方式描述了本发明，但本领域技术人员将会明白的是，可在不脱离如在所附权利要求所限定的本发明的精神及范围的前提下做出多种改变及变型。

Claims (14)

1.一种用于制造半导体装置的方法，所述方法包括：
使用硬掩模层作为阻障层来蚀刻半导体基片以形成限定出多个有源区域的沟槽；
形成间隙填充层以对所述沟槽的内侧的一部分进行间隙填充，从而使所述硬掩模层成为突起；
形成覆盖所述突起的两侧的间隔壁；
使用掺杂的蚀刻阻障层作为蚀刻阻障层来移除所述间隔壁中的一个；且
使用剩余的间隔壁作为蚀刻阻障层来蚀刻所述间隙填充层，以形成暴露出所述有源区域的一侧的侧沟槽。
2.如权利要求1所述的方法，其中，所述掺杂的蚀刻阻障层包括掺杂的多晶硅层。
3.如权利要求1所述的方法，其中，形成所述掺杂的蚀刻阻障层以在整个无掺杂的多晶硅层沉积工艺、倾斜的离子植入工艺及湿式蚀刻工艺期间覆盖所述间隔壁中的一个。
4.如权利要求3所述的方法，其中，所述倾斜的离子植入工艺使用硼(B)作为掺杂剂。
5.如权利要求1所述的方法，其中，所述形成所述间隔壁包括：
在形成所述间隙填充层后，在带有所述突起的所得到的结构上方形成绝缘层；及
通过间隔壁蚀刻工艺蚀刻所述绝缘层以在所述突起的两侧上形成所述间隔壁。
6.如权利要求5所述的方法，其中，所述绝缘层包括氧化物层。
7.如权利要求6所述的方法，其中，在处于室温到400℃的范围内的温度下沉积所述氧化物层。
8.如权利要求6所述的方法，其中，使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来沉积所述氧化物层。
9.如权利要求5所述的方法，其中，使用碳酰氟气体及氧气作为主要气体来执行所述间隔壁蚀刻工艺。
10.如权利要求9所述的方法，其中，使用N2、COS、SO2、CO及Ar中的一种作为附加气体来执行所述间隔壁蚀刻工艺。
11.如权利要求5所述的方法，所述方法进一步包括在所述间隔壁蚀刻工艺后执行用于移除残留物的湿法清洗工艺。
12.如权利要求11所述的方法，其中，使用NH4OH、H2SO4及H2O2中的一种来执行所述湿法清洗工艺。
13.如权利要求1所述的方法，所述方法进一步包括在形成所述间隔壁前，在形成所述间隙填充层后，在带有所述突起的合成出来的结构上方形成内衬氮化物层。
14.如权利要求1所述的方法，所述方法进一步包括在蚀刻所述间隙填充层后：
在所述有源区域由所述侧沟槽暴露出的一侧上形成触点区域开口；
形成埋置在所述触点区域中的侧触点；及
形成连接至所述侧触点且填充所述侧沟槽的一部分的埋置位线。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096184B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR20130004809A (ko) * 2011-07-04 2013-01-14 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20130047057A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 수직게이트 트랜지스터를 구비한 반도체장치 제조 방법
KR20140003206A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2016179025A1 (en) * 2015-05-01 2016-11-10 The Regents Of The University Of California Enhanced patterning of integrated circuit layer by tilted ion implantation
US11437287B2 (en) 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
TWI774007B (zh) * 2020-06-16 2022-08-11 華邦電子股份有限公司 圖案化的方法
CN115116961A (zh) * 2021-03-19 2022-09-27 华邦电子股份有限公司 动态随机存取存储器及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030089740A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 이미지 센서 제조 방법
CN1750269A (zh) * 2004-06-28 2006-03-22 三星电子株式会社 包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100971411B1 (ko) 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
KR20100080243A (ko) 2008-12-31 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030089740A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 이미지 센서 제조 방법
CN1750269A (zh) * 2004-06-28 2006-03-22 三星电子株式会社 包括多－沟道鳍形场效应晶体管的半导体器件及其制造方法

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