CN104934375A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，其上形成有伪栅极结构，伪栅极结构的两侧形成有偏移侧墙；实施第一低掺杂离子注入，在PMOS区中形成第一低掺杂源/漏区；在PMOS区上的偏移侧墙的两侧形成侧墙，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；实施第二低掺杂离子注入，在NMOS区中形成第二低掺杂源/漏区；在NMOS区上的偏移侧墙的两侧形成侧墙，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层。根据本发明，可以避免后形成嵌入式锗硅层时的高温工艺以及氢气氛围对在先形成的NMOS区的低掺杂源/漏区和袋状区以及嵌入式碳硅层的负面影响，确保NMOS的性能不受影响。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种制作CMOS的方法。
背景技术
对于互补金属-氧化物半导体（CMOS）而言，通过在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能是具有20nm以下节点的制造工艺通常采用的技术。所述嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。与此相对应，在CMOS的NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能。所述嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。
对于现有技术而言，出于工艺复杂度的考量，通常是先在NMOS部分的源/漏区中形成嵌入式碳硅，再在PMOS部分的源/漏区中形成嵌入式锗硅。由于形成嵌入式锗硅需要采用高温，同时需要使用大量的氢气，因此，会对NMOS部分的低掺杂源/漏区以及将低掺杂源/漏区包裹住的袋状区中的掺杂离子的激活度造成负面影响，加剧NMOS部分的短沟道效应，还会引起嵌入式碳硅中的碳含量的降低，进而造成嵌入式碳硅对NMOS部分的沟道区施加的单轴拉应力的减弱，最终导致NMOS部分的性能的下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有偏移侧墙；实施第一低掺杂离子注入，以在所述PMOS区中形成第一低掺杂源/漏区；在所述PMOS区上的偏移侧墙的两侧形成侧墙，在所述PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；实施第二低掺杂离子注入，以在所述NMOS区中形成第二低掺杂源/漏区；在所述NMOS区上的偏移侧墙的两侧形成侧墙，在所述NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层；去除伪栅极结构，分别在NMOS区和PMOS区上形成第一高k-金属栅极结构和第二高k-金属栅极结构。
进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。
进一步，所述偏移侧墙由氧化物、氮化物或者二者的组合构成。
进一步，在所述第一低掺杂离子注入之后，还包括实施第一袋状区离子注入的步骤，以在所述PMOS区中形成将所述第一低掺杂源/漏区包裹住的第一袋状区；在所述第二低掺杂离子注入之后，还包括实施第二袋状区离子注入的步骤，以在所述NMOS区中形成将所述第二低掺杂源/漏区包裹住的第二袋状区。
进一步，在实施第一低掺杂离子注入之前或者同时以及在实施第二低掺杂离子注入之前或者同时，还包括实施预非晶化注入的步骤，以降低短沟道效应。
进一步，在所述嵌入式锗硅层和所述嵌入式碳硅层的顶部形成有帽层。
进一步，在去除所述伪栅极结构之前，还包括下述步骤：去除所述侧墙，实施应力记忆过程；在所述半导体衬底上形成覆盖所述伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述伪栅极结构的顶部。
进一步，所述第一高k-金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、第一功函数设定金属层、浸润层和金属栅极材料层；所述第二高k-金属栅极结构包括自下而上层叠的所述界面层、所述高k介电层、所述覆盖层、所述阻挡层、第二功函数设定金属层、所述浸润层和所述金属栅极材料层。
进一步，所述第一功函数设定金属层的构成材料为适用于所述NMOS的金属材料，包括一层或多层金属或金属化合物；所述第二功函数设定金属层的构成材料为适用于所述PMOS的金属材料，包括一层或多层金属或金属化合物。
进一步，所述半导体器件为CMOS。
根据本发明，先在PMOS区形成低掺杂源/漏区和袋状区以及嵌入式锗硅层，再在NMOS区形成低掺杂源/漏区和袋状区以及嵌入式碳硅层，相对于现有技术而言，可以避免在后形成嵌入式锗硅层时的高温工艺以及氢气氛围对在先形成的位于NMOS区的低掺杂源/漏区和袋状区以及嵌入式碳硅层的负面影响，确保NMOS的性能不受影响。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1L为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制作CMOS的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1L和图2来描述根据本发明示例性实施例的方法制作CMOS的详细步骤。
参照图1A-图1L，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。半导体衬底100中形成有核心区（Core Area）和外围区（Periphery Area），为了简化，图示中仅示出核心区，除了在外围区形成的栅极氧化物层的厚度要大于在核心区形成的栅极氧化物层的厚度之外，实施于所述两个区域的其它工艺步骤完全相同。半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构101为浅沟槽隔离结构。隔离结构101将半导体衬底100的核心区分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
接下来，采用热氧化工艺在半导体衬底100的表面形成氧化物层102a。
接着，如图1B所示，减薄位于半导体衬底100的核心区的表面上的氧化物层102a，使其厚度达到伪栅极介电层厚度的要求。实施所述减薄包括以下工艺步骤：首先，在半导体衬底100上形成图案化的光刻胶层，露出位于半导体衬底100的核心区的表面上的氧化物层102a；接着，蚀刻位于半导体衬底100的核心区的表面上的氧化物层102a，使其厚度达到伪栅极介电层厚度的要求；最后，实施常规的清洗工艺，去除蚀刻残留物和杂质。
以下，在半导体衬底100的核心区和外围区同时实施后续工艺。
接着，如图1C所示，在半导体衬底100上形成伪栅极结构102，作为示例，伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
接下来，在伪栅极结构102的两侧形成紧靠伪栅极结构102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组合构成，在本实施例中，偏移侧墙103的构成材料为氧化物。形成偏移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
接下来，实施第一低掺杂离子注入，以在PMOS区中形成第一低掺杂源/漏区104。
第一低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。当第一低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当第一低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施第一低掺杂离子注入之前或者同时，可选地，实施预非晶化注入（PAI），以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，可选地，执行第一袋状区离子注入，以在PMOS区中形成将第一低掺杂源/漏区104包裹住的第一袋状区，用于调节阈值电压和防止后续形成的源/漏区的穿通，为了简化，图示中未示出第一袋状区。
第一袋状区离子注入的深度略大于第一低掺杂离子注入的深度，且第一袋状区离子注入的离子与第一低掺杂离子注入的离子导电类型相反，因此，第一袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。
当第一袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5-35keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当第一袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10-50keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与第一低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的第一袋状区将第一低掺杂源/漏区104包裹住，从而有效抑制住由漏致势垒降低（DIBL）所导致的短沟道效应。
然后，执行快速热退火工艺，以激活第一低掺杂源/漏区104和第一袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
在本实施例中，快速热退火步骤是在第一低掺杂离子注入和第一袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，快速热退火步骤也可以分两次进行，即在第一低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在第一袋状区离子注入步骤之后进行第二次快速热退火步骤。为了降低热预算，快速热退火步骤可以移至后续实施应力记忆时执行。
接着，如图1D所示，在PMOS区上的偏移侧墙103的两侧形成侧墙105。形成侧墙105的工艺步骤包括：在半导体衬底100上形成覆盖PMOS区上的伪栅极结构102和偏移侧墙103的侧墙材料层，其构成材料优选氮化硅；采用侧墙蚀刻（blanket etch）工艺蚀刻侧墙材料层，以形成侧墙105。
接下来，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层107。通常来说，用于外延生长嵌入式锗硅层107的凹槽的横截面呈∑形，以进一步增强PMOS区中的沟道区的载流子迁移率。形成嵌入式锗硅层107的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
接下来，执行重掺杂离子注入并退火，以在半导体衬底100中形成重掺杂源/漏区，为了简化，图示中未示出重掺杂源/漏区。形成重掺杂源/漏区的工艺为本领域技术人员所熟习，在此不再加以赘述。为了降低热预算，所述退火可以移至后续实施应力记忆时执行。在实施重掺杂离子注入之前或者同时，可选地，实施预非晶化注入，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，在嵌入式锗硅层107的顶部形成帽层108，以有利于后续在嵌入式锗硅层107上形成自对准硅化物的实施。在本实施例中，采用原位外延生长工艺形成帽层108，即形成帽层108所采用的外延生长工艺与形成嵌入式锗硅层107所采用的外延生长工艺在同一个反应腔室中进行，作为示例，帽层108的构成材料为硅。
接着，如图1E所示，实施第二低掺杂离子注入，以在NMOS区中形成第二低掺杂源/漏区104’。
第二低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。当第二低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当第二低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施第二低掺杂离子注入之前或者同时，可选地，实施预非晶化注入（PAI），以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，可选地，执行第二袋状区离子注入，以在NMOS区中形成将第二低掺杂源/漏区104’包裹住的第二袋状区，用于调节阈值电压和防止后续形成的源/漏区的穿通，为了简化，图示中未示出第二袋状区。
第二袋状区离子注入的深度略大于第二低掺杂离子注入的深度，且第二袋状区离子注入的离子与第二低掺杂离子注入的离子导电类型相反，因此，第二袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当第二袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当第二袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与第二低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的第二袋状区将第二低掺杂源/漏区104’包裹住，从而有效抑制住由漏致势垒降低（DIBL）所导致的短沟道效应。
然后，执行另一快速热退火工艺，以激活第二低掺杂源/漏区104’和第二袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
在本实施例中，另一快速热退火步骤是在第二低掺杂离子注入和第二袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，另一快速热退火步骤也可以分两次进行，即在第二低掺杂离子注入步骤之后进行第一次另一快速热退火步骤以及在第二袋状区离子注入步骤之后进行第二次另一快速热退火步骤。为了降低热预算，另一快速热退火步骤可以移至后续实施应力记忆时执行。
接着，如图1F所示，在NMOS区上的偏移侧墙103的两侧形成侧墙105。形成侧墙105的工艺步骤包括：在半导体衬底100上形成覆盖NMOS区上的伪栅极结构102和偏移侧墙103的侧墙材料层，其构成材料优选氮化硅；采用侧墙蚀刻（blanket etch）工艺蚀刻侧墙材料层，以形成侧墙105。
接下来，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层106。通常来说，用于外延生长嵌入式碳硅层106的凹槽的横截面呈U形，以进一步增强NMOS区中的沟道区的载流子迁移率。形成嵌入式碳硅层106的工艺过程为本领域技术人员所熟习，在此不再加以赘述。
接下来，执行另一重掺杂离子注入并退火，以在半导体衬底100中形成另一重掺杂源/漏区，为了简化，图示中未示出另一重掺杂源/漏区。形成另一重掺杂源/漏区的工艺为本领域技术人员所熟习，在此不再加以赘述。为了降低热预算，所述退火可以移至后续实施应力记忆时执行。在实施另一重掺杂离子注入之前或者同时，可选地，实施预非晶化注入，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，在嵌入式碳硅层106的顶部形成帽层108，以有利于后续在嵌入式碳硅层106上形成自对准硅化物的实施。在本实施例中，采用原位外延生长工艺形成帽层108，即形成帽层108所采用的外延生长工艺与形成嵌入式碳硅层106所采用的外延生长工艺在同一个反应腔室中进行，作为示例，帽层108的构成材料为硅。
接着，如图1G所示，去除侧墙105，实施应力记忆过程，以进一步提升NMOS区和PMOS区的沟道区的载流子迁移率。在本实施例中，采用湿法蚀刻工艺去除侧墙105。所述应力记忆过程包括以下步骤：首先，在半导体衬底100上形成完全覆盖伪栅极结构102、偏移侧墙103和帽层108的应力材料层，在本实施例中，采用共形沉积工艺形成应力材料层，以使形成的应力材料层具有良好的阶梯覆盖特性，应力材料层具有的应力的大小与形成应力材料层所采用的沉积工艺的工艺条件有关，在此不做具体限定，需要说明的是，在形成应力材料层之前，可以先形成一薄层氧化物层，以防止后续去除应力材料层时对伪栅极结构102、偏移侧墙103、帽层108和半导体衬底100造成损伤，为了简化，图示中未示出所述薄层氧化物层；接着，执行快速热退火工艺，将应力材料层具有的应力转移到半导体衬底100中的沟道区，对于NMOS区而言，对沟道区施加拉应力以提高沟道区的载流子迁移率，对于PMOS区而言，对沟道区施加压应力以提高沟道区的载流子迁移率，在其它实施例中，也可以采用其它退火方式，应能达到类似的效果；最后，通过蚀刻工艺去除应力材料层。
接着，如图1H所示，在半导体衬底100上形成覆盖伪栅极结构102、偏移侧墙103和帽层108的层间介电层109，执行化学机械研磨研磨层间介电层109，直至露出伪栅极结构102的顶部。形成层间介电层109可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层109的材料优选氧化硅。需要说明的是，在形成层间介电层109之前，还要先形成接触孔蚀刻停止层，采用共形沉积工艺形成接触孔蚀刻停止层，以使形成的接触孔蚀刻停止层具有良好的阶梯覆盖特性，接触孔蚀刻停止层的材料优选氮化硅。
接着，如图1I所示，去除伪栅极结构102，形成沟槽110。在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层102b和牺牲栅介电层102a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。
接着，如图1J所示，在形成的沟槽110内依次形成界面层111、高k介电层112和覆盖层113。界面层111的构成材料包括硅氧化物（SiOx），形成界面层111的作用是改善高k介电层112与半导体衬底100之间的界面特性。高k介电层112的k值（介电常数）通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。覆盖层113的构成材料包括氮化钛，形成覆盖层113的作用是防止后续形成金属栅极结构是实施的蚀刻对高k介电层112造成损伤。在本实施例中，采用化学气相沉积工艺形成界面层111、高k介电层112，采用原子层沉积工艺或物理气相沉积工艺形成覆盖层113。
接着，如图1K所示，在NMOS区上形成第一金属栅极结构。在本实施例中，第一金属栅极结构包括自下而上层叠的阻挡层115、第一功函数设定金属层116、浸润层117和金属栅极材料层118。阻挡层115的材料包括氮化钽，形成阻挡层115的作用是防止第一金属栅极结构中的金属材料向高k介电层112的扩散。第一功函数设定金属层116包括一层或多层金属或金属化合物，对于第一金属栅极结构而言，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等。浸润层117的材料包括钛或钛铝合金，形成浸润层117的作用是调节第一金属栅极结构的阈值电压。金属栅极材料层118的材料包括铝。在本实施例中，采用原子层沉积工艺或物理气相沉积工艺形成阻挡层115、第一功函数设定金属层116和浸润层117，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层118。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层109。
接下来，在PMOS区上形成第二金属栅极结构。在本实施例中，第二金属栅极结构包括自下而上层叠的阻挡层115、第二功函数设定金属层116’、浸润层117和金属栅极材料层118。阻挡层115的材料包括氮化钽，形成阻挡层115的作用是防止第二金属栅极结构中的金属材料向高k介电层112的扩散。第二功函数设定金属层116’包括一层或多层金属或金属化合物，对于第二金属栅极结构而言，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等。浸润层117的材料包括钛或钛铝合金，形成浸润层117的作用是调节第二金属栅极结构的阈值电压。金属栅极材料层118的材料包括铝。在本实施例中，采用原子层沉积工艺或物理气相沉积工艺形成阻挡层115、第二功函数设定金属层116’和浸润层117，采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层118。然后，执行化学机械研磨以研磨上述各层材料，直至露出层间介电层109。
本领域技术人员可以知晓的是，也可以先在PMOS区上形成第二金属栅极结构，再在NMOS区上形成第一金属栅极结构。
接着，如图1L所示，再次形成层间介电层109，以覆盖第一金属栅极结构和第二金属栅极结构，然后，执行化学机械研磨以研磨层间介电层109，以使其表面平整。在其它实施例中，也可以形成与层间介电层109的构成材料不同的另一层间介电层。
接下来，形成接触孔，其形成过程包括以下步骤：在层间介电层109上依次形成非晶碳层（APF）、介电质抗反射层（DARC）和具有用于蚀刻接触孔的图案的光刻胶层；以所述光刻胶层为掩膜，执行干法蚀刻工艺蚀刻层间介电层109，所述蚀刻过程终止于接触孔蚀刻停止层；采用灰化工艺去除所述光刻胶层；执行另一干法蚀刻工艺，以去除所述暴露出来的接触孔蚀刻停止层；去除所述非晶碳层和所述介电质抗反射层。
接下来，在接触孔的底部形成自对准硅化物119。形成自对准硅化物119的工艺为本领域技术人员所公知，在此不再加以赘述。然后，填充金属（通常为钨）于接触孔中形成连接互连金属层与自对准硅化物119的接触塞120。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括：形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于实施器件封装时的引线键合。
参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供具有NMOS区和PMOS区的半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的两侧形成有偏移侧墙；
在步骤202中，实施第一低掺杂离子注入，以在PMOS区中形成第一低掺杂源/漏区；
在步骤203中，在PMOS区上的偏移侧墙的两侧形成侧墙，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；
在步骤204中，实施第二低掺杂离子注入，以在NMOS区中形成第二低掺杂源/漏区；
在步骤205中，在NMOS区上的偏移侧墙的两侧形成侧墙，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层；
在步骤206中，去除伪栅极结构，分别在NMOS区和PMOS区上形成第一金属栅极结构和第二金属栅极结构。
根据本发明，先在PMOS区形成低掺杂源/漏区和袋状区以及嵌入式锗硅层，再在NMOS区形成低掺杂源/漏区和袋状区以及嵌入式碳硅层，相对于现有技术而言，可以避免在后形成嵌入式锗硅层时的高温工艺以及氢气氛围对在先形成的位于NMOS区的低掺杂源/漏区和袋状区以及嵌入式碳硅层的负面影响，确保NMOS的性能不受影响。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有偏移侧墙；
实施第一低掺杂离子注入，以在所述PMOS区中形成第一低掺杂源/漏区；
在所述PMOS区上的偏移侧墙的两侧形成侧墙，在所述PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；
实施第二低掺杂离子注入，以在所述NMOS区中形成第二低掺杂源/漏区；
在所述NMOS区上的偏移侧墙的两侧形成侧墙，在所述NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层；
去除伪栅极结构，分别在NMOS区和PMOS区上形成第一高k-金属栅极结构和第二高k-金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。
3.根据权利要求1所述的方法，其特征在于，所述偏移侧墙由氧化物、氮化物或者二者的组合构成。
4.根据权利要求1所述的方法，其特征在于，在所述第一低掺杂离子注入之后，还包括实施第一袋状区离子注入的步骤，以在所述PMOS区中形成将所述第一低掺杂源/漏区包裹住的第一袋状区；在所述第二低掺杂离子注入之后，还包括实施第二袋状区离子注入的步骤，以在所述NMOS区中形成将所述第二低掺杂源/漏区包裹住的第二袋状区。
5.根据权利要求1所述的方法，其特征在于，在实施第一低掺杂离子注入之前或者同时以及在实施第二低掺杂离子注入之前或者同时，还包括实施预非晶化注入的步骤，以降低短沟道效应。
6.根据权利要求1所述的方法，其特征在于，在所述嵌入式锗硅层和所述嵌入式碳硅层的顶部形成有帽层。
7.根据权利要求1所述的方法，其特征在于，在去除所述伪栅极结构之前，还包括下述步骤：去除所述侧墙，实施应力记忆过程；在所述半导体衬底上形成覆盖所述伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述伪栅极结构的顶部。
8.根据权利要求1所述的方法，其特征在于，所述第一高k-金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、第一功函数设定金属层、浸润层和金属栅极材料层；所述第二高k-金属栅极结构包括自下而上层叠的所述界面层、所述高k介电层、所述覆盖层、所述阻挡层、第二功函数设定金属层、所述浸润层和所述金属栅极材料层。
9.根据权利要求8所述的方法，其特征在于，所述第一功函数设定金属层的构成材料为适用于所述NMOS的金属材料，包括一层或多层金属或金属化合物；所述第二功函数设定金属层的构成材料为适用于所述PMOS的金属材料，包括一层或多层金属或金属化合物。
10.根据权利要求1所述的方法，其特征在于，所述半导体器件为CMOS。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116504718A (zh) * 2023-06-25 2023-07-28 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101236968A (zh) * 2007-01-31 2008-08-06 国际商业机器公司 Mos器件及其制造方法
US20090191679A1 (en) * 2008-01-28 2009-07-30 International Business Machines Corporation Local stress engineering for cmos devices
US20100197093A1 (en) * 2009-02-05 2010-08-05 Samsung Electronics Co., Ltd. Stress optimization in dual embedded epitaxially grown semiconductor processing
US20100224937A1 (en) * 2007-05-18 2010-09-09 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101236968A (zh) * 2007-01-31 2008-08-06 国际商业机器公司 Mos器件及其制造方法
US20100224937A1 (en) * 2007-05-18 2010-09-09 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US20090191679A1 (en) * 2008-01-28 2009-07-30 International Business Machines Corporation Local stress engineering for cmos devices
US20100197093A1 (en) * 2009-02-05 2010-08-05 Samsung Electronics Co., Ltd. Stress optimization in dual embedded epitaxially grown semiconductor processing
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116504718A (zh) * 2023-06-25 2023-07-28 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN116504718B (zh) * 2023-06-25 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

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