CN104979388B - 一种半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制作方法，包括：提供衬底结构；在衬底结构上形成栅极，所述栅极全包围有中空沟道，在中空沟道与栅极之间为栅极电介质绝缘体；在栅极的两端分别形成第一绝缘体和第二绝缘体，以及分别形成源极和漏极。该半导体装置由于采用全包围栅极结构，电压控制增强，从而提高了栅极的控制能力。

Description

一种半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
真空管（英文：Vacuum Tube）是一种电子元件，在电路中控制电子的流动。参与工作的电极被封装在一个真空的容器内（管壁大多为玻璃），以有利于电子的流动，也可有效降低灯丝的氧化损耗。通常真空管拥有三个最基本的电极：第一个是阴极，其作用是释放出电子流，在通电情况下，电子会被激发而出，散布在真空容器里；第二个是阳极，其作用是吸引从阴极散发出来的电子；第三个为栅极，固定在阴极与阳极之间，电子流必须通过栅极而到达阳极，在栅极之间通电压，可以控制电子的流量，具有流通与阻挡的功能。
随着半导体技术的发展普及和平民化，真空管因成本高、不耐用、体积大、效能低等原因，逐渐被半导体取代。但是在音响、微波炉及人造卫星的高频发射机仍然需要真空管。部分战斗机为防止核爆造成的电磁脉冲损坏，机上的电子设备亦采用真空管。为了满足现代的器件逐渐微型化的需求，采用半导体技术制备出了微型的半导体真空管设备，即真空场效应晶体管。
专利99804294.3公布了一种平面型/纵向型真空场效应晶体管（VFT）结构，采用类似MOSFET平面或纵向型结构，以提高集成度，并可以在较低的工作电压下高速运行。该平面型VFT包括由导体制成的源极和漏极，它们分开一段预定的距离而保持于一个薄的沟道绝缘体上，其间有真空沟道；由导体制成的栅极，它有一定宽度，形成于所述源极和漏极的下面，所述沟道绝缘体的作用在于使栅极与源极和漏极绝缘；绝缘主体，用作支撑沟道绝缘体和栅极的基片。纵向型真空场效应晶体管，包括：导电的连续圆形源极，它具有空着的中心，形成于沟道绝缘体上；形成于所述沟道绝缘体下面并延伸跨过所述源极的导电的栅极；绝缘主体，用作支撑所述栅极和沟道绝缘体的基片；安装在所述源极上方的绝缘壁，形成闭合的真空沟道；形成于所述真空沟道上方的漏极。两种类型中都将适当的偏压加在栅极、源极和漏极之间，使电子能够从源极经所述真空沟道被场致发射到漏极。
然而真空场效应晶体管的栅极由于采用栅极在一边控制的结构，栅极在中空沟道中的电场分布不对称，其不能充分实现对电子输运的控制，使得真空场效应晶体管的打开和关断不能及时有效的得到控制，或者为了达到有效控制需要加大电压而使得耗能较高，这种受限的栅极控制能力是目前器件制备发展中一个需要进一步解决的问题。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种半导体装置，包括：
半导体衬底；
位于所述半导体衬底上的绝缘体层；
位于所述绝缘体层上的栅极；
被所述栅极全包围的中空沟道；
位于所述中空沟道与所述栅极之间的栅极电介质绝缘体；
分别位于所述栅极的两端的源极和漏极；以及
位于所述栅极与源极之间的第一绝缘体和位于所述栅极与漏极之间的第二绝缘体。
优选地，所述半导体装置还包括：位于所述第一绝缘体与所述源极之间的第一侧墙；以及位于所述第二绝缘体与所述漏极之间的第二侧墙。
优选地，所述第一侧墙和第二侧墙为低功函数材料。
优选地，所述第一侧墙或/和第二侧墙面向所述中空沟道的一端为弧形。
优选地，所述中空沟道内充有惰性气体或者为真空。
优选地，所述中空沟道为圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形。
优选地，所述栅极电介质绝缘体的厚度为1～10nm。
优选地，所述源极、所述漏极或所述栅极材料是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au（金），Ag（银），Pt（铂）。
优选地，所述低功函数材料是下列至少之一：Zr（锆），V（钒），Nb（铌），Ta（钽），Cr（铬），Mo（钼），W（钨），Fe（铁），Co（钴），Pd（钯），Cu（铜），Al（铝），Ga（镓），In（铟），Ti（钛），TiN（氮化钛），TaN（氮化钽），金刚石。
本发明的另一个目的是提供一种制造半导体装置的方法，包括：
提供衬底结构，所述衬底结构包括半导体衬底以及形成在所述半导体衬底上的绝缘体层；
在沉积在所述绝缘体层上的牺牲层上形成纳米线；
形成包围所述纳米线的栅极电介质绝缘体；
在所述栅极电介质绝缘体周围形成全包围栅极；
去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道；
在所述栅极上形成绝缘物作为栅极与源极之间的第一绝缘体以及栅极与漏极之间的第二绝缘体；
在所述栅极的两端形成源极和漏极。
优选地，去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道的步骤，包括：先去除所述栅极两边的栅极电介质绝缘体和牺牲层材料，再去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道。
优选地，在所述栅极的两端形成源极和漏极之前还包括：在所述第一绝缘体与所述源极之间形成第一侧墙，以及在所述第二绝缘体与所述漏极之间形成第二侧墙。
优选地，所述第一侧墙和第二侧墙为低功函数材料。
优选地，所述第一侧墙和第二侧墙面向所述中空沟道的一端为弧形。
优选地，所述制造半导体装置的方法还包括：在H2或N2的气氛中进行高温退火，使所述第一侧墙和第二侧墙面向所述中空沟道的一端为弧形。
优选地，所述高温为600～1300℃。
优选地，所述中空沟道内充有惰性气体或者为真空。
优选地，所述中空沟道为圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形。
优选地，在所述牺牲层上形成纳米线的步骤包括：
所述牺牲层以及与所述牺牲层相邻的绝缘体层的一部分被图案化刻蚀成鳍片式结构；
刻蚀掉所述鳍片式结构的所述绝缘体层中一部分，保留所述鳍片式结构的牺牲层以形成长方体形纳米线桥梁臂；
对长方体形纳米线桥梁臂进行退火处理后形成圆柱体形纳米线。
优选地，所述制造半导体装置的方法还包括：在He，N2，Ar或H2的环境中进行退火处理。
优选地，所用的刻蚀溶液包括BOE（氧化层刻蚀缓冲液）或DHF（稀氢氟酸溶液）。
优选地，所述栅极电介质绝缘体的厚度为1～10nm。
优选地，所述牺牲层材料是下列至少之一：Al，poly（多晶硅），Cr，Mo，W，Fe，Co，Cu，Ga，In，Ti。
优选地，所述源极、所述漏极或所述栅极材料是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au，Ag，Pt。
优选地，所述低功函数材料是下列至少之一：Zr，V，Nb，Ta，Cr，Mo，W，Fe，Co，Pd，Cu，Al，Ga，In，Ti，TiN，TaN，金刚石。
本发明的优点在于，由于采用了全包围栅极中空沟道设计，提高了栅极控制能力，使得能够及时有效地控制真空场效应晶体管的打开和关断，降低了耗能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A、图1B分别是示出根据本发明的一个实施例的半导体装置的沿中空沟道和垂直于中空沟道的横截面示意图。
图2A、图2B分别是示出根据本发明的另一个实施例的半导体装置的沿中空沟道和垂直于中空沟道的横截面示意图。
图3是示出制造本发明的一个实施例的半导体装置的方法的流程图。
图4是示出制造本发明的另一个实施例的半导体装置的方法的流程图。
图5是示出根据本发明的实施例形成纳米线的过程的流程图。
图6A是示出根据本发明的实施例提供的衬底结构的半导体装置的横截面图。
图6B是示出根据本发明的实施例形成牺牲层的半导体装置的横截面图。
图7A、图7B分别是示出根据本发明的实施例的形成鳍片式结构的半导体装置的沿鳍片式结构和垂直于鳍片式结构的横截面图。
图8A、图8B分别是示出根据本发明的实施例的形成长方体形纳米线桥梁臂的半导体装置的沿纳米线和垂直于纳米线的横截面图。
图9A、图9B分别是示出根据本发明的实施例形成圆柱体形纳米线的半导体装置的沿纳米线和垂直于纳米线的横截面图。
图10A、图10B分别是示出根据本发明的实施例形成栅极电介质绝缘体的半导体装置的沿纳米线和垂直于纳米线的横截面图。
图11A、图11B分别是示出根据本发明的实施例形成全包围栅极的半导体装置的沿纳米线和垂直于纳米线的横截面图。
图12A、图12B分别是示出根据本发明的实施例，去除栅极两边的栅极电介质绝缘体和牺牲层材料后的半导体装置的沿纳米线和垂直于纳米线的横截面图。
图13A、图13B分别是示出根据本发明的实施例，去除栅极包围的牺牲层材料形成中空沟道的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
图14A、图14B分别是示出根据本发明的实施例在栅极上形成绝缘体的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
图15A、图15B分别是示出根据本发明的实施例形成侧墙的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
图16A、图16B分别是示出根据本发明的实施例形成源极和漏极后的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
图17A、图17B分别是示出根据本发明的一个实施例的半导体装置的立体结构示意图透视图和非透视图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A、图1B分别是示出根据本发明的一个实施例的半导体装置的沿沟道和垂直于沟道的横截面示意图。如图1A、图1B所示，所述半导体装置，包括：半导体衬底601；在所述半导体衬底601上的绝缘体层802；在所述绝缘体层802上为栅极1106，被所述栅极1106全包围的中空沟道1307，在所述中空沟道1307与所述栅极1106之间为栅极电介质绝缘体1005；以及在所述栅极1106的两端分别为源极1601和漏极1602（两者中若确定其一为源极，则另一个就为漏极），并且在所述栅极1106与源极1601之间为第一绝缘体1401以及所述栅极1106与漏极1602之间为第二绝缘体1402。
根据本发明的实施例的半导体装置的工作原理包括：在源极1601上加负电压至产生逸出的电子，并且所述电子进入中空沟道1307；在漏极1602上加正电压，这样在源极1601和漏极1602之间的电场作用下，电子会从源极1601向漏极1602发射，产生电子流，实现导通；在栅极1106上接正电压，当该正电压小于阈值电压（由测试得出）时，电子逸出进入中空沟道1307所需穿越隧道的宽度较大，电子不能够从源极1601到达漏极1602，而当该正电压大于阈值电压时，电子逸出进入中空沟道1307所需穿越隧道的宽度减小，电子能够从源极1601到达漏极1602，从而最终实现电子流的导通和关断。在本发明的实施例中，栅极1106采用全包围栅极结构，使得栅极与漏极之间形成的电场能够具有全包围的状态，从而更容易控制电子流的导通和关断，提高栅极控制能力，并且有利于降低阈值电压，降低消耗。
根据本发明的实施例，所述中空沟道1307内充有惰性气体（例如He等）或者为真空。优选地，所述中空沟道1307为真空，这有利于电子的传输。例如将形成中空沟道的半导体装置置于密封腔室中，利用分子泵、机械泵等将密封腔室抽成真空，从而使中空沟道形成真空。在本发明的实施例中，中空沟道内的压强例如是0.001～50torr（托，真空压强单位），甚至可以在常压下工作。然而应当理解，本发明并不限于此。
根据本发明的实施例，所述中空沟道1307可以为圆柱体形、椭圆柱体形、圆台形、椭圆台形或圆锥形。优选地，所述中空沟道1307为圆柱体形。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
根据本发明的实施例，源极和漏极之间的长度可以在几纳米至几百纳米的范围内，甚至可以小于10nm使得其小于空气中的电子平均自由程。这里需要注意的是，电子的平均自由程与源极和漏极之间的电压有关，并且与中空沟道的压强有关。在本发明的实施例的压强下，能量为几伏特的电子的平均自由程的数量级为1cm。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
根据本发明的实施例，所述栅极电介质绝缘体1005的厚度可以为1～10nm。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
图2A、图2B分别是示出根据本发明的另一个实施例的半导体装置的沿沟道和垂直于沟道的横截面示意图。如图2A、图2B所示，所述半导体装置，还包括：分别在所述第一绝缘体1401与所述源极1611之间的第一侧墙1501，以及在所述第二绝缘体1402与所述漏极1612之间的第二侧墙1502。图17A、图17B分别是示出根据本发明的一个实施例的半导体装置的立体结构示意图透视图和非透视图。
根据本发明的实施例，所述第一侧墙1501和第二侧墙1502为低功函数材料，利用低功函数材料作为侧墙，由于其电子逸出功较低，有利于电子的发射和接收。所述低功函数材料是下列至少之一：Zr（锆），V（钒），Nb（铌），Ta（钽），Cr（铬），Mo（钼），W（钨），Fe（铁），Co（钴），Pd（钯），Cu（铜），Al（铝），Ga（镓），In（铟），Ti（钛），TiN（氮化钛），TaN（氮化钽），金刚石。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
根据本发明的实施例，所述第一侧墙1501和第二侧墙1502面向所述中空沟道1307的一端为弧形，这有利于克服锐角效应，使源极电子发射端不容易烧毁，从而增加了电子发射端和接收端的表面积，能够更好地发射和接收电子。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
根据本发明的实施例，所述源极（1601、1611）、所述漏极（1602、1612）或所述栅极（1106）材料是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au（金），Ag（银），Pt（铂）。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
图3是示出制造根据本发明的一个实施例的半导体装置的方法的流程图。下面将结合附图，根据本发明的实施例制造半导体装置的方法的各步骤对应的半导体装置的横截面图来描述图3所示的制作方法。
在步骤301处，结合图6A所示，提供衬底结构600，所述衬底结构600包括半导体衬底601以及形成在所述半导体衬底上的绝缘体层602。例如，所述半导体衬底601是Si，所述绝缘体层602是SiO2；在半导体衬底601上形成绝缘体层602的方法包括：PVD（物理气相沉积）、CVD（化学气相沉积）、ALD（原子层沉积）等。应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在步骤302处，结合图6B所示，在所述绝缘体层602上沉积牺牲层603。在本发明的实施例中，形成牺牲层603的方法可以是PVD（例如电子束蒸发、磁控溅射等）、CVD等技术。优选地，形成牺牲层603的方法可以是PVD技术（该技术成本低）。本领域的技术人员应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在本发明的实施例中，牺牲层603的厚度可以在几纳米至几十纳米的范围内。当然，本领域的技术人员应当理解，牺牲层603的厚度也可以比上述范围更厚或更薄。
在本发明的实施例中，牺牲层603的材料可以是下列至少之一：Al，poly（多晶硅），Cr，Mo，W，Fe，Co，Cu，Ga，In，Ti等。本领域的技术人员应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在步骤303处，经刻蚀，在所述牺牲层603上形成纳米线。在本发明的实施例中，纳米线的形状可以是圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形。应理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在本发明的实施例中，形成纳米线的过程可以参考图5所示的过程。图5是示出根据本发明的实施例的形成纳米线的过程的流程图。在步骤5031处，所述牺牲层603以及与所述牺牲层相邻的绝缘体层602的一部分被分别图案化成鳍片式结构。图7A、图7B分别是示出根据本发明的实施例的形成鳍片式结构的半导体装置的沿鳍片式结构和垂直于鳍片式结构的横截面图。
在步骤5032处，刻蚀掉所述鳍片式结构的所述绝缘体层702中一部分，保留所述鳍片式结构的牺牲层703以形成长方体形纳米线桥梁臂804。图8A、图8B分别是示出根据本发明的实施例的形成长方体形纳米线桥梁臂的半导体装置的沿纳米线和垂直于纳米线的横截面图。例如，这里可以利用选择性各向同性刻蚀工艺实现形成长方体形纳米线桥梁臂。可选择地，这里也可以通过选择性侧向刻蚀工艺形成长方体形纳米线桥梁臂。应该理解，形成的纳米线桥梁臂804还可以是梯形体形等，上述实施例并不能限制本发明的范围。在本发明的实施例中，所用的刻蚀溶液包括BOE（氧化层刻蚀缓冲液）或DHF（稀氢氟酸溶液）等。
在步骤5033处，在He，N2，Ar或H2的环境中，对长方体形纳米线桥梁臂804进行退火处理后形成圆柱体形纳米线904。图9A、图9B分别是示出根据本发明的实施例形成圆柱体形纳米线的半导体装置的沿纳米线和垂直于纳米线的横截面图，本领域的技术人员应该理解，纳米线904的形状还可以是椭圆柱体形、圆台形、椭圆台形或圆锥形等。
在形成所期望形状的纳米线后，进入步骤304，在所述牺牲层材料表面形成栅极电介质绝缘体1005。图10A、图10B分别是示出根据本发明的实施例形成栅极电介质绝缘体的半导体装置的沿纳米线和垂直于纳米线的横截面图。在本发明的实施例中，可以利用O2（氧气）、N2O（一氧化二氮）或NH3（氨气）的等离子体对所述牺牲层材料氧化或氮化形成氧化物（例如Al2O3等）或氮化物（例如AlN等）作为栅极电介质绝缘体1005；也可以在所述牺牲层材料表面利用例如ALD等技术沉积绝缘体物质（例如Al2O3、AlN、SiO2等）作为所述栅极电介质绝缘体1005。然而应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。在本发明的实施例中，所述栅极电介质绝缘体1005可以是SiO2，Al2O3或AlN等。栅极电介质绝缘体1005的厚度可以为1～10nm，然而本领域的技术人员应当理解，栅极电介质绝缘体的厚度还可以比上述范围更厚或更薄。
在步骤305处，在包围纳米线904的栅极电介质绝缘体1005周围形成全包围栅极1106。图11A、图11B分别是示出根据本发明的实施例形成全包围栅极的半导体装置的沿纳米线和垂直于纳米线的横截面图。在本发明的实施例中，形成栅极1106的方法可以包括：利用CVD、MOCVD或ALD等技术沉积栅极材料，所述栅极材料可以是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au，Ag，Pt；然后利用光刻和干法刻蚀工艺，或者单独利用剥离工艺等技术图案化所述沉积的栅极材料从而形成栅极1106。然而，应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在步骤306处，去除所述栅极1106两边的栅极电介质绝缘体1005和牺牲层材料903，并且去除栅极1106包围的牺牲层材料（即纳米线904）以形成由栅极1106全包围的中空沟道1307。其中，图12A、图12B分别是示出根据本发明的实施例，去除栅极两边的栅极电介质绝缘体和牺牲层材料后的半导体装置的沿纳米线和垂直于纳米线的横截面图，图13A、图13B分别是示出根据本发明的实施例，去除栅极包围的牺牲层材料形成中空沟道的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
在本发明的实施例中，可以利用例如光刻及刻蚀等工艺去除所述栅极1106两边的栅极电介质绝缘体1005和牺牲层材料903，然而应当理解，本发明并不限于此。在本发明的实施例中，可以利用例如选择性湿法刻蚀等工艺去除栅极1106包围的牺牲层材料以形成中空沟道，然而应当理解，本发明并不限于此。
在本发明的实施例中，所述中空沟道1307内充有惰性气体（He）或者为真空。优选地，中空沟道1307内为真空，这有利于电子的传输。
在本发明的实施例中，所述中空沟道1307为圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形等，然而应当理解，本发明并不限于此。
在步骤307处，在所述栅极1106上形成绝缘物作为栅极与源极之间的第一绝缘体1401以及栅极与漏极之间的第二绝缘体1402。图14A、图14B分别是示出根据本发明的实施例在栅极上形成绝缘体的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
在本发明的实施例中，可以利用O2、N2O或NH3的等离子体对所述栅极1106氧化或氮化形成氧化物（例如Al2O3等）或氮化物（例如AlN等）作为第一绝缘体1401和第二绝缘体1402；也可以在所述栅极1106表面利用例如ALD等技术沉积绝缘体物质（例如Al2O3、AlN等）作为所述第一绝缘体1401和第二绝缘体1402。然而应当理解，上述实施例仅是示例性的，并不能限制本发明的范围。在本发明的实施例中，所述第一绝缘体和第二绝缘体可以是Al2O3或AlN。
在步骤308处，形成源极1601和漏极1602（两者中若确定其一为源极，则另一个就为漏极）。图1A、图1B分别是示出根据本发明的一个实施例的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。所述源极1601和漏极1602将中空沟道1307密封起来。在本发明的实施例中，中空沟道内的压强可以是0.001～50torr。
根据本发明的实施例，源极1601和漏极1602之间的长度可以在几纳米至几百纳米的范围内，甚至可以小于10nm使得其小于空气中的电子平均自由程。应该理解，上述实施例仅是示例性的，并不能限制本发明的范围。
在本发明的实施例中，形成源极1601和漏极1602的方法可以包括：利用PVD或CVD等技术沉积源极和漏极材料，所述源极和漏极材料可以是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au，Ag，Pt等；然后利用光刻和干法刻蚀或者剥离工艺等技术图案化所述沉积的源极和漏极材料从而形成源极1601和漏极1602。
图4是示出制作根据本发明的另一个实施例的半导体装置的方法的流程图。其中，图4所示的方法是在图3所示的方法步骤301至307的基础上进行步骤408至409。
在步骤307形成第一绝缘体和第二绝缘体后，进入步骤408。在步骤408处，在所述第一绝缘体1401外形成第一侧墙1501，以及在第二绝缘体1402外形成第二侧墙1502。所述第一侧墙1501和第二侧墙1502将中空沟道1307密封起来。图15A、图15B分别是示出根据本发明的实施例形成侧墙的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。
在本发明的实施例中，形成第一侧墙1501和第二侧墙1502的方法可以包括：利用PVD或CVD等技术沉积低功函数材料，所述低功函数材料可以是下列至少之一：Zr，V，Nb，Ta，Cr，Mo，W，Fe，Co，Pd，Cu，Al，Ga，In，Ti，TiN，TaN，金刚石等；然后利用例如各向异性刻蚀工艺技术处理所述沉积的低功函数材料从而形成侧墙1509。
在步骤409处，在第一侧墙1501和第二侧墙1502外分别形成源极1611和漏极1612，使得所述第一绝缘体1401与所述源极1611之间具有第一侧墙1501，以及在所述第二绝缘体1402与所述漏极1612之间具有第二侧墙1502。图16A、图16B分别是示出根据本发明的实施例形成源极和漏极后的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。本领域的技术人员应当理解，此处形成源极1611和漏极1612的方法与图3的步骤308中形成源极和漏极的方法类似，这里不再赘述。
在本发明的另一实施例中，还在H2或N2的气氛中进行高温退火，使所述第一侧墙1501和第二侧墙1502面向所述中空沟道1307的一端为弧形，从而能够更好地发射和接收电子。图2A、图2B分别是示出根据本发明的实施例的另一个实施例的半导体装置的沿中空沟道和垂直于中空沟道的横截面图。在本发明的实施例中，所述高温可以是600～1300℃，然而本领域的技术人员应该理解，所述温度可以比上述温度范围更高或更低。
至此，已经详细描述了本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (23)

1.一种半导体装置，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的绝缘体层；
位于所述绝缘体层上的栅极；
被所述栅极全包围的中空沟道；
位于所述中空沟道与所述栅极之间的栅极电介质绝缘体；
分别位于所述栅极的两端的源极和漏极；
位于所述栅极与源极之间的第一绝缘体和位于所述栅极与漏极之间的第二绝缘体；
位于所述第一绝缘体与所述源极之间的第一侧墙；以及
位于所述第二绝缘体与所述漏极之间的第二侧墙。
2.如权利要求1所述半导体装置，其特征在于，所述第一侧墙和第二侧墙为低功函数材料。
3.如权利要求1或2所述半导体装置，其特征在于，所述第一侧墙或/和第二侧墙面向所述中空沟道的一端为弧形。
4.如权利要求1所述半导体装置，其特征在于，所述中空沟道内充有惰性气体或者为真空。
5.如权利要求1所述半导体装置，其特征在于，所述中空沟道为圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形。
6.如权利要求1所述半导体装置，其特征在于，所述栅极电介质绝缘体的厚度为1～10nm。
7.如权利要求1所述半导体装置，其特征在于，所述源极、所述漏极或所述栅极材料是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au(金)，Ag(银)，Pt(铂)。
8.如权利要求2所述半导体装置，其特征在于，所述低功函数材料是下列至少之一：Zr(锆)，V(钒)，Nb(铌)，Ta(钽)，Cr(铬)，Mo(钼)，W(钨)，Fe(铁)，Co(钴)，Pd(钯)，Cu(铜)，Al(铝)，Ga(镓)，In(铟)，Ti(钛)，TiN(氮化钛)，TaN(氮化钽)，金刚石。
9.一种制造半导体装置的方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括半导体衬底以及形成在所述半导体衬底上的绝缘体层；
在沉积在所述绝缘体层上的牺牲层上形成纳米线；
形成包围所述纳米线的栅极电介质绝缘体；
在所述栅极电介质绝缘体周围形成全包围栅极；
去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道；
在所述栅极上形成绝缘物作为栅极与源极之间的第一绝缘体以及栅极与漏极之间的第二绝缘体；
在所述栅极的两端形成源极和漏极；
其中，在所述栅极的两端形成源极和漏极之前，所述方法还包括：在所述第一绝缘体与所述源极之间形成第一侧墙，以及在所述第二绝缘体与所述漏极之间形成第二侧墙。
10.如权利要求9所述制造半导体装置的方法，其特征在于，去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道的步骤，包括：先去除所述栅极两边的栅极电介质绝缘体和牺牲层材料，再去除所述栅极包围的牺牲层材料以形成由所述栅极全包围的中空沟道。
11.如权利要求9所述制造半导体装置的方法，其特征在于：所述第一侧墙和第二侧墙为低功函数材料。
12.如权利要求11所述制造半导体装置的方法，其特征在于：所述第一侧墙和第二侧墙面向所述中空沟道的一端为弧形。
13.如权利要求12所述制造半导体装置的方法，其特征在于，还包括：在H2或N2的气氛中进行高温退火，使所述第一侧墙和第二侧墙面向所述中空沟道的一端为弧形。
14.如权利要求13所述制造半导体装置的方法，其特征在于，所述高温为600～1300℃。
15.如权利要求9所述制造半导体装置的方法，其特征在于，所述中空沟道内充有惰性气体或者为真空。
16.如权利要求9或15所述制造半导体装置的方法，其特征在于，所述中空沟道为圆柱体形、椭圆柱体形、圆台形、椭圆台形、或圆锥形。
17.如权利要求9所述制造半导体装置的方法，其特征在于，在所述牺牲层上形成纳米线的步骤包括：
所述牺牲层以及与所述牺牲层相邻的绝缘体层的一部分被图案化刻蚀成鳍片式结构；
刻蚀掉所述鳍片式结构的所述绝缘体层中一部分，保留所述鳍片式结构的牺牲层以形成长方体形纳米线桥梁臂；
对长方体形纳米线桥梁臂进行退火处理后形成圆柱体形纳米线。
18.如权利要求17所述制造半导体装置的方法，其特征在于，还包括：在He，N2，Ar或H2的环境中进行退火处理。
19.如权利要求17或18所述制造半导体装置的方法，其特征在于，所用的刻蚀溶液包括BOE(氧化层刻蚀缓冲液)或DHF(稀氢氟酸溶液)。
20.如权利要求9所述制造半导体装置的方法，其特征在于，所述栅极电介质绝缘体的厚度为1～10nm。
21.如权利要求9所述制造半导体装置的方法，其特征在于，所述牺牲层材料是下列至少之一：Al，poly(多晶硅)，Cr，Mo，W，Fe，Co，Cu，Ga，In，Ti。
22.如权利要求9所述制造半导体装置的方法，其特征在于，所述源极、所述漏极或所述栅极材料是下列至少之一：Cr，W，Co，Pd，Cu，Al，Ti，TiN，Ta，TaN，Au，Ag，Pt。
23.如权利要求11所述制造半导体装置的方法，其特征在于，所述低功函数材料是下列至少之一：Zr，V，Nb，Ta，Cr，Mo，W，Fe，Co，Pd，Cu，Al，Ga，In，Ti，TiN，TaN，金刚石。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571367A (zh) * 2015-10-12 2017-04-19 上海新昇半导体科技有限公司 真空管闪存结构及其制造方法
CN106647164B (zh) * 2015-11-04 2020-04-14 常州瑞择微电子科技有限公司 一种避免蚀刻液输送管路结晶的方法
US20180286621A1 (en) * 2017-03-31 2018-10-04 Palo Alto Research Center Incorporated Semiconductor-free vacuum field effect transistor fabrication and 3d vacuum field effect transistor arrays
US10879365B2 (en) 2017-03-31 2020-12-29 Intel Corporation Transistors with non-vertical gates
US10727325B1 (en) * 2018-03-22 2020-07-28 United States Of America As Represented By The Administrator Of Nasa Nanostructure-based vacuum channel transistor
US10937620B2 (en) * 2018-09-26 2021-03-02 International Business Machines Corporation Vacuum channel transistor structures with sub-10 nanometer nanogaps and layered metal electrodes
CN113223961B (zh) * 2020-01-21 2023-03-24 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437360B1 (en) * 1998-03-25 2002-08-20 Korea Advanced Institute Of Science And Technology Vacuum field transistor
CN104143513A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 纳米真空场效应电子管及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004001340A1 (de) * 2004-01-08 2005-08-04 Infineon Technologies Ag Verfahren zum Herstellen eines Nanoelement-Feldeffektransistors, Nanoelement-Feldeffekttransistor und Nanoelement-Anordnung
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
TWI523239B (zh) * 2013-05-31 2016-02-21 國立交通大學 薄膜電晶體及其製作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437360B1 (en) * 1998-03-25 2002-08-20 Korea Advanced Institute Of Science And Technology Vacuum field transistor
CN104143513A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 纳米真空场效应电子管及其形成方法

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