CN1291499C - 用于双栅极逻辑器件的中间制品及其制造方法 - Google Patents

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Abstract

本发明提供一种双或双重栅极逻辑器件，其具有始终自对准的栅极导体，且其沟道的宽度不变。本发明还提供一种选择性地蚀刻含锗栅极导体材料，而不明显地蚀刻相邻硅沟道材料的方法。按此方式，栅极导体可被包覆于介电壳中，而不改变硅沟道的长度。此沟道材料可采用单晶硅晶片。自对准的双栅极MOSFET的柱或叠层，利用蚀刻并列重叠的含锗栅极导体区域所形成。栅极导体材料和介电绝缘材料的垂直蚀刻，提供了基本充分的自对准双栅极叠层。本发明同时提出一种可选择性地蚀刻栅极导体材料，而不蚀刻沟道材料的工艺。

Description

用于双栅极逻辑器件的中间制品及其制造方法
技术领域
本发明一般地涉及形成于体单晶半导体衬底上的半导体器件，更具体而言，涉及具有含锗栅极导体的双栅极逻辑半导体器件以及通过自对准工艺的制造。
背景技术
对于互补式金氧半集成电路(CMOS IC)，主要的性能因素为速度、功耗以及器件的封装密度。因此，过去数十年来，集成电路制造商的目标集中于降低微电子器件的尺寸。无论是制造商或消费者，都因组件尺寸的缩小而受惠，如成本降低或性能特性提升等。然而，仅仅是IC中组件尺寸的缩小将导致非期望的集成电路性能上的问题。特别是因为器件漏电流的增加，功耗加大，或电路速度降低。影响金氧半场效晶体管(MOSFET)的可靠度问题亦会恶化，包括热载流子退化、栅极氧化层贯穿及电子迁移等。显然，当组件变得更小时，如果工艺不严加控制，这些参数的变化将变大(以百分比而言)。因此，对于这类器件的制造商而言，必须采用新颖设计，并应用更加严格的工艺控制，其将减轻性能和可靠性问题，同时仍提供更高的封装密度。
某些平面双栅极MOSFET的制造工艺中的一个特别困难在于，顶和底栅极导体彼此可能无法自对准，可使栅极导体的宽度不一。此类栅极导体的对准偏差以及相关沟道长度的较大偏差会明显限制器件的产量及性能。例如，已报道对准偏差将导致额外栅极对源极/漏极的重叠电容，同时损失电流驱动。其它关于对准偏差的影响的信息由Fujitsu的Tanaka在1994超大规模集成电路(VLSI)专题论文集中介绍。
制造这些平面双栅极MOSFET器件的另一困难在于，沟道厚度的不均匀和/或纯度的不均匀。例如，双栅极MOSFET器件应该具有均匀且薄(10至25nm)的硅沟道。一般而言，之前形成沟道的制造工艺是利用外延生长硅，经由如化学汽相沉积或溅射的工艺。然而，这类工艺并不必然提供足够的厚度或纯度的均匀度，后者是由于杂质俘获。现有技术的双栅极MOSFET器件的制造工艺的参考文献见Jong-Ho Lee等IEEE IEDM99-71至IEDM99-74；Hon-Sun Philip Wong等IEEE IEDM98-407至IEDM98-410；以及，Hon-Sun Philip Wong等IEEE IEDM97-427至IEDM97-429。
近年来，用于集成电路芯片的重要半导体材料为硅。例如，S.Wolf及R.N.Tauber在SILICON PROCESSING(1986)第一卷第一页中指出“锗是用于制造二极管及晶体管的最初半导体材料。然而，Ge的窄带隙(0.66eV)造成Ge中反偏压的p-n结，形成相当大的漏电流。这使工作温度限于100℃以下。此外，集成电路平面处理需要能够在半导体表面上制造钝化层。氧化锗可作为此类钝化层，但其难以形成，因为其可水溶，且在800℃分解。这些限制使得Ge与硅相比，是制作集成电路较不理想的材料。”
现有参考文献中已有报道利用锗或锗合金作为栅极导体材料，例如，见C.Monget，A.Schiltz，O.Joubert，L.Vallier，M.Guillermet，B.Tormen在J.Vac.Sci.Technol.B.Vol 16，1998，p1833-1840中发表的GERMANIUMETCHING IN HIGH DENSITY PLASMA FOR 0.18 MICRONCOMPLENTARY METAL-OXIDE-SEMICONDUCTOR GATE PATTERNINGAPPLICATIONS。
发明内容
因此，本发明提供一种用于双栅极逻辑器件的中间制品，包括：硅衬底，其具有至少一个主横向表面；第一层，其包括第一区域和第二区域，所述第一区域包括介电填充材料而所述第二区域顺序包括第一绝缘层、第一含锗栅极导体层、栅极介电层和单晶硅层，所述第一和第二区域位于所述主横向表面上；以及，第二层，其包括第三区域和第四区域，所述第三区域包括第二介电填充材料而所述第四区域包括第二栅极介电层、第二含锗栅极导体层和第二绝缘层，其中所述第四区域至少部分地与所述第二区域重叠，而所述第三区域至少部分地与所述第一区域重叠。
本发明提供一种用于自对准双栅极逻辑器件的中间制品，包括：硅衬底，其具有至少一个主横向表面；第一层，其包括第一区域和第二区域，所述第一区域包括介电填充材料而所述第二区域顺序包括第一绝缘层、第一含锗栅极导体层、栅极介电层和单晶硅层，所述第一和第二区域位于所述主横向表面上；以及第二层，其包括第三区域和第四区域，所述第三区域包括第二介电填充材料而所述第四区域包括第二栅极介电层、第二含锗栅极导体层和第二绝缘层，其中所述第四区域至少部分地与所述第二区域重叠，而所述第三区域至少部分地与所述第一区域重叠，并且其中该中间制品还包括：位于第二和第四区域侧边的导电填料；部分地位于第二和第四区域上方且部分地位于第一和第三区域上方的填充的接触孔；以及以导电材料填充的至少三个垂直通孔开口，第一开口位于填充的接触孔上方，而第二和第三通孔开口部分地位于导电填料每一侧的上方。
本发明优选采用单晶硅晶片，其被研磨并抛光至很高的精度，以提供具有优于现有技术外延生长的硅沟道的物理和电学特性的硅沟道。
在优选实施例中，单独地回蚀与硅沟道面对的含锗栅极导体材料。
衬底可包括外延硅。衬底可包括单晶硅。
在一个实施例中，第一和第二含锗栅极导体独立地包括最高达50％的硅。
本发明优选提供了新颖的制造工艺及其产生的双或双重栅极逻辑器件，该器件包括始终自对准的栅极导体并具有宽度固定的沟道。这些特性对于本行业十分重要，因为器件的产量和性能会受到这类栅极导体误对准及相对沟道长度偏差的明显限制。该工艺还优选提供一种选择性地蚀刻含锗栅极导体材料而不明显蚀刻邻近的硅沟道材料的方法。按此方式，可将栅极导体包覆在介电壳内，而不改变硅沟道的长度。如前所述，对于沟道尺寸的改变可导致对性能特性的负面影响。
另外，多数现有技术的平面双栅极结构依赖于用于制造沟道区的横向外延硅层的形成。此外延硅层中的缺陷可明显降低器件的产量及性能。本发明优选通过采用单晶硅晶片作为沟道材料来减轻此问题。
因此，在一个实施例中，介绍了一种用于形成包括单晶硅的均匀薄沟道的工艺。
在另一实施例中，一种工艺包括蚀刻以产生经由重叠的含锗栅极导体区域的并置而自对准的柱或叠层并垂直地蚀刻透过包括栅极导体材料和介电绝缘材料的区域。按此方式，通过垂直地蚀刻透过含锗栅极导体区域形成的边缘提供了基本完全的自对准双栅极叠层。
在另一实施例中，介绍了一种其中栅极导体材料被选择性地蚀刻而不蚀刻沟道材料的方法。
根据一个实施例，本发明提供一种用于双栅极逻辑器件的中间制品，包括：硅衬底，其包括至少一个主横向表面；以及，至少一个复合柱，设置在所述主横向表面上，其顺序地包括第一绝缘区、具有一定截面积和外表面的第一含锗栅极导体区、第一栅极介电区、具有一定截面积的单晶硅区、以及第二栅极介电层、具有一定截面积和外表面的第二含锗栅极导体区、以及第二绝缘区。
在一个实施例中，该器件还包括至少一个叠层区域，其设置在主横向表面上，顺序包括第一介电绝缘填充层、以及第二介电绝缘填充层，第一介电绝缘填充层附着在所述主横向表面上。
在一个实施例中，复合柱和叠层区域以一定距离沿着主横向表面物理地彼此隔开，该距离限定了空隙区域。
硅衬底可包括外延硅。硅衬底可包括单晶硅。
在一个实施例中，单晶硅区域的横截面积基本等于所述第一和第二含锗区域的横截面积。
在一个实施例中，单晶硅区域的横截面积大于所述第一和第二含锗区域的横截面积。
在一个实施例中，该器件还包括所述第一和第二含锗层的所述外表面上的介电涂层。
在一个实施例中，单晶硅区域的厚度为约300至约1000埃(300×10-10米至约1000×10-10米)。
在一个实施例中，含锗区域的厚度为约0.05微米至约0.3微米。
在一个实施例中，第一和第二绝缘区域独立地包括例如氧化硅、氮化硅或氧化铝。
介电涂层可包括，例如氮化锗、氮氧化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛。
在一个实施例中，孔洞以多晶硅填充料填充。该多晶硅填充料可掺杂有N或P材料。该N或P掺杂剂可包括乙硼烷、三氢化砷及磷。
本发明还提供一种形成用于双栅极器件的中间结构的方法，包括步骤：提供硅衬底，其包括上表面，第一柱和第二柱位于所述上表面上并由空隙隔开，所述第一柱包括从所述上表面起顺序附着的层，该些层包括第一绝缘层、第一锗栅极导体层、第一栅极介电层、硅沟道、第二栅极介电层、第二锗栅极导体层和第二绝缘层，所述第一柱包括顶面，所述第二柱包括第一介电填充层和第二介电填充层，所述第二柱包括顶面，所有所述的层还包括外表面；以及，选择性地使所述第一和所述第二锗栅极导体层的外表面凹陷，而不使所述沟道或所述第一或第二栅极介电层的外表面或所述第一或第二绝缘层的外表面明显凹陷，从而形成第一锗栅极凹陷表面和第二锗栅极凹陷表面。
在一个实施例中，硅沟道包括单晶硅。
在一个实施例中，凹陷步骤包括等向性蚀刻或氧化所述第一和第二锗栅极导体层的外表面。
在一个实施例中，凹陷步骤包括等向性蚀刻所述第一和第二锗栅极导体层的外表面。
在一个实施例中，等向性蚀刻以100mtorr(13.328帕斯卡)且功率水平约为500至1500瓦的CF2Cl2完成。
在一个实施例中，氧化包括在约500℃下、约0.5至约0.7托(66.6613至93.32582帕斯卡)的氧、以及所述衬底上的约10至150伏偏压下的等离子体氧化。
在一个实施例中，形成器件的方法还包括步骤：向第一和第二锗栅极导体凹陷表面施用介电覆层，介电覆层包括氮化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛。
在一个实施例中，该方法还包括步骤：向所述第一和第二锗栅极导体凹陷表面施用介电覆层，所述介电覆层包括氮化锗。
在一个实施例中，该方法还包括步骤：a)使用氮离子等离子体将所述氧化锗转化为氮化锗或氮氧化锗。
在一个实施例中，该方法还包括步骤：在室温或升高的温度下，用清水冲洗的方式洗去所述氧化锗覆层，从而形成第一和第二锗栅极凹陷表面；以及，向所述第一和第二锗栅极导体凹陷表面施用介电覆层，所述介电覆层包括氮化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛。
在一个实施例中，用以N或P材料掺杂的多晶硅材料填充所述空隙至低于所述第一和第二柱顶面的高度。
在一个实施例中，N或P掺杂材料包括约1019至1021原子/cm2的乙硼烷、三氢化砷及磷。
根据一个实施例，本发明提供一种形成用于双栅极器件的中间结构的方法，包括步骤：提供单晶硅衬底，其包括上和下表面及内部主体，所述上表面包括升起的岛，多个柱由该升起的岛起顺序包括均匀的栅极介电层、锗栅极导体层和绝缘层，所述柱包括外侧壁及顶面；保形地形成介电涂层于所述柱的所述外侧壁和所述顶面上，并保留所述单晶硅衬底的上表面；以介电填料覆盖所述保形的介电涂层，使所述介电涂层至少达到所述柱的所述顶面的高度；由所述顶面移除所述介电涂层，以形成所述柱的新顶面，且平坦化所述介电填料至所述新顶面；应用硅晶片至所述平坦化的介电填料表面及所述新柱顶面；以及，蚀刻所述下单晶硅表面至位于所述单晶硅上表面的所述保形介电涂层的深度，所述保形涂层作为蚀刻停止层，因此形成隔离开的单晶沟道。
根据一个实施例，本发明提供一种形成用于双栅极器件的中间结构的方法，包括步骤：提供硅衬底，其包括上表面，第一层位于所述上表面上，其包括第一柱和第一区域，且所述第一层还包括顶表面，所述第一柱由所述上表面起顺序包括第一绝缘层、第一栅极导体层、第一栅极介电层和硅通道，所述第一柱还包括涂布有保形的介电涂层的侧壁，所述第一区域包括介电填料，所述第一涂布柱和所述第一区域以第一界面相邻，第二层位于所述第一层的顶面上，包括第二柱和第二区域及顶面，所述第二柱由所述第一层顶面起顺序包括第二栅极介电层、第二栅极导体层和第二绝缘层，所述第二区域包括第二介电填料，所述第二柱和所述第二介电填充区域利用第二界面相邻，其中所述第一和第二柱至少部分重叠，且所述第一和第二区域至少部分重叠；以及，选择性地蚀刻多个区域，包括所述第一和该第二界面，由此形成第一和第二自对准柱，所述第一自对准柱由所述上表面起顺序包括第三绝缘层、第三栅极导体层、第三栅极介电层、第二硅沟道、第四栅极介电层、第四锗栅极导体层和第四栅极绝缘层，所述第二自对准柱包括第三介电填充层和第四介电填充层，所述第一和所述第二自对准柱沿着所述上表面利用空隙分开。
在一个实施例中，第一和第二栅极导体层独立地包括含锗材料。
在一个实施例中，沟道包括单晶硅。
在一个实施例中，第一和第二栅极导体层独立地包括含锗材料。
附图说明
下面，将仅以示例的方式、并结合附图介绍本发明的优选实施例，附图中：
图1为随着器件经过本发明一个实施例步骤的处理，双栅极逻辑器件的一个实施例的一部分的放大截面图，其示出包括由介电填充绝缘叠层250分隔的最终栅极柱200的区域；以及
图2为随着器件经过本发明第二实施例步骤的处理，包括由多晶硅填充90包围两侧的单栅极单元200的放大平面图及其截面片断，栅极单元200还包括焊盘部件380，以辅助双栅极逻辑器件与外电源的连结。
为方便说明，本发明只示出用于优选实施例的半导体器件上的部件阵列布图的一部分。应理解，图1和图2中相同的附图标记代表相同的组件。
具体实施方式
本发明实施例的构成元件
衬底10
本发明优选使用半导体制造业通常使用的标准衬底。最普遍地用于制造衬底的材料为单晶硅晶片，其中硅是选择性地弱掺杂的。将多晶硅转变及纯化成单晶硅坯件，最后形成单晶硅晶片的过程，已为本领域所熟知，故不在此赘述。根据一个实施例，本发明的特征之一在于在制造过程中，通过蚀透单晶硅晶片体10的上表面或顶面15及下表面18而将最初的单晶硅衬底转变成沟道区。
第一栅极介电层或栅极氧化层20
用于一个实施例的栅极介电材料选自本技术领域中熟知的材料。可用材料的范例包括氧化硅、氮化硅、氧化铝、氧化铪、氧化钽、氧化钛或其合成物。最优选的栅极介电材料为利用熟知的标准方法生长的二氧化硅。其它材料可以是溅射或利用化学汽相沉积技术沉积的，如熟知的喷射汽相沉积(Jet Vapor Deposition)。本发明的栅极介电层的厚度为约10至约40埃(10×10-10米至40×10-10米)之间。
第一栅极导体层30
用于本发明的优选栅极导体为锗。应理解的是，虽然可使用纯静态的锗，但也可使用含锗化合物。这类含锗化合物包括锗和硅的混合物，其中硅的浓度可高达50％的重量百分比。在减成工艺中，可以首先沉积均匀的栅极导体层，然后选择性地蚀刻；在加成工艺中，栅极导体选择性地沉积在第一栅介电层暴露的区域上。一般而言，锗及其混合物利用本领域所熟知的化学汽相沉积或溅射形成。锗层的有利厚度在0.01至1微米之间。第一锗层的优选厚度在0.05至0.3微米之间，而第一锗层的最优选厚度在0.05至0.3微米之间。
第一介电绝缘区50
一个实施例采用了本领域所常用的绝缘或填充材料。这些材料包括与栅极介电层中相同的材料，即氧化硅、氮化硅、氧化铝、氧化铪、氧化钽、氧化钛或其合成物。这些材料的选用与栅极介电层20的材料无关。优选的介电绝缘材料为二氧化硅。优选工艺将TEOS工艺(tetrakis ethoxy silane：四乙氧基硅烷)用于CVD工艺以沉积氧化物。
保形涂层(conformal coating)110
在第一中间锗栅极叠层38的外表面上及硅晶片的暴露表面上沉积氮化硅或碳化硅涂层。保形层110在一个实施例方法的后续工艺步骤中作为蚀刻停止层，且从最终的含锗双栅极制品中，在抛光步骤中选择性地去除其横向部分。
沟道层(channel layer)11
一个实施例中利用硅沟道层分隔两导体栅极。硅沟道层可由间接结合在栅极导体30上的单晶硅晶片形成，或者是利用在栅极导体层30的栅极氧化区20的顶面上外延生长硅(即熟知的外延硅)形成。优选，硅沟道层10优选通过在导体栅氧化区20上结合单晶硅晶片形成。在一个实施例中，作为沟道以分离栅极的单晶硅晶片可为初始的衬底10所用的。这通过反转工艺中器件的取向来实现(如旋转器件，使得底部的单晶硅衬底10现在成为最顶层)。按此构造设置后，其可以减薄至小于0.1微米，并且优选减薄至0.03至0.1微米之间。在厚度下，具有优化的栅极控制来调节器件，同时具有优化的器件驱动电流。此第二晶片的涂布、减薄及抛光的工艺在后面的工艺部分中介绍。与横向在绝缘体上方的外延硅生长相比，利用结合的单晶晶片的显著好处在于降低了与外延生长此沟道层11相关的缺陷。
第二栅极介电层或栅极氧化层20a
一个实施例利用与前述的第一栅极介电层20的材料相同的材料，但其选用与之无关。同样地，形成第二栅极介电层的方法与前述用于第一栅极介电层20的方法相同，但其选用与之无关。
第二栅极导体层30a
一个实施例利用与前述的第一极导体层30相同的材料及工艺，但其选用与之无关。锗层的有利厚度在0.01至1微米之间。第一锗层的优选厚度在0.05至0.03微米之间，而第一锗层的最优选厚度在0.05至0.03微米之间。第一及第二锗层的厚度是独立选取的。
第二介电绝缘区50a
一个实施例利用与前述第一介电绝缘区域50相同的材料，但其选用与之无关。
光致抗蚀剂层40及40a
光致抗蚀剂及使用光致抗蚀剂的光刻工艺是半导体芯片制造领域所熟知的。通常，光致抗蚀剂材料不是正向的就是负向的，其以干薄膜或湿薄膜的形式涂布于中间制品上。如后面所详述的，光致抗蚀剂材料的使用将其下部分表面或区域改变成某种式样，而不影响其它的部分或区域。这通过选择性去除光致抗蚀剂的某些部分由此而暴露其下部分的层来实现。这些未覆盖的区域随后可通过化学或机械抛光而调整。通常，化学改进可对暴露层的表面或整个未覆盖层进行。例如，可通过离子注入未覆盖的表面，或可用作诸如利用例如溅射及化学汽相沉积的工艺的其它层的生长点。此外，可利用蚀刻去除暴露的区域以减少其厚度，或者甚至完全去除未覆盖区域内的层及其下未覆盖的层。
选择性去除部份的光致抗蚀剂的方法为本领域所熟知，且通常为熟知的光刻法。此工艺通常必须利用掩模，以粒子或电磁辐射曝光光致抗蚀剂的预设特定区域。照射过程向曝光的光致抗蚀剂部分引入化学变化，使其相对于未曝光的区域产生物理性质的改变。最显著的性质是蚀刻时的溶解度。照射后，对光致抗蚀剂层使用可区分出曝光及未曝光区域的蚀刻剂。对于正光致抗蚀剂为例，曝光的区域会更易溶解于蚀刻剂，因而被去除。负光致抗蚀剂产生了曝光后与未曝光的区域相比更不易受蚀刻影响的区域。对于任何一种情况，用以区分的蚀刻工艺为本领域熟知的“显影”。可利用正的或负的光致抗蚀剂。优选使用正的湿光致抗蚀剂。
修整掩模70
修整掩模可用以代替上述类型的光致抗蚀剂材料，特别是光致抗蚀剂40a。在此情况下，掩模与中间制品的表面物理接触，且同对于光致抗蚀剂所述的，其用以处理预设的特定区域。处理方式通常包括蚀刻未覆盖区域至与第一绝缘区102的下表面103相应的深度。第一绝缘区域起蚀刻停止的作用，以避免明显地蚀刻单晶硅衬底60。而后无须显影步骤，去除掩模。可选的，为了形成源极及漏极区域，修整掩模也可辅助选择性地离子注入杂质至栅极电极附近的单晶衬底中。
中间及最终产品设计
优选采用半导体或集成芯片技术领域熟知的多种工艺或材料。然而，优选本发明与现有技术不同于，最终产品为这样的双栅极半导体器件，其中最终的栅极区域34及34a包括含锗栅极导体且栅极导体利用硅沟道区13分隔。优选，硅沟道层10及沟道区13由单晶硅晶片构成。此设计的独特之处在于，作为形成最终产品的工艺的一部分，两栅极导体34和34a优选一个在另一个顶上完全对准。本领域中，形成此配置的工艺称为“自对准”工艺。由于在业界中，对准的问题甚为普遍，因此多种此类工艺的例子为本领域所熟知。然而，此处提供了一种新颖的用于“自对准”的工艺，由此形成新颖的“自对准”含锗双栅极逻辑半导体器件。
在此应注意，现有技术的自对准工艺并不必须与优选实施例的具体工艺相关。例如，术语“自对准”通常与通过离子注入的掺杂工艺有关。然而，在优选实施例中，所谓自对准特指双栅极MOSFET叠层中顶栅极垂直对准于底栅极。
为达成优选实施例的优点，需要特定的设计特点。特别是，初始的含锗栅极结构32及32a必须定位为使得至少部份的32a与至少部分的32重叠。另外，必须制备光致抗蚀剂40a或修整掩模70，以在部份的含锗栅极导体32及32a两者以及部分的介电绝缘区域52及52a上形成开口。光致抗蚀剂40a或修整掩模70还必须为两种预定区域的类型提供保护，以避免蚀刻发生。覆盖区域72a的第一种类型优选比第一和第二含锗栅极导体区域32和32a尺寸小，并且完全只存留于区域32及32a上。优选，覆盖区域72b的第二种类型完全存留于介电绝缘区52及52a上。
根据优选实施例，由蚀刻工艺形成的柱200的侧壁210以及介电复合区250的侧壁260基本垂直。按此方式，柱200的侧壁210将包括由含锗栅极导体区域构成的侧壁210，而蚀刻区域(亦即空白300)一方面通过含锗栅极导体柱200上结合，而另一方面则其包括介电绝缘合成区域250。
本发明优选还虑及了选择性地处理含锗栅极导体，并且实质上不会改变用以分隔含锗栅极导体的单晶沟道。特别是，如下述垂直蚀刻工艺所需的，构成部分的自对准柱200的含锗栅极导体，其截面其初与单晶硅沟道的截面相同。垂直蚀刻工艺后，柱200中暴露出的含锗区域34和34a的侧壁，与单晶硅沟道相比，优先被蚀刻，以减小其截面。此工艺优选通过等向性蚀刻或氧化含锗的暴露表面以分别形成新的侧壁36及36a而进行。相对于硅表面来蚀刻含锗表面可利用100mtorr(13.328帕斯卡)的、功率约为500至1500瓦的CF2CL3完成。在此条件下，锗的蚀刻率比硅快5至10倍(见IBM Research中Yue Kuo的Material Research Society SymposiumProceedings Vol 316，1994，第1041至1046页)。锗也可利用间接工艺较硅优先被蚀刻，即在硅存在时，初始优先氧化锗。这可以通过热处理或等离子体处理实现。等离子体处理的条件为约500℃、约0.5至约0.7torr(66.6613至93.32582帕斯卡)的氧气、且晶片处于约10至150伏的偏压下。在此条件下，30分钟的氧化时间形成约800埃(800×10-10米)的氧化层。锗的热氧化可在550℃和约0.5至约0.7torr的氧气下实现。在此条件下，两小时后可生长约630埃(630×10-10米)的氧化锗。
在室温或升高的温度下，利用水可冲去氧化锗。此氧化或清洗条件公开于Semiconductor Science Technology，vol 8，1993年9月，第1779至1782页，Sun Zhaoqi及Liu Chunrong的“Plasma Anodic Oxidation and Nitridationof Germanium Surface”。
在优选实施例中，暴露的含锗表面的蚀刻凹处距离，一般约为0.01至1.0微米。最优选的蚀刻深度为0.03微米。
随后，第一和第二含锗区域的被蚀刻侧壁表面36和36a分别由介电涂层材料80包覆由此而钝化。此介电涂层优选由氮化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛构成。最优选的介电涂层材料为氮化锗。在优选工艺中，此含锗层在低温下利用氮离子等离子体氧化，以将氧化锗转化为氮化锗或氮氧化锗。
孔洞区域300在柱或区域与第二介电绝缘填充层(在垂直蚀刻期间产生的)之间顺序具有多晶硅等填料90，该区域包括被包覆的含锗柱200及包括第一介电绝缘填充层的柱250。在利用多晶硅时，可选地通过沉积乙硼烷、三氢化砷或磷来掺杂。此沉积工艺可通过在优选约300至约500℃下的批热化学汽相沉积、等离子体化学汽相沉积或等离子体增强化学汽相沉积等工艺进行。掺杂可在沉积多晶硅填料之前或之后进行，以制备源极和漏极点。以乙硼烷、三氢化砷或膦掺杂，将产生P或N型掺杂的点。
多晶硅填充的中间制品还利用等离子体反应离子蚀刻(RIE)工艺、通过降低多晶硅填料90的高度至低于柱200及介电绝缘化合区域250的高度来处理。本发明中优选使用的RIE工艺利用业界所熟知的氯或氟基等离子体。
蚀刻多晶硅填料后，设置电连接源极、漏极和栅极所须的引线。
本发明工艺步骤的实施例
制造双逻辑组器件的工艺的优选实施例如图1所示，其包括以下步骤：
第一单晶硅晶片10的第一外表面15被顺序施以均匀的栅极介电层20、均匀的含锗栅极材料层30、均匀的二氧化硅层100及均匀的光致抗蚀剂材料层40(如图1a)。
然后，图案化并显影光致抗蚀剂层40，以形成显影区域44，其暴露出二氧化硅层100上表面105的一些部分(如图1b)。
而后，利用蚀刻剂处理开口44以完全去除下面的二氧化硅层100、含锗栅极材料层30、栅极介电层20以及单晶硅晶片10的部分，以形成新表面16其均处于开口44下(如图1c)。
然后去除光致抗蚀剂40以暴露出覆盖了含锗栅极导体区域32的残留二氧化硅层102的上表面103以及残留的栅极介电区域22，由此形成栅极叠层38。
在单晶硅晶片16未被覆盖的区域、最顶面103及柱38的垂直侧壁35上形成诸如氮化硅或氧化硅的均匀保形介电涂层材料层110，其中柱38包含二氧化硅层102、含锗栅极导体区域32和栅极介电区域22。
在氮化硅110上涂覆氧化填料50，其中氮化硅110涂覆了单晶硅晶片10和二氧化硅102的表面，二氧化硅102覆盖了含锗栅极导体区域或层32(如图1d)。
执行平坦化工艺，以暴露出含锗栅极导体区域上二氧化硅涂层的顶面103(还从二氧化硅的顶面103上蚀刻掉氮化硅涂层110)，并为含锗栅极导体区域38及氧化填充区域52形成了相同的高度(如图1e)。
第二硅晶片60具有约500埃(500×10-10米)热生长氧化硅层(未示出)，所述热生长二氧化硅层粘合在平坦化表面103上(如图1f)。
为清楚起见，以下步骤中说明的构造是将步骤1至8中的处理中器件的构造旋转180度获得的(例如，顶层变为底层)。在实际制作过程中，并不一定要进行此转向，但在此说明书中是用以继续顶层的工艺(图1f’)。
将第一单晶硅晶片10研磨至氮化硅的较低表面17(39)的深度，并且抛光以降低单晶硅晶片10的厚度，并由此去除了原本水平位于第一单晶硅晶片10上的氮化硅110，且进一步在栅极介电区域22上形成了至少一个硅沟道11，栅极介电区域22分隔了含锗栅极导体32及该沟道，所述沟道的厚度约为300至1000埃(1000×10-10米)(如图1g)。
在沟道11和介电氧化填充(或介电绝缘填充)区域52上，顺序涂布均匀的第二栅极介电材料层20a、第二含锗栅极导体层30a、氮化硅层120以及光致抗蚀剂层40a(如图1h)。
构图并显影光致抗蚀剂层40a，以形成被覆盖区域42a和开口44a，此被覆盖区域必须至少与部分的第一含锗栅极导体区域32和相邻的部分的介电填充区域52重叠；蚀刻光致抗蚀剂开口44a、部分的第二介电绝缘层120、第二含锗栅极导体层30a和第二栅极介电层20a所在的区域，以暴露部分的第一介电填充区域52或第一含锗区域32，以形成未蚀刻区域或叠层，其包括介电绝缘区域122、含锗区域32a以与栅极介电区域22a，同时也形成孔洞区域46a(如图1i及1j)。
去除剩余的光致抗蚀剂区域42a，并在122的顶面和外表面、第二含锗栅极导体区域32a的外表面35a和栅极介电区域22a的外表面上以及向在之前的步骤中形成的被蚀刻区域46a中涂布氧化填充50a(如图1k)。
利用标准的化学机械处理进行平坦化，以暴露出含锗栅极导体32a上的氮化硅涂层122，为覆盖含锗栅极导体区域32a的氮化硅形成与氧化填充区域52a一致的高度(如图1l)。
印刷并在平整化的表面上涂布修整掩模或光致抗蚀剂70，以在含锗栅极导体32和32a及介电绝缘层52及52a两者上方并围绕其形成开口。光致抗蚀剂或修整掩模70还应提供覆盖的两种预设区域，而不发生垂直蚀刻。第一种类型的被覆盖区域72a应该比第一和第二含锗栅极导体区域32和32a的尺寸小，并且只位于区域32和32a上(即72a下无区域52和52a)。72a占据的面积因此不应大于区域32或32a两者中的较小者。第二种类型的被覆盖区域72b应完全地位于包括区域52和52a的介电绝缘叠层上方的区域(即72b下无区域32和32a)(如图1m)。
进行垂直蚀刻(即修整)以形成开口300并形成栅极叠层柱200，其包括含锗栅极导体，并且具有侧壁210，这些栅极叠层柱200沿硅晶片60与介电填充区域250相隔一定距离，栅极叠层柱200设置于第二硅衬底60上，并由从衬底起依序的氧化硅区域104、第一含锗栅极导体34、第一栅极介电区域24、硅沟道13、第二栅极介电区域24a、第二含锗栅极导体区域34a以及氮化硅顶涂层124构成，从而使得先前形成的下栅极叠层32和22与上栅极叠层32a和22a对准(如图1n)。
利用湿法或干法等向性蚀刻，使含锗栅极导体的侧壁35及35a形成凹处，其深度约200埃(200×10-10米)，以分别形成36及36a，并且不影响其余的侧壁210，其包含氮化硅顶涂层124、硅沟道13、第一栅极介电区域24和第二栅极介电区域24a以及二氧化硅区域104(如图1o)。
首先氧化凹化的含锗栅极导体叠层200的侧壁36和36a，然后转化成为氮化锗包覆层80(如图1p)。
将凹化的含锗栅极导体叠层或柱200从氧化填充区域54及54a分隔开的孔洞区域300以多晶硅90填充，该多晶硅90为N+掺杂至约1019至1021原子/cm2，或者是优选浓度约为1020原子/cm2的砷或磷掺杂，以提供与沟道接触的源极/漏极(多晶硅中的掺杂剂扩散至单晶硅沟道，由此形成双栅极器件的源极/漏极延伸。)
降低多晶硅填充区域的高度直至低于凹化的含锗栅极导体叠层200和氧化填充区域54及54a的高度65，然后多晶硅区域(源极和漏极)电连接于单晶硅沟道区域(如图1q)。在此工艺中，多晶硅中的掺杂剂扩散至单晶硅沟道中，从而形成用于双栅极FET器件的源极/漏极延伸。
以上所述的实施例需要电连接至外电源，以实现适当的功能。用于形成双锗栅极区域与源极/漏极区域之间的电连接的方法示例包括形成焊盘380的构造。如图2a所示，双栅极元件270以多晶硅区域90作为两侧。形成此元件时，构造由与双栅极元件270相同成份组成的焊盘380，并且其本身为位于双栅极元件270一端的集成元件并具有包括双栅极元件270和两个作为侧面的多晶硅填充区域90的宽度。图2a中显示的是典型构造，图2a包括俯视及截面图。俯视及截面图的取向与图1所示的正交。
参考图2a及2b，形成电连接的工艺始于在双栅极器件270的中间制品的顶面涂布光致抗蚀剂层340、构图并显影光致抗蚀剂层，以形成开口350，其实质上具有预定的截面。开口350位于部分的双栅极柱200(称为焊垫380)上方，而开口的其它部分位于二氧化硅填充区域54的截面320上方。利用RIE方法，透过开口350，蚀刻顶层的锗栅极36a、上栅极介电区域24a、硅沟道13、下栅极介电区域24，并部分地蚀刻入下锗栅极34中。以此方法，暴露出了上层锗栅极34a、硅沟道13及焊盘380的侧壁(如图2b)。
未显影的光致抗蚀剂从顶面剥落。然后，所有暴露出的表面处于氧化条件下，一般包括升温的氧等离子体。有利的温度范围为从500至700℃，优选为600℃。在此条件下，硅沟道13和两个锗栅极34及34a的暴露表面转化为其各自的氧化物。由此所形成的氧化锗涂层37和37a的深度一般约50埃(50×10-10米)，而由此所形成的二氧化硅涂层19的深度一般约20埃(20×10-10米)(如图2c)。
去除氧化锗涂层37及37a，但不同时去除氧化硅涂层19，其方法为在室温或升温下以水洗涤。以此方式，硅沟道13被绝缘层19所保护，因此使其与下述后续步骤中获得电隔离(如图2d)。
然后利用传统的化学汽相沉积(CVD)，为接触孔或孔洞300添加掺杂的多晶硅，并且通过化学机械抛光平坦化上表面(如图2e)。
接着，通过在平坦化的表面上沉积介电材料(如氧化硅)，并且然后利用光致抗蚀剂(未示出)构图二氧化硅层，并将抗蚀剂图形蚀刻至介电层55a中而完成接触和引线配置。设计蚀刻图案55a以形成至少3个通孔开口；第一通孔近乎位于填充的接触孔洞350上方，而第二和第三通孔部分地位于多晶硅填充90的每一侧，其包夹双锗栅极柱200，且第二和第三通孔部分地位于周围的二氧化硅绝缘54上方。以导电材料(如钨或铜)填充此至少3个通孔，利用传统技术完成源极/漏极区域400及焊盘380的电连接。一般来说，导电引线是连接于每个通孔的顶面，以使得双栅极器件与外电源电连接。
尽管以详述了两个优选实施例，可以容易地理解，存在各种处于本发明精神范围内的变形。例如，当沉积绝缘区域于衬底的其余各区域表面时，可应用各种不同材料如绝缘层102、栅极导体区域32和栅极介电区域22(一层叠一层)于衬底的各区域。如此一来，可直接形成栅极叠层。此外，所有栅极叠层材料可在一开始即均匀涂布于衬底上，然后蚀刻出特定区域以形成最后的栅极叠层，之后再沉积绝的缘填充于被蚀刻区域。在另一实施例中，先形成二氧化硅填充，在蚀刻形成开口后，在被蚀刻区域形成栅极叠层。形成硅沟道后，可独立地选用如前所述形成第一栅极叠层的实施例，以形成第二栅极叠层。这些替代工艺的条件为，第一和第二栅极叠层应具有重叠区域。
在另一实施例中，选用硅晶片的另一硅晶片作为沟道，其与初始的硅衬底不同。于此工艺中，原始硅衬底维持在其初始结构(即，双栅极单元位于原始硅衬底的顶面)。第二硅晶片随后被用作沟道层。优选的第二硅晶片由单晶硅构成。
需要特别注意的是，工艺步骤的次序可以改变，且仍可形成实质上具有与本发明相同功能的最终产品。所有这类变形属于本发明的范畴。

Claims (15)

1.一种用于自对准双栅极逻辑器件的中间制品，包括：
硅衬底，其具有至少一个主横向表面；
第一层，其包括第一区域和第二区域，所述第一区域包括介电填充材料而所述第二区域顺序包括第一绝缘层、第一含锗栅极导体层、栅极介电层和单晶硅层，所述第一和第二区域位于所述主横向表面上；以及
第二层，其包括第三区域和第四区域，所述第三区域包括第二介电填充材料而所述第四区域包括第二栅极介电层、第二含锗栅极导体层和第二绝缘层，
其中所述第四区域至少部分地与所述第二区域重叠，而所述第三区域至少部分地与所述第一区域重叠，并且其中该中间制品还包括：
位于第二和第四区域侧边的导电填料；
部分地位于第二和第四区域上方且部分地位于第一和第三区域上方的填充的接触孔；以及
以导电材料填充的至少三个垂直通孔开口，第一开口位于填充的接触孔上方，而第二和第三通孔开口部分地位于导电填料每一侧的上方。
2.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述衬底包括外延硅。
3.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述衬底包括单晶硅。
4.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述第一和第二含锗栅极导体独立地包括最高达50％的硅。
5.一种形成用于双栅极器件的中间结构的方法，包括步骤：
提供硅衬底，其包括上表面，第一柱和第二柱位于所述上表面上并由空隙隔开，所述第一柱包括从所述上表面起顺序附着的层，该些层包括第一绝缘层、第一锗栅极导体层、第一栅极介电层、硅沟道、第二栅极介电层、第二锗栅极导体层和第二绝缘层，所述第一柱包括顶面，所述第二柱包括第一介电填充层和第二介电填充层，所述第二柱包括顶面，所有所述的层还包括外表面；以及
选择性地使所述第一和所述第二锗栅极导体外表面凹陷，而不使所述沟道或所述第一或第二栅极介电外表面或所述第一或第二绝缘层外表面明显凹陷，从而形成第一锗栅极凹陷表面和第二锗栅极凹陷表面。
6.如权利要求5所述的形成用于双栅极器件的中间结构的方法，其中所述硅沟道包括单晶硅。
7.如权利要求5所述的形成用于双栅极器件的中间结构的方法，其中所述凹陷步骤包括等向性蚀刻或氧化所述第一和第二锗栅极导体层的外表面。
8.如权利要求5所述的形成用于双栅极器件的中间结构的方法，其中所述凹陷步骤包括等向性蚀刻所述第一和第二锗栅极导体层的外表面。
9.如权利要求8所述的形成用于双栅极器件的中间结构的方法，其中所述等向性蚀刻以100mtorr且功率水平约为500至1500瓦的CF2Cl2完成。
10.如权利要求8所述的形成用于双栅极器件的中间结构的方法，其中所述凹陷步骤包括步骤：
氧化所述含锗外表面，由此形成氧化锗覆层。
11.如权利要求5所述的形成用于双栅极器件的中间结构的方法，还包括步骤：
向所述第一和第二锗栅极导体凹陷表面施用介电覆层，所述介电覆层包括氮化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛。
12.如权利要求5所述的形成用于双栅极器件的中间结构的方法，还包括步骤：
向所述第一和第二锗栅极导体凹陷表面施用介电覆层，所述介电覆层包括氮化锗。
13.如权利要求10所述的形成用于双栅极器件的中间结构的方法，还包括步骤：
a)使用氮离子等离子体将所述氧化锗转化为氮化锗或氮氧化锗。
14.如权利要求10所述的形成用于双栅极器件的中间结构的方法，还包括步骤：
在室温或升高的温度下，用水冲洗的方式洗去所述氧化锗覆层，从而形成第一和第二锗栅极凹陷表面；以及
向所述第一和第二锗栅极凹陷表面施用介电覆层，所述介电覆层包括氮化锗、氧化锗、二氧化硅、氮化硅、氧化铪、氧化铝、氧化钽或氧化钛。
15.如权利要求12或13所述的形成用于双栅极器件的中间结构的方法，其中用以N或P材料掺杂的多晶硅材料填充所述空隙至低于所述第一和第二柱顶面的高度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798017B2 (en) * 2001-08-31 2004-09-28 International Business Machines Corporation Vertical dual gate field effect transistor
US6580132B1 (en) * 2002-04-10 2003-06-17 International Business Machines Corporation Damascene double-gate FET
US6919647B2 (en) * 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7019342B2 (en) 2003-07-03 2006-03-28 American Semiconductor, Inc. Double-gated transistor circuit
US7015547B2 (en) 2003-07-03 2006-03-21 American Semiconductor, Inc. Multi-configurable independently multi-gated MOSFET
US7078300B2 (en) * 2003-09-27 2006-07-18 International Business Machines Corporation Thin germanium oxynitride gate dielectric for germanium-based devices
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US7348641B2 (en) * 2004-08-31 2008-03-25 International Business Machines Corporation Structure and method of making double-gated self-aligned finFET having gates of different lengths
US7176090B2 (en) 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
FR2893762B1 (fr) * 2005-11-18 2007-12-21 Commissariat Energie Atomique Procede de realisation de transistor a double grilles auto-alignees par reduction de motifs de grille
US8530972B2 (en) * 2006-08-25 2013-09-10 Freescale Semiconductor, Inc. Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate
US7704838B2 (en) * 2006-08-25 2010-04-27 Freescale Semiconductor, Inc. Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET
FR2911004B1 (fr) * 2006-12-28 2009-05-15 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
US20090003083A1 (en) * 2007-06-28 2009-01-01 Sandisk 3D Llc Memory cell with voltage modulated sidewall poly resistor
US9542687B2 (en) 2008-06-26 2017-01-10 Visa International Service Association Systems and methods for visual representation of offers
US8478692B2 (en) 2008-06-26 2013-07-02 Visa International Service Association Systems and methods for geographic location notifications of payment transactions
WO2010036677A2 (en) 2008-09-25 2010-04-01 Visa International Service Association Systems and methods for sorting alert and offer messages on a mobile device
US8159327B2 (en) * 2008-11-13 2012-04-17 Visa International Service Association Device including authentication glyph
US9312230B2 (en) * 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
JP5364668B2 (ja) * 2010-09-22 2013-12-11 株式会社東芝 赤外線撮像装置
JP5933300B2 (ja) * 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
US8739078B2 (en) * 2012-01-18 2014-05-27 International Business Machines Corporation Near-neighbor trimming of dummy fill shapes with built-in optical proximity corrections for semiconductor applications
FR2987709B1 (fr) * 2012-03-05 2017-04-28 Soitec Silicon On Insulator Table de correspondance
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) * 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
KR102102783B1 (ko) * 2014-01-06 2020-04-22 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
KR102191217B1 (ko) * 2014-04-28 2020-12-16 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
US10103262B2 (en) * 2016-01-12 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a finFET structure with high quality EPI film
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
US10262736B2 (en) 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
US11482423B2 (en) * 2021-01-28 2022-10-25 Tokyo Electron Limited Plasma etching techniques

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
KR100212693B1 (ko) * 1996-12-14 1999-08-02 권혁준 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법
FR2791177A1 (fr) * 1999-03-19 2000-09-22 France Telecom Procede de realisation d'une grille en forme de champignon ou grille en "t"
US6509586B2 (en) * 2000-03-31 2003-01-21 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
KR100354438B1 (ko) * 2000-12-12 2002-09-28 삼성전자 주식회사 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법
US6518106B2 (en) * 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor

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