CN109560136A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：提供衬底，衬底包括功能区和空白区，功能区的衬底上具有有源鳍部，空白区的衬底上具有牺牲鳍部；形成伪栅结构，伪栅结构横跨有源鳍部和牺牲鳍部；在伪栅结构之间填充层间介质层；去除伪栅结构，在层间介质层内形成栅极开口，栅极开口露出有源鳍部的部分顶部和部分侧壁，以及牺牲鳍部的部分顶部和部分侧壁；至少去除位于栅极开口内的牺牲鳍部；去除位于栅极开口内的牺牲鳍部之后，在栅极开口内形成栅极结构。通过在空白区的衬底上设置牺牲鳍部，以提高空白区衬底上半导体结构的密度，进而改善牺牲鳍部和有源鳍部形成过程中的刻蚀负载差异问题，提高鳍部高度和宽度的均匀性，改善所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着MOS器件尺寸的减小，MOS器件的沟道随之缩短。由于沟道缩短，MOS器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。
为了进一步缩小MOS器件的尺寸，现有技术发展了多面栅场效应晶体管结构，以提高MOS器件栅极的控制能力，抑制短沟道效应。其中鳍式场效应晶体管就是一种常见的多面栅结构晶体管。
鳍式场效应晶体管为立体结构，包括衬底，所述衬底上形成有一个或多个凸出的鳍，鳍之间设置有隔离结构；栅极横跨于鳍上且覆盖所述鳍的顶部和侧壁。由于这种立体结构与传统平面结构的晶体管具有较大区别，部分工艺如果操作不当可能对形成器件的电学性能造成很大影响。
鳍式场效应晶体管的源区、漏区和沟道均位于鳍部内，鳍部的形成质量以及对半导体结构的性能具有重要的影响。但是现有技术所形成鳍部往往存在高度或者宽度不均匀的问题，从而影响了所形成半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高鳍部质量，改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括功能区和空白区，所述功能区的衬底上具有有源鳍部，所述空白区的衬底上具有牺牲鳍部；形成伪栅结构，所述伪栅结构横跨所述有源鳍部和所述牺牲鳍部；在所述伪栅结构之间填充层间介质层；去除所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述有源鳍部的部分顶部和部分侧壁，以及所述牺牲鳍部的部分顶部和部分侧壁；至少去除位于所述栅极开口内的牺牲鳍部；去除位于所述栅极开口内的牺牲鳍部之后，在所述栅极开口内形成栅极结构。
可选的，所述牺牲鳍部和所述有源鳍部的宽度相等。
可选的，所述牺牲鳍部和所述有源鳍部的高度相等。
可选的，相邻所述牺牲鳍部之间间距与相邻所述有源鳍部之间间距相等。
可选的，所述牺牲鳍部与相邻所述有源鳍部之间间距与相邻所述有源鳍部之间间距相等。
可选的，去除所述牺牲鳍部的高度大于所述栅极开口内所述牺牲鳍部的高度；去除部分牺牲鳍部的步骤包括：去除部分高度的所述牺牲鳍部，在所述栅极开口内形成隔离凹槽；向所述隔离凹槽内填充隔离层。
可选的，通过原子层沉积的方式向所述隔离凹槽内填充隔离层。
可选的，所述隔离层的厚度在到范围内。
可选的，形成所述栅极开口之后，至少去除所述栅极开口内的部分牺牲鳍部之前，还包括：在所述栅极开口内形成栅介质层，所述栅介质层至少覆盖所述有源鳍部的部分顶部和部分侧壁；在所述栅介质层上形成功函数层；在所述功函数层上形成保护层；去除位于所述栅极开口内的牺牲鳍部之后，形成栅极结构之前，去除所述保护层；去除所述保护层之后，在所述栅极开口内形成栅电极，所述栅介质层、所述功函数层以及所述栅电极用于形成栅极结构。
可选的，形成所述保护层之后，至少去除所述栅极开口内的部分牺牲鳍部之前，还包括：对所述栅介质层进行致密退火处理。
可选的，所述保护层的材料为非晶硅。
可选的，形成所述伪栅结构之后，形成所述层间介质层之前，还包括：在所述伪栅结构两侧的有源鳍部内形成源漏掺杂区。
可选的，形成所述源漏掺杂区的步骤包括：形成位于所述伪栅结构两侧有源鳍部内的第一外延层和位于所述伪栅结构两侧牺牲鳍部内的第二外延层。
可选的，提供衬底之后，形成伪栅结构之前，还包括：形成隔离结构，位于所述功能区和所述空白区的衬底上，且露出所述有源鳍部和所述牺牲鳍部的部分侧壁。
相应的，本发明还提供一种半导体结构，包括：
衬底，所述衬底包括功能区和空白区，所述功能区的衬底上具有有源鳍部，所述空白区的衬底上具有牺牲鳍部，所述牺牲鳍部的高度低于所述有源鳍部的高度；栅极结构，所述栅极结构位于所述有源鳍部和所述牺牲鳍部上，且横跨所述有源鳍部。
可选的，还包括：隔离结构，位于所述功能区和所述空白区的衬底上，且所述隔离结构顶部低于所述有源鳍部的顶部；所述牺牲鳍部的顶部与所述隔离结构顶部齐平，或者所述牺牲鳍部的顶部低于所述隔离结构的顶部。
可选的，所述牺牲鳍部的顶部低于所述隔离结构的顶部；所述半导体结构还包括：隔离层，位于所述牺牲鳍部与所述栅极结构之间。
可选的，所述隔离层的厚度在到范围内。
可选的，还包括：位于所述栅极结构两侧有源鳍部内的第一外延层和位于所述栅极结构两侧牺牲鳍部内的第二外延层。
可选的，所述栅极结构为金属栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
通过在所述空白区的衬底上形成牺牲鳍部，所述牺牲鳍部能够提高所述空白区衬底上半导体结构的密度；因此在形成所述有源鳍部和所述牺牲鳍部的过程中，所述功能区上和所述空白区上的刻蚀负载相近，所以所述有源鳍部和所述牺牲鳍部的高度和宽度的均匀性均较好，有利于提高所述有源鳍部的均匀性，有利于改善所形成半导体结构的性能。
本发明可选方案中，提供所述衬底之后，形成所述伪栅结构之前，还包括：在所述功能区和所述空白区的衬底上形成隔离结构；所述牺牲鳍部在去除所述伪栅结构之后去除，也就是说，所述隔离结构在去除所述牺牲鳍部之前形成，因此所述牺牲鳍部的形成能够有效改善所述隔离结构形成过程中，所述有源鳍部侧壁受到氧化程度不同而引起的鳍部宽度不均匀的问题，能够有效提高所述有源鳍部的均匀性，有利于改善所形成半导体结构的性能。
本发明可选方案中，所述牺牲鳍部和所述有源鳍部的高度和宽度均相同，且所述所述牺牲鳍部之间间距与所述有源鳍部之间间距相等；因此所述功能区上所述有源鳍部的密度与所述空白区上所述牺牲鳍部的密度相同，所以所述有源鳍部形成过程中的刻蚀负载与所述牺牲鳍部形成过程中的刻蚀负载相近，所述有源鳍部和所述牺牲鳍部的高度和宽度的均匀性较好，有利于提高所形成半导体结构中鳍部的均匀性，有利于改善所形成半导体结构的性能。
本发明可选方案中，去除所述牺牲鳍部的高度大于所述栅极开口内所述牺牲鳍部的高度，即去除所述牺牲鳍部的高度大于所述牺牲鳍部凸起于所述栅极开口底部的高度，因此去除部分所述牺牲鳍部之后，所述栅极开口底部形成有隔离凹槽，所述隔离凹槽内填充有所述隔离层；所述隔离层的形成，能够有效增大所述栅极结构与剩余所述牺牲鳍部之间的距离，能够有效降低剩余所述牺牲鳍部内形成沟道的可能，有利于控制所形成半导体结构的漏电流，有利于改善所形成半导体结构的性能。
本发明可选方案中，所述栅极结构为金属栅极结构，形成所述栅极开口之后，去除部分所述牺牲鳍部之前，所述形成方法还包括：在所述栅极开口内依次形成栅介质层、功函数层以及保护层，去除位于所述栅极开口内的牺牲鳍部之后，形成栅极结构之前，去除所述保护层；形成所述保护层之后，至少去除所述栅极开口内的部分牺牲鳍部之前，还包括：对所述栅介质层进行致密退火处理；所述保护层能够在所述致密退火处理过程中保护所述功函数层以及所述栅介质层，防止所述功函数层和所述栅介质层受损，还能够在去除位于所述栅极开口内的牺牲鳍部的过程中保护所述功函数层以及所述栅介质层；所以在形成所述保护层之后去除部分所述牺牲层的做法，能够有效减小掩膜的形成，有利于简化工艺步骤、降低工艺成本。
本发明可选方案中，形成所述伪栅结构之后，形成所述层间介质层之前，所述形成方法还包括：形成源漏掺杂区；形成所述源漏掺杂区的步骤包括：分别在伪栅结构两侧的有源鳍部和牺牲鳍部内形成第一外延层和第二外延层；由于所述牺牲鳍部实在伪栅结构去除之后去除的，因此所述牺牲鳍部去除的仅仅是被所述伪栅结构覆盖的部分，也就是说，形成有所述第二外延层的牺牲鳍部在形成所述栅极结构之后依旧被保留，而且所述栅极结构并无法在所述牺牲鳍部内形成沟道，因此同一牺牲鳍部内的第二外延层并不会作为源漏掺杂区起到电学作用；此外，可以通过工艺控制，使所述第一外延层与所述第二外延层相互接触，从而能够有效增大所形成半导体结构中源漏掺杂区的尺寸，有利于降低源漏掺杂区的接触电阻，有利于改善所形成半导体结构的性能。
附图说明
图1至图4是一种半导体结构形成方法各个步骤所对应的的剖面结构示意图；
图5至图15是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术在形成隔离结构之后，鳍式场效应晶体管的鳍部质量会出现比较严重的下降，从而影响了所形成半导体结构的性能。现结合鳍式场效应晶体管的形成过程分析其鳍部质量下降问题的原因：
参考图1至图4，示出了一种半导体结构形成方法各个步骤所对应的的剖面结构示意图。
参考图1，提供衬底10，所述衬底10包括用于第一区域11和与所述第一区域11相邻的第二区域12，所述第一区域11衬底10上所形成的半导体结构具有鳍部，所述第二区域12衬底10上所形成半导结构不具有鳍部；所述衬底10上还具有鳍部材料层13，所述鳍部材料层13经刻蚀后用于形成鳍部。
如图1所示，所述衬底10上还形成有鳍部掩膜材料层14以及位于所述鳍部掩膜材料层14上多个分立的鳍部图形15；由于所述第一区域11衬底10上所形成的半导体结构具有鳍部，因此所述鳍部图形15仅分布于所述第一区域11衬底10上，所述第二区域12衬底10上并未形成所述鳍部图形15。
参考图2，以所述鳍部图形15为掩膜，依次刻蚀所述鳍部掩膜材料层14以及所述鳍部材料成13，形成凸起于所述衬底10上的鳍部16。
随着集成度要求的提高，器件的密度越来越大，器件的尺寸以及器件之间的间隔越来越小，所述鳍部16的尺寸以及相邻鳍部16之间间隔也随之减小；所以形成所述鳍部16的过程中，刻蚀工艺的刻蚀负载(etch loading)效应越来越明显。
如图2所示，由于所述第二区域12上并不形成有鳍部，所述第二区域12上并未形成有鳍部图形15，而第一区域11上需要形成有鳍部，所述第一区域11上形成有鳍部图形15；因此在刻蚀所述鳍部材料层13(如图1所示)的过程中，刻蚀工艺对所述第一区域11上鳍部材料层13的刻蚀负载与刻蚀工艺对所述第二区域12上鳍部材料层13的刻蚀负载并不相同；刻蚀负载的差异会使所形成所形成的鳍部16的高度h以及所形成鳍部16的宽度w造成差异，越靠近所述第二区域12的鳍部高度h越小，厚度w越小。
此外参考图3和图4，形成所述鳍部16之后，所述形成方法还包括：在所述鳍部16露出的衬底10上形成隔离结构20。具体的，形成所述隔离结构20的步骤包括：如图3所示，在所述第一区域11和所述第二区域12上形成介质层17；如图4所示，去除所述介质层17的部分厚度，露出所述鳍部16的部分侧壁，以形成所述隔离结构20。
为了保证所述介质层15对相邻鳍部16之间间隙的充分填充，避免空洞的产生，所述介质层15通常是采用流体气相沉积的方式形成。
具体的，所述介质层15的形成过程包括：在所述第一区域11和所述第二区域12上形成具有流动性的前驱层；通过退火处理18使所述前驱层固化，形成所述介质层15。
所述前驱层的材料一般为具有流动性的含氧化合物，因此所述退火处理18使所述前驱层固化的过程中，所述鳍部16侧壁上的部分材料会与所述前驱层反应，即所述前驱层内的氧原子会扩散进入所述鳍部16内，使所述鳍部16侧壁上部分厚度的材料被氧化，转换为与所述介质层17材料类似的牺牲层(图中未示出)。
而且所述第二区域12上并不形成有鳍部，因此所述第二区域12上前驱层宽度大于所述第一区域11上前驱层的宽度，所以最靠近所述第二区域12的鳍部16上，朝向所述第二区域12的侧壁中被氧化的材料较多，即所形成牺牲层厚度较大；背向所述第二区域12的侧壁中以及远离所述第二区域12的鳍部内，被氧化的材料较少，即所形成牺牲层厚度较小。
由于所述鳍部16侧壁上材料被氧化后形成与所述介质层17类似的材料，因此在去除所述介质层17以露出所述鳍部16部分侧壁时，所述牺牲层会与所述介质层17一起被去除，从而造成形成所述隔离结构20之后，所述隔离结构20露出的鳍部16厚度的不均匀。
无论刻蚀形成鳍部过程中的刻蚀负载问题，还是形成所述隔离结构过程中的氧化问题，都会造成所形成鳍部高度或者厚度的不均匀，从而影响所形成鳍部的质量，造成所形成半导体结构的性能退化。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，通过在所述空白区的衬底上设置牺牲鳍部，以提高所述空白区衬底上半导体结构的密度，进而改善所述牺牲鳍部和所述有源鳍部形成过程中的刻蚀负载差异问题，提高所述有源鳍部和所述牺牲鳍部的高度和宽度的均匀性，改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图5至图15，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图5，提供衬底110，所述衬底110包括功能区111和空白区112，所述功能区111的衬底110上具有有源鳍部121，所述空白区112的衬底100上具有牺牲鳍部122。
所述衬底110用于为后续步骤提供工艺操作平台，也用于在所述半导体结构中提供机械支撑。
所述功能区111的衬底110用于形成鳍式场效应晶体管；所述空白区112的衬底110不用于形成所述鳍式场效应晶体管；所述空白区112和所述功能区111相邻设置。
本实施例中，所述空白区112的数量为2个，分别位于所述功能区111的两侧。本发明其他实施例中，所述衬底也可以仅包括一个与所述功能区相邻的空白区；或者，所述衬底包括多个功能区和多个空白区，多个功能区和多个空白区相邻间隔设置。
所述有源鳍部121用于提供所形成半导体结构的沟道；所述牺牲鳍部122用于提高所述有源鳍部121形成过程中，所述空白区112衬底100上的半导体结构密度，以改善刻蚀负载问题。
所述牺牲鳍部122的形成，能够提高所述空白区112衬底100上半导体结构的密度；因此在形成所述有源鳍部121和所述牺牲鳍部122的过程中，所述功能区111上和所述空白区1112上的刻蚀负载相近，所以所述有源鳍部121和所述牺牲鳍部122的高度和宽度的均匀性均较好，有利于提高所述有源鳍部121的均匀性，有利于改善所形成半导体结构的性能。
如图5所示，本实施例中，所述牺牲鳍部122和所述有源鳍部121的高度相等，即垂直所述衬底110表面的方向上，所述牺牲鳍部122的尺寸H1与所述有源鳍部121的尺寸相等；所述牺牲鳍部122和所述有源鳍部121的宽度相等，即平行所述衬底100表面的平面内，沿垂直延伸方向，所述牺牲鳍部122的尺寸W1与所述有源鳍部121的尺寸W1相等。
需要说明的是，本实施例中，所述空白区112上牺牲鳍部122的数量仅为1个，所述牺牲鳍部122与相邻有源鳍部121之间间距与相邻有源鳍部121之间间距相等。本发明其他实施例中，所述空白区上牺牲鳍部的数量为两个以上时，不仅所述牺牲鳍部与相邻有源鳍部之间间距与相邻有源鳍部之间间距相等，而且相邻所述牺牲鳍部之间间距与相邻所述有源鳍部之间间距相等。
将所述牺牲鳍部122的高度和宽度设置为与所述有源鳍部121相等，且使所述牺牲鳍部122与相邻有源鳍部121之间间距与相邻有源鳍部121之间间距相等的做法，能够所述空白区112衬底100上半导体结构的密度尽可能的接近所述功能区111衬底上半导体结构的密度，从而能够使所述有源鳍部121和所述牺牲鳍部122形成过程中的刻蚀负载趋于相同，能够有效提高所述牺牲鳍部122和所述有源鳍部121高度和宽度的均匀性，能够有效降低所述有源鳍部121出现尺寸差异现象的几率，有利于提高所述有源鳍部121的均匀性，有利于改善所形成半导体结构的性能。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述有源鳍部121和所述牺牲鳍部122的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述有源鳍部和所述牺牲鳍部的材料也可以与所述衬底的材料不同。所述有源鳍部和所述牺牲鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，提供所述衬底110的步骤中，所述衬底110上具有鳍部材料层；形成所述有源鳍部121和所述牺牲鳍部122的步骤包括：在所述鳍部材料层表面形成多个分立的鳍部掩膜层；以所述鳍部掩膜层为掩膜，刻蚀所述鳍部材料层，去除部分所述鳍部材料层，剩余的所述鳍部材料层形成凸起于所述衬底110表面的所述有源鳍部121和所述牺牲鳍部122。
由于所述空白区112上需要形成所述牺牲鳍部122，所以所述鳍部掩膜层不仅位于所述功能区111的衬底110上，还分布于所述空白区112的衬底110上；而且由于所述牺牲鳍部122的尺寸和间隔与所述有源鳍部121的尺寸和间隔均相同，因此所述空白区112上所形鳍部掩膜层的尺寸和间隔与所述功能区111上所形成鳍部掩膜层的尺寸和间隔均相等，即所述鳍部掩膜层在所述初始衬底表面均匀分布；所以刻蚀所述鳍部材料层的过程中，刻蚀工艺的对所述空白区112上鳍部材料层的刻蚀负载与对所述功能区111上鳍部材料层的刻蚀负载相接近，即刻蚀工艺均匀的刻蚀所述鳍部材料层，从而使所形成有源鳍部121和牺牲鳍部122具有较好的高度、宽度均匀性。
需要说明的是，本实施例中，所述鳍部掩膜层不仅用于定义所述有源鳍部121和所述牺牲鳍部122的尺寸和位置，还能够在后续工艺中作为平坦化工艺的停止层，以保护所述有源鳍部121和所述牺牲鳍部122的顶部，所以形成所述有源鳍部121和所述牺牲鳍部122之后，保留所述鳍部掩膜层。
此外，形成所述有源鳍部121和所述牺牲鳍部122之后，所述形成方法还包括：形成线性氧化层(Liner Oxide)(图中未示出)。本实施例中，由于所述有源鳍部121和所述牺牲鳍部122上还形成有所述鳍部掩膜层，所以所述线性氧化层覆盖所述有源鳍部121和所述牺牲鳍部122的侧壁以及所述衬底110表面。
结合参考图6，提供衬底110之后，所述形成方法还包括：形成隔离结构130，位于所述功能区111和所述空白区112的衬底110上，且露出所述有源鳍部121和所述牺牲鳍部122的部分侧壁。
所述隔离结构130用于实现相邻半导体结构之间的电绝缘。
所述隔离结构130覆盖所述有源鳍部121和所述牺牲鳍部122的部分侧壁，且所述隔离结构130顶部低于所述有源鳍部121和所述牺牲鳍部122顶部。
形成所述隔离结构130的步骤包括：在所述有源鳍部121和所述牺牲鳍部122露出的衬底110上形成介质材料131，所述介质材料131填充满相邻所述有源鳍部121和所述牺牲鳍部122之间的间隙，且所述介质材料131顶部高于所述有源鳍部121和所述牺牲鳍部122顶部；去除所述介质材料131的部分厚度，露出所述有源鳍部121的部分侧壁和所述牺牲鳍部122的部分侧壁，以形成所述隔离结构130。
形成随着半导体结构集成度的增大，所述隔离结构130的形成难度逐渐增大，为了使所述隔离结构130能够填充满相邻所述有源鳍部121之间的间隙，避免空洞的形成，本实施例中，通过流体化学气相沉积的方式形成所述介质材料131。
具体的，本实施例中，形成所述介质材料131的步骤包括：通过旋涂的方式在所述有源鳍部121和所述牺牲鳍部122露出的衬底110上形成前驱层；对所述前驱层进行退火以使所述前驱层固化形成所述介质材料131。
由于所述前驱层的材料通常为含氧化合物，所以对所述前驱层进行退火的过程中，所述前驱层内的氧原子会扩散进入所述有源鳍部121和所述牺牲鳍部122的侧壁内，从而使所述有源鳍部121和所述牺牲鳍部122侧壁上部分材料被氧化。
本实施例中，所述有源鳍部121和所述牺牲鳍部122的密度相近，因此相邻所述有源鳍部121之间和相邻所述牺牲鳍部122之间的前驱层厚度相等，因此所述有源鳍部121和所述牺牲鳍部122侧壁上被氧化材料的厚度相等，剩余所述有源鳍部121和所述牺牲鳍部122的厚度相等；所以去除所述介质材料131所形成的隔离结构130所露出的所述有源鳍部121和所述牺牲鳍部122的厚度均匀性较好，能够有效提高所述有源鳍部121的均匀性，有利于改善所形成半导体结构的性能。
参考图6，形成伪栅结构140，所述伪栅结构140横跨所述有源鳍部121和所述牺牲鳍部122。
所述伪栅结构140用于为后续所形成半导体结构栅极结构的形成占据空间位置。
本实施例中，所述伪栅结构140为叠层结构，包括伪氧化层(图中未标示)和位于所述伪氧化层上的伪栅极(图中未标示)。具体的，所述伪栅结构140横跨所述有源鳍部121和所述牺牲鳍部122，且覆盖所述有源鳍部121和所述牺牲鳍部122的部分顶部和部分侧壁表面。所以所述伪氧化层和所述伪栅极横跨所述有源鳍部121和所述牺牲鳍部122且覆盖所述有源鳍部121和所述牺牲鳍部122部分顶部和部分侧壁表面。本发明其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构包括伪栅层。
具体的，形成所述伪栅结构140的步骤包括：在所述衬底110上形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层至露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层，所述伪栅层横跨所述有源鳍部121和所述牺牲鳍部122且位于所述有源鳍部121和所述牺牲鳍部122部分顶部和部分侧壁上；去除所述伪栅层露出的氧化材料层，露出所述有源鳍部121和所述牺牲鳍部122的表面，被所述伪栅材料层覆盖的剩余的氧化材料层作为伪氧化层。
结合参考图7，形成所述伪栅结构140之后，所述形成方法还包括：在所述伪栅结构140两侧的有源鳍部121内形成源漏掺杂区(图中未示出)。
其中，图7是图6所示实施例中沿所述有源鳍部121和所述牺牲鳍部122的剖面结构示意图。
所述源漏掺杂区用于形成所形成半导体结构的源区或者漏区。
本实施例中，形成所述源漏掺杂区的步骤包括：形成位于所述伪栅结构140两侧有源鳍部121内的第一外延层161和位于所述伪栅结构140两侧牺牲鳍部122内的第二外延层162。
所述第一外延层161用于向所形成半导体结构的沟道施加应力，以提高所形成半导体结构沟道内载流子的迁移率；所述第二外延层162用于增大所述源漏掺杂区的面积，以降低所述源漏掺杂区的接触电阻。
所述第二外延层162和所述第一外延层161通过同一工艺过程形成，因此所述第二外延层162与所述第一外延层161的材料相同，且掺杂离子也相同。本实施例中，所述半导体结构为PMOS晶体管，所述源漏掺杂区为P型源漏掺杂区，所述第一外延层161的材料为锗硅或硅，所述第一外延层161内具有P型掺杂离子，例如B、Ga或In，所以所述第二外延层162的材料也为锗硅或硅，所述第二外延层162内具有P型掺杂离子，例如B、Ga或In。
本发明其他实施例中，所形成半导体结构为NMOS晶体管，所述源漏掺杂区为N型源漏掺杂区，所述第一外延层的材料为碳硅或硅，所述第一外延层内具有N型掺杂离子，例如P、As或Sb，所述第二外延层的材料也为锗硅或硅，所述第二外延层内具有N型掺杂离子，例如P、As或Sb。
本实施例中，所述第二外延层162和所述第一外延层161的体积较大，所示第二外延层162和所述第一外延层161相接触，连成一片，从而能够扩大所述源漏掺杂区的尺寸，有利于降低源漏掺杂区的接触电阻，有利于改善所形成半导体结构的性能。
结合参考图6和图7，在所述伪栅结构140之间填充层间介质层150。
所述层间介质层150用于实现相邻半导体结构的电隔离。
具体的，所述层间介质层150的材料为氧化硅。本发明其他实施例中，所述层间介质层160的材料还可以为氮化硅或氮氧化硅等其他介质材料。
形成所述层间介质层150的步骤包括：如图6和图7所示，在相临伪栅结构140之间填充介质材料，所述介质材料的顶部高于所述伪栅结构140的顶部；之后，去除所述介质材料的部分厚度，露出所述伪栅结构140的顶部。
参考图8，去除所述伪栅结构140(如图6和图7所示)，在所述层间介质层150内形成栅极开口141，所述栅极开口141露出所述有源鳍部121的部分顶部和部分侧壁，以及所述牺牲鳍部122的部分顶部和部分侧壁。
去除所述伪栅结构140(如图6和图7所示)的步骤用于为后续栅极结构的形成提供工艺空间。
本实施例中，所述伪栅结构140包括所述伪氧化层和所述伪栅极；具体的，形成所述栅极开口141的步骤包括：去除所述伪栅极和所述伪氧化层。此外，所述伪栅结构140横跨所述有源鳍部121和所述牺牲鳍部122，所以所述栅极开口141底部露出所述有源鳍部121的部分顶部和部分侧壁，以及所述牺牲鳍部122的部分顶部和部分侧壁，即所述有源鳍部121和所述牺牲鳍部122凸起于所述栅极开口141底部。
参考图9和图10，形成所述栅极开口141之后，所述形成方法还包括：在所述栅极开口140内形成栅介质层142，所述栅介质层142至少覆盖所述有源鳍部121的部分顶部和部分侧壁；在所述栅介质层142上形成功函数层143；在所述功函数层143上形成保护层144。
所述栅介质层142用于所形成栅极结构与所形成半导体结构沟道区域之间的电隔离。本实施例中，所形成栅极结构为金属栅极结构，因此所述栅介质层142包括氧化层(图中未示出)和位于所述氧化层上的高K介质层。
所述氧化层作为界面层，能够为所述高K介质层的形成提供良好的表面；所述高K介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
所述有源鳍部121和所述牺牲鳍部122凸起于所述栅极开口141底部，因此所述栅介质层142覆盖所述有源鳍部121和所述牺牲鳍部122部分顶部和部分侧壁。此外，如图9所示，所述栅介质层142还覆盖所述栅极开口141底部露出的隔离结构130以及所述栅极开口141的侧壁和所述层间介质层150的顶部。
所述功函数层143用于调节所形成金属栅极结构的功函数，以调节所形成半导体结构的阈值电压。
本实施例中，所形成半导体结构为PMOS，所以所述功函数层143为P型功函数层，因此所述功函数层143材料的功函数值范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述功函数层143的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种，
本发明其他实施例中，所形成半导体结构NMOS，所以所述功函数层为N型功函数层，因此所述功函数层的功函数值范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述功函数层的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
所述保护层144用于在后续工艺中保护所述功函数层143和所述栅介质层142。
如图10所示，本实施例中，形成所述保护层144之后，所述形成方法还包括：对所述栅介质层142进行致密退火处理161。所述致密退火处理161用于使提高所述栅介质层142中氧化层的致密度，从而能够有效改善所述栅介质层142的质量。所述保护层144能够在所述致密退火处理161的过程中，保护所述功函数层143和所述栅介质层142，特别的，能够有效防止所述高K介质层和所述功函数层143在所述致密退火处理161过程中被氧化，从而有利于改善所形成半导体结构的性能。
具体的，所述保护层144的材料为非晶硅。非晶硅材料的去除工艺简单，残留较少，因此将所述保护层144的材料设置为非晶硅的做法，能够有效降低所述保护层144对所形成半导体结构的影响。
本实施例中，所述保护层144的厚度在到范围内。
所述保护层144的厚度不宜太大也不宜太小。所述保护层144的厚度如果太小，可能会影响所述保护层144的保护功能，不利于保证所形成栅介质层142和所述功函数层143的质量；所述保护层144的厚度如果太大，则可能会引起材料浪费、增大工艺难度的问题。
参考图11至图13，至少去除位于所述栅极开口141内的部分牺牲鳍部122。
去除所述栅极开口141内的部分牺牲鳍部122，能够有效降低在所述牺牲鳍部122内形成沟道的几率，有利于漏电流的抑制。
而且在形成所述保护层144之后去除所述牺牲鳍部122，因此所述保护层144在去除所述牺牲鳍部122的过程中，也能够起到保护作用，能够有效降低所述功函数层143和所述栅介质层142受损的可能，有利于保证所形成半导体结构的性能；此外，在所述保护层144之后去除所述牺牲鳍部122，能够利用所述致密退火处理161中的保护层，有效减少掩膜层的形成，有利于工艺步骤的简化，工艺成本的控制。
去除部分所述牺牲鳍部122的步骤包括：如图11所述，在所述功能区111的衬底110上形成去除掩膜145；如图12所示，以所述去除掩膜145为掩膜，刻蚀去除部分高度的所述牺牲鳍部122。
所述去除掩膜145用于保护所述有源鳍部121和所述有源鳍部121上的所述栅介质层142和所述功函数层143。本实施例中，所述去除掩膜145的材料为光刻胶，可以通过旋涂以及曝光显影的方式形成。
刻蚀去除部分高度的所述牺牲鳍部122，使剩余的部分牺牲鳍部122至多与所述栅极开口141底部齐平，从而能够避免所述牺牲鳍部122内形成沟道，能够有效的抑制所形成半导体结构的漏电流。本实施例中，所述栅极开口141底部还露出部分隔离结构130，剩余所述牺牲鳍部122的顶部至多与所述隔离结构130顶部齐平。
本实施例中，去除所述牺牲鳍部122的高度大于所述栅极开口141内所述牺牲鳍部122的高度，即去除所述牺牲鳍部122的高度大于所述牺牲鳍部122凸起于所述栅极开口141底部的高度，因此剩余所述牺牲鳍部122的顶部低于所述隔离结构130的顶部；所以如图12所示，去除部分牺牲鳍部122的步骤包括：去除部分高度的所述牺牲鳍部122，在所述栅极开口141内形成隔离凹槽146。
去除高度大于凸起所述栅极开口141底部的牺牲鳍部122，能够保证所述栅极开口141内牺牲鳍部122被完全去除，能够有效增大后续所形成栅极结构与剩余所述牺牲鳍部122之间的距离，尽量避免后续所形成栅极结构与所述牺牲鳍部122之间的接触，能够有效降低所述牺牲鳍部122内沟道形成的几率，有利于漏电流的抑制。
本实施例中，所述隔离沟槽146的深度为到
所述隔离沟槽146的深度不宜太大也不宜太小。所述隔离沟槽146的深度如果太小，则不利于增大所形成栅极结构与剩余所述牺牲鳍部122之间的距离，不利于沟道形成几率的降低，不利于减小漏电流；所述隔离沟槽146的深度如果太大，则会增大刻蚀工艺的工艺难度和工艺时间，可能会引起不必要的工艺风险，而且还可能会增大衬底110受损的几率，不利于制造良率和器件性能的改善。
需要说明的是，本实施例中，所述牺牲鳍部122也形成有所述栅介质层142、所述功函数层143以及所述保护层144，所以去除部分高度的所述牺牲鳍部122时，所述空白区112上以及所述栅极开口141侧壁和所述层间介质层150顶部的所述栅介质层142、所述功函数层143以及所述保护层144，被一并去除。
为了避免空洞的形成，也为了实现后续所形成栅极结构和剩余所述牺牲鳍部122之间的隔离，如图13所示，本实施例中，在形成所述隔离凹槽146(如图12所示)之后，向所述隔离凹槽146内填充隔离层147。
所述隔离层147用于填充满所述隔离凹槽146，从而避免空洞的存在，保证所形成半导体结构的可靠性；还用于实现后续所形成栅极结构与剩余所述牺牲鳍部122之间的隔离，降低剩余所述牺牲鳍部122内形成沟道的几率，抑制所形成半导体结构的漏电流。
本实施例中，所述隔离层147的材料为氧化硅，可以通过原子层沉积的方式向所述隔离凹槽146内填充隔离层147。随着集成度的提高，所述栅极开口141以及所述牺牲鳍部122的尺寸都很小，因此所述栅极开口141和所述隔离沟槽146的尺寸都相当小，填充满所述隔离沟槽146的工艺难度较大；所以通过原子层沉积的方式形成隔离层147，能够有效提高所述隔离层147的填隙能力，能够保证所述隔离沟槽146被填充满，能够有效降低空隙形成的几率，有利于所形成半导体结构性能的改善。
本实施例中，所述隔离层147的厚度与所述隔离沟槽146的深度相当，即所述隔离层147的厚度在到范围内；因此能够使所形成隔离层147与所述栅极开口141底部齐平，本实施例中，所述栅极开口141还露出部分隔离结构130所述隔离层147顶部与所述隔离结构130齐平，从而能够保证后续所形成栅极结构与剩余所述牺牲鳍部122之间的隔离距离，防止漏电、桥接等问题的产生。
参考图14，去除位于所述栅极开口141内的牺牲鳍部122之后，去除所述保护层144(如图13所示)。
去除所述保护层144的步骤，用于露出所述功函数层143，从而为后续所述栅极结构的形成提供工艺基础。
本实施例中，所述保护层144为非晶硅层，所以可以通过湿法刻蚀的方式去除。具体的，去除所述保护层144的具体工艺参数包括：刻蚀溶液为NH4OH：H2O，溶液浓度为1:10到20:1范围内；工艺温度在25℃到80℃范围内；工艺时间在2min到100min范围内。
结合参考图15，去除位于所述栅极开口141内的牺牲鳍部122之后，在所述栅极开口141内形成栅极结构160。其中，图15是图14中沿A方向俯视图所对应的结构示意图。
去除所述保护层144之后，在所述栅极开口141内形成栅电极，所述栅介质层142、所述功函数层143以及所述栅电极用于形成栅极结构160。
本实施例中，所述栅极结构160为金属栅极结构，所以所述栅电极的材料为金属，例如钨。
需要说明的是，形成所述栅极结构160之后，所述形成方法还包括：在所述源漏掺杂区上形成互联结构170用于与外部电流相连。具体的，所述互联结构170与所述栅极结构160两侧有源鳍部122内的第一外延层161实现电连接，而且所述互联结构170还延伸至剩余的所述牺牲鳍部122上，所以所述互联结构170与所述栅极结构170两侧剩余的牺牲鳍部122内第二外延层162相连，从而能够有效改善所形成半导体结构的散热问题，还能够降低所形成半导体结构源漏掺杂区的接触电阻。
相应的，本发明还提供一种半导体结构。
参考图图14和图15，示出了本发明半导体结构一实施例的结构示意图，其中，图15是图14中所示实施例沿A方向俯视图所对应的结构示意图。
所述半导体结构包括：
衬底110，所述衬底110包括功能区111和空白区112，所述功能区111的衬底110上具有有源鳍部121，所述空白区112的衬底100上具有牺牲鳍部122，所述牺牲鳍部122的高度低于所述有源鳍部121的高度；栅极结构160(如图15所示)，所述栅极结构160位于所述有源鳍部121和所述牺牲鳍部122上，且横跨所述有源鳍部121。
所述衬底110用于为形成工艺步骤提供工艺操作平台，也用于在所述半导体结构中提供机械支撑。
所述功能区111的衬底110用于形成鳍式场效应晶体管；所述空白区112的衬底110不用于形成所述鳍式场效应晶体管；所述空白区112和所述功能区111相邻设置。
本实施例中，所述空白区112的数量为2个，分别位于所述功能区111的两侧。本发明其他实施例中，所述衬底也可以仅包括一个与所述功能区相邻的空白区；或者，所述衬底包括多个功能区和多个空白区，多个功能区和多个空白区相邻间隔设置。
所述有源鳍部121用于提供所形成半导体结构的沟道；所述牺牲鳍部122用于提高所述有源鳍部121形成过程中，所述空白区112衬底100上的半导体结构密度，以改善刻蚀负载问题。
所述牺牲鳍部122的设置，能够提高所述空白区112衬底100上半导体结构的密度；因此在形成所述有源鳍部121和所述牺牲鳍部122的过程中，所述功能区111上和所述空白区1112上的刻蚀负载相近，所以所述有源鳍部121和所述牺牲鳍部122的高度和宽度的均匀性均较好，有利于提高所述有源鳍部121的均匀性，有利于改善所形成半导体结构的性能。
所述牺牲鳍部122的高度低于所述有源鳍部121的高度，能够有效避免所述栅极结构160与所述牺牲鳍部122的接触，增大所述栅极结构122与所述牺牲鳍部122之间的距离，降低所述牺牲鳍部122内形成沟道的可能，从而能够有效抑制漏电流，改善所述半导体结构的性能。
如图5所示，本实施例中，所述牺牲鳍部122和所述有源鳍部121的宽度相等，即平行所述衬底100表面的平面内，沿垂直延伸方向，所述牺牲鳍部122的尺寸W1与所述有源鳍部121的尺寸W1相等。
需要说明的是，本实施例中，所述空白区112上牺牲鳍部122的数量仅为1个，所述牺牲鳍部122与相邻有源鳍部121之间间距与相邻有源鳍部121之间间距相等。本发明其他实施例中，所述空白区上牺牲鳍部的数量为两个以上时，不仅所述牺牲鳍部与相邻有源鳍部之间间距与相邻有源鳍部之间间距相等，而且相邻所述牺牲鳍部之间间距与相邻所述有源鳍部之间间距相等。
将所述牺牲鳍部122的宽度设置为与所述有源鳍部121相等，且使所述牺牲鳍部122与相邻有源鳍部121之间间距与相邻有源鳍部121之间间距相等的做法，能够所述空白区112衬底100上半导体结构的密度尽可能的接近所述功能区111衬底上半导体结构的密度，从而能够使所述有源鳍部121和所述牺牲鳍部122形成过程中的刻蚀负载趋于相同，能够有效提高所述牺牲鳍部122和所述有源鳍部121高度和宽度的均匀性，能够有效降低所述有源鳍部121出现尺寸差异现象的几率，有利于提高所述有源鳍部121的均匀性，有利于改善所形成半导体结构的性能。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述有源鳍部121和所述牺牲鳍部122的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述有源鳍部和所述牺牲鳍部的材料也可以与所述衬底的材料不同。所述有源鳍部和所述牺牲鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述半导体结构还包括：隔离结构130，位于所述功能区111和所述空白区112的衬底110上，且所述隔离结构130顶部低于所述有源鳍部121的顶部；所述牺牲鳍部122的顶部低于所述隔离结构130的顶部。
所述隔离结构130用于实现相邻半导体结构之间的电绝缘。
所述隔离结构130覆盖所述有源鳍部121的部分侧壁和所述牺牲鳍部122的侧壁，且所述隔离结构130顶部低于所述有源鳍部121的顶部，高于所述牺牲鳍部147的顶部。
所述牺牲鳍部147的形成，还能够在所述隔离结构130形成过程中，防止由于氧原子扩散而引起的有源鳍部121厚度不均匀问题，能够获得高质量的有源鳍部121，有利于改善所形成半导体结构的性能。
本实施例中，所述牺牲鳍部122的顶部低于所述隔离结构130的顶部；所述半导体结构还包括：隔离层147，位于所述牺牲鳍部122与所述栅极结构160(如图15所示)之间。
所述隔离层147用于避免空洞的存在，保证所形成半导体结构的可靠性；还用于实现所述栅极结构160与所述牺牲鳍部122之间的隔离，降低所述牺牲鳍部122内形成沟道的几率，抑制所形成半导体结构的漏电流。本实施例中，所述隔离层147的材料为氧化硅。
具体的，所述隔离层147的厚度在到范围内。
所述隔离层147的厚度不宜太大也不宜太小。所述隔离层147的厚度如果太小，则不利于增大所述栅极结构160与所述牺牲鳍部122之间的距离，不利于沟道形成几率的降低，不利于减小漏电流；所述隔离层147的厚度如果太大，则可能会引起不必要的工艺风险，而且还可能会增大衬底110受损的几率，不利于制造良率和器件性能的改善。
所述隔离层147与所述隔离结构130顶部齐平，从而能够保证所述栅极结构160与所述牺牲鳍部122之间的隔离距离，防止漏电、桥接等问题的产生。
所述栅极结构160为所述半导体结构的栅极结构，用于控制所述半导体结构沟道的导通和截断。
本实施例中，所述栅极结构160为金属栅极结构，包括：依次位于所述有源鳍部121上的栅介质层142、功函数层143以及栅电极(图中未示出)。
所述栅介质层142用于所述栅极结构160与所述半导体结构沟道区域之间的电隔离。本实施例中，所述栅极结构为金属栅极结构，因此所述栅介质层142包括氧化层(图中未示出)和位于所述氧化层上的高K介质层。
所述氧化层作为界面层，能够为所述高K介质层的形成提供良好的表面；所述高K介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料，包括：氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
所述有源鳍部121凸起于所述隔离结构130顶部底部，因此所述栅介质层142覆盖所述有源鳍部121部分顶部和部分侧壁。此外，如图9所示，所述栅介质层142还覆盖露出的部分隔离结构130。
所述功函数层143用于调节所述金属栅极结构的功函数，以调节所述半导体结构的阈值电压。
本实施例中，所述半导体结构为PMOS，所以所述功函数层143为P型功函数层，因此所述功函数层143材料的功函数值范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述功函数层143的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种，
本发明其他实施例中，所述半导体结构NMOS，所以所述功函数层为N型功函数层，因此所述功函数层的功函数值范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述功函数层的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。
所述栅电极用于实现所述栅极结构160与外部电路的连接。
本实施例中，所述栅极结构160为金属栅极结构，所以所述栅电极的材料为金属，例如钨。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述栅极结构160(如图15所示)两侧有源鳍部121内的第一外延层161(如图7所示)和位于所述栅极结构160(如图15所示)两侧牺牲鳍部122内的第二外延层162(如图7所示)。
所述第一外延层161用于构成所述半导体结构的源漏掺杂区，向所述半导体结构的沟道施加应力，以提高沟道内载流子的迁移率；所述第二外延层162用于增大所述源漏掺杂区的面积，以降低所述源漏掺杂区的接触电阻。
所述第二外延层162和所述第一外延层161通过同一工艺过程形成，因此所述第二外延层162与所述第一外延层161的材料相同，且掺杂离子也相同。本实施例中，所述半导体结构为PMOS晶体管，所述源漏掺杂区为P型源漏掺杂区，所述第一外延层161的材料为锗硅或硅，所述第一外延层161内具有P型掺杂离子，例如B、Ga或In，所以所述第二外延层162的材料也为锗硅或硅，所述第二外延层162内具有P型掺杂离子，例如B、Ga或In。
本发明其他实施例中，所形成半导体结构为NMOS晶体管，所述源漏掺杂区为N型源漏掺杂区，所述第一外延层的材料为碳硅或硅，所述第一外延层内具有N型掺杂离子，例如P、As或Sb，所述第二外延层的材料也为锗硅或硅，所述第二外延层内具有N型掺杂离子，例如P、As或Sb。
本实施例中，所述第二外延层162和所述第一外延层161的体积较大，所示第二外延层162和所述第一外延层161相接触，连成一片，从而能够扩大所述源漏掺杂区的尺寸，有利于降低源漏掺杂区的接触电阻，有利于改善所形成半导体结构的性能。
需要说明的是，本实施例中，所述半导体结构由本发明半导体结构形成方法形成，所以所述半导体结构的其他有益效果，参考前述半导体结构形成方法所述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括功能区和空白区，所述功能区的衬底上具有有源鳍部，所述空白区的衬底上具有牺牲鳍部；
形成伪栅结构，所述伪栅结构横跨所述有源鳍部和所述牺牲鳍部；
在所述伪栅结构之间填充层间介质层；
去除所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述有源鳍部的部分顶部和部分侧壁，以及所述牺牲鳍部的部分顶部和部分侧壁；
至少去除位于所述栅极开口内的牺牲鳍部；
去除位于所述栅极开口内的牺牲鳍部之后，在所述栅极开口内形成栅极结构。
2.如权利要求1所述的形成方法，其特征在于，所述牺牲鳍部和所述有源鳍部的宽度相等。
3.如权利要求1所述的形成方法，其特征在于，所述牺牲鳍部和所述有源鳍部的高度相等。
4.如权利要求1所述的形成方法，其特征在于，相邻所述牺牲鳍部之间间距与相邻所述有源鳍部之间间距相等。
5.如权利要求1所述的形成方法，其特征在于，所述牺牲鳍部与相邻所述有源鳍部之间间距与相邻所述有源鳍部之间间距相等。
6.如权利要求1所述的形成方法，其特征在于，去除所述牺牲鳍部的高度大于所述栅极开口内所述牺牲鳍部的高度；
去除部分牺牲鳍部的步骤包括：去除部分高度的所述牺牲鳍部，在所述栅极开口内形成隔离凹槽；
向所述隔离凹槽内填充隔离层。
7.如权利要求6所述的形成方法，其特征在于，通过原子层沉积的方式向所述隔离凹槽内填充隔离层。
8.如权利要求6所述的形成方法，其特征在于，所述隔离层的厚度在到范围内。
9.如权利要求1所述的形成方法，其特征在于，形成所述栅极开口之后，至少去除所述栅极开口内的部分牺牲鳍部之前，还包括：
在所述栅极开口内形成栅介质层，所述栅介质层至少覆盖所述有源鳍部的部分顶部和部分侧壁；
在所述栅介质层上形成功函数层；
在所述功函数层上形成保护层；
去除位于所述栅极开口内的牺牲鳍部之后，形成栅极结构之前，去除所述保护层；
去除所述保护层之后，在所述栅极开口内形成栅电极，所述栅介质层、所述功函数层以及所述栅电极用于形成栅极结构。
10.如权利要求9所述的形成方法，其特征在于，形成所述保护层之后，至少去除所述栅极开口内的部分牺牲鳍部之前，还包括：对所述栅介质层进行致密退火处理。
11.如权利要求9所述的形成方法，其特征在于，所述保护层的材料为非晶硅。
12.如权利要求1所述的形成方法，其特征在于，形成所述伪栅结构之后，形成所述层间介质层之前，还包括：
在所述伪栅结构两侧的有源鳍部内形成源漏掺杂区。
13.如权利要求12所述的形成方法，其特征在于，形成所述源漏掺杂区的步骤包括：
形成位于所述伪栅结构两侧有源鳍部内的第一外延层和位于所述伪栅结构两侧牺牲鳍部内的第二外延层。
14.如权利要求1所述的形成方法，其特征在于，提供衬底之后，形成伪栅结构之前，还包括：形成隔离结构，位于所述功能区和所述空白区的衬底上，且露出所述有源鳍部和所述牺牲鳍部的部分侧壁。
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括功能区和空白区，所述功能区的衬底上具有有源鳍部，所述空白区的衬底上具有牺牲鳍部，所述牺牲鳍部的高度低于所述有源鳍部的高度；
栅极结构，所述栅极结构位于所述有源鳍部和所述牺牲鳍部上，且横跨所述有源鳍部。
16.如权利要求15所述的半导体结构，其特征在于，还包括：隔离结构，位于所述功能区和所述空白区的衬底上，且所述隔离结构顶部低于所述有源鳍部的顶部；
所述牺牲鳍部的顶部与所述隔离结构顶部齐平，或者所述牺牲鳍部的顶部低于所述隔离结构的顶部。
17.如权利要求16所述的半导体结构，其特征在于，所述牺牲鳍部的顶部低于所述隔离结构的顶部；
所述半导体结构还包括：隔离层，位于所述牺牲鳍部与所述栅极结构之间。
18.如权利要求17所述的半导体结构，其特征在于，所述隔离层的厚度在到范围内。
19.如权利要求15所述的半导体结构，其特征在于，还包括：位于所述栅极结构两侧有源鳍部内的第一外延层和位于所述栅极结构两侧牺牲鳍部内的第二外延层。
20.如权利要求15所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构。
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