CN112310213B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN112310213B CN112310213B CN201910684621.9A CN201910684621A CN112310213B CN 112310213 B CN112310213 B CN 112310213B CN 201910684621 A CN201910684621 A CN 201910684621A CN 112310213 B CN112310213 B CN 112310213B
- Authority
- CN
- China
- Prior art keywords
- fin
- forming
- layer
- gate
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 136
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 134
- 230000008569 process Effects 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000010410 layer Substances 0.000 claims description 219
- 239000000463 material Substances 0.000 claims description 102
- 238000005530 etching Methods 0.000 claims description 45
- 239000011229 interlayer Substances 0.000 claims description 45
- 239000011241 protective layer Substances 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 238000000231 atomic layer deposition Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 12
- 229910052582 BN Inorganic materials 0.000 claims description 8
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- -1 silicon carbide nitride Chemical class 0.000 claims description 4
- PPWPWBNSKBDSPK-UHFFFAOYSA-N [B].[C] Chemical compound [B].[C] PPWPWBNSKBDSPK-UHFFFAOYSA-N 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000003989 dielectric material Substances 0.000 description 11
- 230000009286 beneficial effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- NTCVORQAIAUAJB-UHFFFAOYSA-N [Mg].[W] Chemical group [Mg].[W] NTCVORQAIAUAJB-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的鳍部，基底包括相邻的隔离区和器件区，位于器件区中的鳍部为器件鳍部，位于隔离区中的鳍部为伪鳍部；形成横跨鳍部的伪栅结构；在伪栅结构两侧的鳍部中形成源漏掺杂区；去除伪栅结构，形成栅极开口；去除栅极开口中的伪鳍部。本发明实施例在形成伪栅结构的过程中，因为隔离区中和器件区的鳍部的稀疏程度一致性较好，因此，器件区中和隔离区中的伪栅结构高度均一性好，从而栅极开口的顶部距离器件鳍部顶部的距离与栅极开口顶部距离伪鳍部顶部的距离相当；后续在栅极开口中形成栅极结构，隔离区和器件区中栅极结构的高度一致性较好，优化了半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向金属栅极结构转变，在金属栅极结构中的功函数层能够调整半导体结构的阈值电压。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述基底包括相邻的隔离区和器件区，位于所述器件区中的所述鳍部为器件鳍部，位于所述隔离区中的所述鳍部为伪鳍部；形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构两侧的所述器件鳍部中形成源漏掺杂区；形成覆盖所述源漏掺杂区的层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁，且露出所述伪栅结构的顶壁；去除所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述鳍部；去除所述栅极开口中的所述伪鳍部；去除所述栅极开口中的所述伪鳍部后，在所述栅极开口中形成栅极结构，所述栅极结构覆盖所述器件鳍部的部分顶壁和部分侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括隔离区和器件区，所述基底包括衬底和位于所述衬底上的鳍部，位于所述器件区中的所述鳍部为器件鳍部，位于所述隔离区中的所述鳍部为伪鳍部；源漏掺杂区，间隔位于所述器件鳍部中；层间介质层，位于所述基底上，且覆盖所述源漏掺杂区；栅极开口，位于所述层间介质层中，所述栅极开口的方向延伸与所述鳍部的延伸方向垂直，且所述栅极开口露出所述源漏掺杂区之间的所述鳍部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在去除所述伪鳍部之前，形成所述伪栅结构，与在形成伪栅结构之前去除伪鳍部的情况相比，本发明实施例在形成伪栅结构的过程中，因为所述隔离区中和器件区的所述鳍部的稀疏程度一致性较好，因此，所述器件区中和隔离区中的所述伪栅结构高度均一性好，从而使所述器件鳍部顶部的所述伪栅结构的厚度与所述伪鳍部顶部的所述伪栅结构的厚度相当，相应的，后续去除所述伪栅结构，在层间介质层中形成栅极开口，所述栅极开口的顶部至所述器件鳍部顶部的距离与所述栅极开口顶部至所述伪鳍部顶部的距离相当；因此，去除所述伪鳍部后，在所述栅极开口中形成栅极结构，所述隔离区和所述器件区中栅极结构的高度一致性较好，在半导体结构的形成工艺中，通常还包括回刻蚀部分厚度的所述栅极结构的步骤，由于栅极结构的高度一致性较好，因此所述器件鳍部不易在回刻蚀过程中受到损伤，优化了半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图21是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1和位于所述衬底1上的鳍部2；所述基底包括隔离区II和器件区I，位于所述器件区I中的所述鳍部2为器件鳍部21，位于所述隔离区II中的所述鳍部2为伪鳍部22；在所述鳍部2露出所述衬底1上形成隔离层4。
如图2所示，刻蚀所述隔离区I上的所述伪鳍部22，形成剩余伪鳍部3，所述剩余伪鳍部3的顶部低于所述隔离层4的顶面，所述剩余伪鳍部3以及所述隔离层4围成凹槽(图中未示出)，在所述凹槽中形成隔离结构5。
如图3所示，形成横跨所述器件鳍部21的伪栅结构材料层(图中未示出)，在所述伪栅结构材料层上形成栅极掩膜层7，以所述栅极掩膜层7为掩膜刻蚀所述伪栅结构材料层，形成伪栅结构6；在所述伪栅结构6两侧的所述器件鳍部21中形成源漏掺杂区(图中未示出)；形成所述源漏掺杂区后，形成覆盖所述伪栅结构6以及所述源漏掺杂区的所述层间介质层8。
如图4所示，去除高于所述伪栅结构6的所述层间介质层8以及所述栅极掩膜层7；去除所述极掩膜层7后，去除所述伪栅结构6，形成栅极开口(图中未示出)；在所述栅极开口中形成栅极结构9。
如图5所示，图5为沿所述器件鳍部21延伸方向的剖视图，回刻蚀部分厚度的所述栅极结构9，形成栅极凹槽(图中未示出)；在所述栅极凹槽中形成栅极保护层10。
所述伪栅结构6在去除所述伪鳍部22后形成，伪栅结构6的材料一般为多晶硅，伪栅结构6的形成步骤包括：采用化学气相沉积工艺形成非晶硅，对非晶硅进行非晶硅化处理形成所述伪栅结构6。形成非晶硅的过程中，反应气体不易进入所述器件鳍部21之间，因此所述隔离区II中的所述伪栅结构6的高度高于所述器件区I中所述伪栅结构6的高度，去除所述伪栅结构6形成栅极开口，所述器件鳍部21顶部距离所述栅极开口顶部的距离小于所述伪鳍部22顶部距离所述栅极开口顶部的距离，易导致形成在所述器件鳍部21顶部的栅极结构9厚度较薄，从而在刻蚀所述栅极结构9形成栅极凹槽的步骤中，易误刻蚀所述器件鳍部21，进而导致形成的半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述基底包括相邻的隔离区和器件区，位于所述器件区中的所述鳍部为器件鳍部，位于所述隔离区中的所述鳍部为伪鳍部；形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述伪栅结构两侧的所述器件鳍部中形成源漏掺杂区；形成覆盖所述源漏掺杂区的层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁，且露出所述伪栅结构的顶壁；去除所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述鳍部；去除所述栅极开口中的所述伪鳍部；去除所述栅极开口中的所述伪鳍部后，在所述栅极开口中形成栅极结构，所述栅极结构覆盖所述器件鳍部的部分顶壁和部分侧壁。
本发明实施例在去除所述伪鳍部之前，形成所述伪栅结构，与在形成伪栅结构之前去除伪鳍部的情况相比，本发明实施例在形成伪栅结构的过程中，因为所述隔离区中和器件区的所述鳍部的稀疏程度一致性较好，因此，所述器件区中和隔离区中的所述伪栅结构高度均一性好，从而使所述器件鳍部顶部的所述伪栅结构的厚度与所述伪鳍部顶部的所述伪栅结构的厚度相当，相应的，后续去除所述伪栅结构，在层间介质层中形成栅极开口，所述栅极开口的顶部至所述器件鳍部顶部的距离与所述栅极开口顶部至所述伪鳍部顶部的距离相当；因此，去除所述伪鳍部后，在所述栅极开口中形成栅极结构，所述隔离区和所述器件区中栅极结构的高度一致性较好，在半导体结构的形成工艺中，通常还包括回刻蚀部分厚度的所述栅极结构的步骤，由于栅极结构的高度一致性较好，因此所述器件鳍部不易在回刻蚀过程中受到损伤，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6至图8所示，提供基底，所述基底包括衬底100和位于所述衬底100上的鳍部101(如图7所示)，所述基底包括相邻的隔离区II和器件区I，位于所述器件区I中的所述鳍部101为器件鳍部1011，位于所述隔离区II中的所述鳍部101为伪鳍部1012。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述器件鳍部1011和伪鳍部1012的材料不同，器件鳍部1011的材料为硅，所述伪鳍部1012的材料为锗化硅。在其他实施例中，器件鳍部和伪鳍部的材料还可以相同，为锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体的，形成基底的步骤包括：
如图6所示，提供初始基底102，所述初始基底包括初始衬底1021和位于所述初始衬底1021上的初始鳍部1022，所述初始鳍部1022位于所述器件区I中；在所述初始鳍部1022露出的所述初始衬底1021形成伪鳍材料层104，所述伪鳍材料层104的顶部与所述初始鳍部1022的顶部齐平，所述伪鳍材料层104位于所述隔离区II中；在所述初始鳍部1022以及所述伪鳍材料层104上形成初始掩膜层103。
如图7所示，以所述初始掩膜层103为掩膜刻蚀所述初始鳍部1022以及伪鳍材料层104，形成所述衬底100和位于所述衬底上的鳍部101，其中位于所述器件区I中的所述鳍部101为器件鳍部1011，位于所述隔离区II中的所述鳍部101为伪鳍部1012。
需要说明的是，所述基底还包括：界面层105，保形覆盖在所述鳍部101侧壁以及所述衬底100上。
所述界面层105采用热氧化工艺形成，用于修复刻蚀所述初始鳍部1022形成器件鳍部1011过程中产生的缺陷，后续以所述器件鳍部1011的材料作为半导体结构的沟道，在半导体结构工作时，有利于提高载流子的迁移速率。
如图8所示，需要说明的是，所述半导体结构的形成过程包括：提供基底后，在所述鳍部101露出的所述衬底100上形成隔离层106，所述隔离层106覆盖所述鳍部101的部分侧壁。
所述隔离层106用于使得各个鳍部101之间实现电隔离。
所述隔离层106的材料为介电材料。
具体的，所述隔离层106的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层106的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层106的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层106的用于隔离相邻器件的作用。
本实施例中，所述隔离层106的形成步骤包括：形成覆盖所述初始掩膜层103的隔离材料层(图中未示出)；平坦化所述隔离材料层，直至露出所述鳍部101的顶部；平坦化所述隔离材料层后，回刻蚀部分厚度的所述隔离材料层，形成隔离层106。
需要说明的是，在回刻蚀所述隔离材料层的过程中，还刻蚀所述鳍部101侧壁上的所述界面层105。
还需要说明的是，在平坦化所述隔离材料层的过程中，去除所述初始掩膜层103。
参考图9和图10，图10为图9在A-A方向的剖面图，形成横跨所述鳍部101的伪栅结构107，所述伪栅结构107覆盖所述鳍部101的部分顶壁和部分侧壁。
与在形成伪栅结构107之前去除伪鳍部1012的情况相比，在去除所述伪鳍部1012之前，形成所述伪栅结构107，在形成伪栅结构107的过程中，因为所述隔离区II中和器件区I的所述鳍部101的稀疏程度一致性较好，因此，所述器件区I中和隔离区II中的所述伪栅结构107高度均一性好，从而使所述器件鳍部1011顶部的所述伪栅结构107的厚度与所述伪鳍部1012顶部的所述伪栅结构107的厚度相当。
所述伪栅结构107用于为后续形成栅极结构占据空间位置。
具体的，所述伪栅结构107横跨所述鳍部101，且所述伪栅结构107覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，伪栅结构107为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层120和位于栅氧化层120上的多晶硅层121。
形成所述伪栅结构107的步骤包括：形成覆盖所述鳍部101的多晶硅材料层(图中未示出)；在所述多晶硅材料层上形成栅极掩膜层109；以所述栅极掩膜层109为掩膜刻蚀所述多晶硅材料层，形成所述多晶硅层121，所述多晶硅层121和栅氧化层120作为伪栅结构107。
本实施例中，栅氧化层120的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
在后续去除所述伪栅结构107的步骤中，所述栅氧化层120的损伤较小，使得所述器件鳍部1011损伤较小。
需要说明的是，本实施例中，所述伪栅结构107横跨所述鳍部101指的是：所述伪栅结构107横跨隔离区II和器件区I。
继续参考图9和图10，所述半导体结构的形成方法还包括：形成所述伪栅结构107后，在所述伪栅结构107两侧的所述器件鳍部1011中形成源漏掺杂区108。
在半导体结构工作时，所述源漏掺杂区108为沟道提供应力，提高载流子的迁移速率。
形成所述源漏掺杂区108的材料及其工艺方法在此不再赘述。
需要说明的是，本实施例中，在所述伪栅结构107两侧的所述器件鳍部1011中形成源漏掺杂区108的过程中，还在所述伪栅结构107两侧的所述伪鳍部1012中形成源漏掺杂区108。其他实施例中，可以只在所述器件鳍部中形成源漏掺杂区。
参考图11，形成覆盖所述源漏掺杂区108的层间介质层110，所述层间介质层110覆盖所述伪栅结构107(如图10所示)的侧壁，且露出所述伪栅结构107的顶壁。
所述层间介质层110用于实现相邻器件之间的电隔离。
所述层间介质层110的材料为绝缘材料。
本实施例中，所述层间介质层110的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层110的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续层间介质层110用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
所述层间介质层110的步骤包括：形成覆盖所述伪栅结构107的层间介质材料层(图中未示出)；去除高于所述伪栅结构107的层间介质材料层，剩余的所述层间介质材料层作为层间介质层110。
需要说明的是，所述半导体结构的形成方法还包括：在形成所述伪栅结构107后，形成所述层间介质层110之前，在所述伪栅结构107的侧壁上形成保护侧墙层112。
所述保护侧墙层112，在去除伪栅结构107的过程中，保护所述层间介质层110不易受到损伤。
在后续去除所述伪栅结构107的过程中，所述保护侧墙层112的被刻蚀速率小于所述伪栅结构107的被刻蚀速率。
具体的，保护侧墙层112的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护侧墙层112的材料为氮化硅。
参考图12，去除所述伪栅结构107，在所述层间介质层110内形成栅极开口111，所述栅极开口111露出所述鳍部101。
所述栅极开口111为后续形成栅极结构提供空间。本实施例中，所述栅极开口111露出所述源漏掺杂区108之间的所述鳍部101。
具体的，所述栅极开口111露出的鳍部101表面形成有栅氧化层120，因此，所述栅极开口111露出所述栅氧化层120。
参考图13至图15，去除所述栅极开口111中的所述伪鳍部1012。
去除所述伪鳍部1012，为后续形成栅极结构做准备。
具体的，去除所述栅极开口111中的所述伪鳍部1012的步骤包括：
如图14所示，在所述栅极开口111中形成露出所述伪鳍部1012的遮挡层114。
本实施例中，所述遮挡层114作为去除所述伪鳍部1012的刻蚀掩膜，在刻蚀去除所述伪鳍部1012的过程中，降低对所述器件鳍部1012的损伤。
本实施例中，遮挡层114的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
其他实施例中，所述遮挡层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层时减少对其他膜层的损伤。
具体的，形成遮挡层114的步骤包括：形成覆盖所述鳍部101的遮挡材料层(图中未示出)；图形化所述遮挡材料层，形成露出伪鳍部1012的遮挡层114。
本实施例中，采用旋涂工艺形成所述遮挡材料层，所述遮挡材料层的表面平坦度较高。
本实施例中，采用干法刻蚀工艺图形化所述遮挡材料层，形成所述遮挡层114。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述遮挡层114的形貌满足工艺需求，降低对其他膜层结构的损伤。
如图15所示，以所述遮挡层114为掩膜刻蚀所述伪鳍部1012。
去除所述伪鳍部1012为形成所述半导体结构做准备。
本实施例中，所述遮挡层114为掩膜，采用干法刻蚀工艺刻蚀去除所述伪鳍部1012。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，且有利于精确控制所述伪鳍部1012的去除厚度，降低对其他膜层结构的损伤。另外，在干法刻蚀的过程中，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀各膜层，简化了工艺步骤。
去除所述栅极开口111中的所述伪鳍部1012后，剩余的所述伪鳍部1012顶部低于所述隔离层106顶部，剩余的所述伪鳍部1012与所述隔离层106围成凹槽115。
所述凹槽115，为后续形成在所述剩余的所述伪鳍部1012上形成隔离结构做准备。
需要说明的是，所述凹槽115不宜过深，也不宜过浅。若所述凹槽115过深，会导致凹槽115的过程中导致所述隔离层106受到的损伤较大。后续去除所述遮挡层114，在所述栅极开口111中形成栅极结构，若所述凹槽115过浅，会导致后续形成在所述凹槽115中的隔离结构不能很好的将剩余的所述伪鳍部1012与栅极结构电隔离。本实施例中，所述凹槽115的深度为15纳米至50纳米。
需要说明的是，所述半导体结构的形成方法还包括：在刻蚀去除所述伪鳍部1012前，刻蚀去除所述伪鳍部1012上的栅氧化层120。
继续参考图13和图14，所述半导体结构的形成方法还包括：在形成所述栅极开口111后，形成所述遮挡层114前，在所述栅极开口111露出的所述鳍部101上保形覆盖保护层113。
后续形成所述隔离结构的步骤包括：在所述栅极开口111中以及所述凹槽115中形成隔离结构材料层(图中未示出)；去除所述栅极开口中的所述隔离结构材料层，位于所述凹槽115中的剩余的所述隔离结构材料层作为隔离结构。所述保护层113在去除露出所述凹槽115的所述隔离结构材料层的过程中，保护器件鳍部1011不易受到损伤。
在形成隔离结构的过程中，所述保护层113被刻蚀速率小于隔离结构材料层；在后续去除所述保护层113的过程中，所述保护层113的被刻蚀速率大于所述栅氧化层120的被刻蚀速率。
本实施例中，所述保护层113的材料包括无定形硅。
需要说明的是，所述保护层113不宜过厚，也不宜过薄。若所述保护层113过厚，需花费过多的工艺时间来形成所述保护层113。若所述保护层113过薄，易导致在形成所述隔离结构的过程中，所述保护层113易被过早的去除，导致器件鳍部1011易被误刻蚀。本实施例中，所述保护层113的厚度为2纳米至4纳米。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述保护层113。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的保护层113。通过选用原子层沉积工艺，有利于提高保护层113的厚度均一性，使保护层113的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述保护层113的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成所述保护层，例如：化学气相沉积工艺(Chemical Vapor Deposition，CVD)等。
需要说明的是，所述半导体结构的形成方法还包括：在去除所述伪鳍部1012前，还去除所述遮挡层114露出的所述保护层113。
参考图16和图17，在所述凹槽115(如图15所示)中形成隔离结构117。
所述隔离结构117用于将剩余的所述伪鳍部1012与栅极结构电隔离。
所述隔离结构117的材料为介电材料。
具体的，所述隔离结构117的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述隔离结构117的材料包括氮化硅。氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离结构117的工艺难度和工艺成本；此外，氮化硅的介电常数较小，还有利于提高后续隔离结构117的用于隔离相邻器件的作用。
本实施例中，所述隔离结构117位于所述凹槽115中，因此所述隔离结构117的厚度为15纳米至50纳米。
具体的，形成所述隔离结构117的步骤包括：
如图16所示，在所述栅极开口111中以及所述凹槽115中形成隔离结构材料层118。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述隔离结构材料层118。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的隔离结构材料层118。通过选用原子层沉积工艺，有利于提高隔离结构材料层118的厚度均一性，使隔离结构材料层118的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述隔离结构材料层118在凹槽115中的填充能力。在其他实施例中，还可以采用其他沉积工艺形成所述隔离结构材料层，例如：化学气相沉积工艺等。
如图17所示，去除所述栅极开口111中的所述隔离结构材料层118，保留所述凹槽115中的剩余的所述隔离结构材料层118作为隔离结构117。
本实施例中，采用各向同性干法刻蚀工艺，刻蚀所述隔离结构材料层118，形成隔离结构117。采用各向同性干法刻蚀工艺能刻蚀去除位于所述栅极开口111中的所述隔离结构材料层118，使得后续形成的栅极结构对所述沟道的控制能力更好。
刻蚀所述隔离结构材料层118的过程中，所述隔离结构材料层118的被刻蚀速率大于所述保护层113的被刻蚀速率。
具体的，所述各向同性干法刻蚀工艺包括SiCoNi蚀刻工艺。
SiCoNi工艺作为低强度高精度的化学刻蚀方法，其步骤通常包括：首先，生成刻蚀气体；通过所述刻蚀气体刻蚀待刻蚀材料层，形成副产物；进行退火工艺，将所述副产物升华分解为气态产物；通过抽气方式去除所述气态产物。
如图18所示，所述半导体结构的形成方法还包括：形成所述隔离结构117后，去除剩余的所述保护层113。
去除所述保护层113的步骤中，所述保护层113的被刻蚀速率大于所述栅氧化层120的被刻蚀速率，所述栅氧化层120不易受到损伤，从而器件鳍部1011不易受到损伤。
本实施例中，采用湿法刻蚀工艺去除所述保护层113。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，本实施例中，湿法刻蚀溶液为四甲基氢氧化铵(TMAH)溶液。
参考图19，在所述栅极开口111中形成栅极结构116(如图19所示)，所述栅极结构116覆盖所述器件鳍部1011的部分顶壁和部分侧壁。
本发明实施例在去除所述伪鳍部1012(如图14所示)之前，形成所述伪栅结构107(如图11所示)，与在形成伪栅结构之前去除伪鳍部的情况相比，本发明实施例在形成伪栅结构107的过程中，因为所述隔离区II中和器件区I的所述鳍部101的稀疏程度一致性较好，因此，所述器件区I中和隔离区II中的所述伪栅结构107高度均一性好，从而使所述器件鳍部1011顶部的所述伪栅结构107的厚度与所述伪鳍部1012顶部的所述伪栅结构107的厚度相当，相应的，所述栅极开口111(如图12所示)的顶部至所述器件鳍部1011顶部的距离与所述栅极开口111顶部至所述伪鳍部1012顶部的距离相当；因此，去除所述伪鳍部1012后，在所述栅极开口111中形成栅极结构116，所述隔离区II和所述器件区I中栅极结构116的高度一致性较好，在半导体结构的形成工艺中，通常还包括回刻蚀部分厚度的所述栅极结构116的步骤，由于栅极结构116的高度一致性较好，因此所述器件鳍部1011不易在回刻蚀过程中受到损伤，优化了半导体结构的电学性能。
本实施例中，所述栅极结构116处于所述栅极开口111(如图16所示)中，因此，所述栅极结构116横跨所述器件鳍部1011，且所述覆盖所述器件鳍部1011的部分顶壁和部分侧壁。
本实施例中，所述栅极结构116为叠层结构。具体的，所述栅极结构116包括栅介质层(图中未示出)和位于所述栅介质层上的金属栅极层(图中未示出)。
本实施例中，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
本实施例中，金属栅极层的材料为镁钨合金。其他实施例中，金属栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
如图20，所述半导体结构的形成方法还包括：形成所述栅极结构116后，回刻蚀部分厚度的所述栅极结构116，形成由层间介质层110和栅极结构116围成的栅极凹槽(图中未示出)；在所述栅极凹槽中形成栅极保护层119。
所述栅极保护层119用于在后续半导体形成过程中保护栅极结构116不易被误刻蚀，从而提高所述栅极结构对沟道的控制能力。
本实施例中，采用干法刻蚀工艺形成所述栅极凹槽。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述栅极凹槽的形貌满足工艺需求；且采用干法刻蚀工艺有利于精确控制所述栅极结构的去除厚度，降低对其他膜层结构的损伤。
相应的，本发明实施例还提供一种半导体结构。参考图21，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括隔离区II和器件区I，所述基底包括衬底200和位于所述衬底200上的鳍部201，位于所述器件区I中的所述鳍部201为器件鳍部2012，位于所述隔离区II中的所述鳍部201为伪鳍部2011；源漏掺杂区(图中未示出)，间隔位于所述器件鳍部2011中；层间介质层210，位于所述基底上，且覆盖所述源漏掺杂区；栅极开口211，位于所述层间介质层210中，所述栅极开口211的方向延伸与所述鳍部201的延伸方向垂直。
本发明实施例中，所述栅极开口211的形成步骤包括：形成横跨所述鳍部201的伪栅结构(图中未示出)和覆盖所述伪栅结构的层间介质层210，所述伪栅结构覆盖所述鳍部201的部分顶壁和部分侧壁，所述层间介质层210覆盖所述伪栅结构的侧壁且露出伪栅结构的顶部；去除所述伪栅结构形成栅极开口211。所述伪栅结构通常是通过对化学气相沉积形成的非晶硅进行非晶化处理形成的，因为所述隔离区II中和器件区I的所述鳍部201的稀疏程度一致性较好，因此，所述器件区I中和隔离区II中的非晶硅的高度均一性好，相应的所述伪栅结构高度均一性好，从而使所述器件鳍部2012顶部的所述伪栅结构的厚度与所述伪鳍部2011顶部的所述伪栅结构的厚度相当，进而，所述栅极开口211的顶部至所述器件鳍部2012顶部的距离与所述栅极开口211顶部至所述伪鳍部2011顶部的距离相当；因此，去除所述伪鳍部2011后，在所述栅极开口211中形成栅极结构，所述隔离区II和所述器件区I中栅极结构的高度一致性较好，后续回刻蚀部分所述栅极结构，形成栅极凹槽的过程中，所述器件鳍部2012不易受到损伤，优化了半导体结构的电学性能。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述器件鳍部2011和伪鳍部2012的材料不同，器件鳍部2011的材料为硅，所述伪鳍部2012的材料为锗化硅。在其他实施例中，器件鳍部和伪鳍部的材料还可以相同，为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括：隔离层206，位于所述鳍部201露出的所述衬底200上，所述隔离层206覆盖所述鳍部201的部分侧壁。
所述隔离层206用于使得各个鳍部201之间实现电隔离。
所述隔离层206的材料为介电材料。
具体的，所述隔离层206的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层206的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层206的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层206的用于隔离相邻器件的作用。
在半导体结构工作时，所述源漏掺杂区为器件鳍部2011中的沟道提供应力，提高载流子的迁移速率。
有关源漏掺杂区的内容，在此不再赘述。
所述层间介质层210用于实现相邻器件之间的电隔离。
所述层间介质层210的材料为绝缘材料。
本实施例中，所述层间介质层210的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层210的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高层间介质层210的用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
需要说明的是，所述半导体结构还包括：保护侧墙层212，位于所述层间介质层210的侧壁上。
所述保护侧墙层212，在去除伪栅结构的过程中，保护所述层间介质层210不易受到损伤。
具体的，保护侧墙层212的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述保护侧墙层212的材料为氮化硅。
所述栅极开口211为后续形成栅极结构提供空间。具体的，所述栅极开口211露出所述源漏掺杂区之间的所述鳍部201。
所述半导体结构还包括：栅氧化层220，位于所述器件鳍部2011与所述保护层213之间。
所述伪栅结构107与所述栅氧化层220具有较大的刻蚀选择比，在去除伪栅结构的过程中，所述栅氧化层220不易受到损伤，使得器件鳍部2011不易受到损伤。
所述半导体结构还包括：保护层213，保形覆盖在所述器件鳍部2011上。
后续刻蚀去除所述伪鳍部2012，剩余的所述伪鳍部2012顶部低于所述隔离层206顶部，剩余的所述伪鳍部2012与所述隔离层206围成凹槽；后续在所述凹槽中形成隔离结构，用于电隔离剩余的伪鳍部2012与后续形成的栅极结构。
后续形成所述隔离结构的步骤包括：在所述栅极开口211中以及所述凹槽中形成隔离结构材料层(图中未示出)；去除露出所述栅极开口211的所述隔离结构材料层，位于所述凹槽中的剩余的所述隔离结构材料层作为隔离结构。所述保护层213在去除露出所述凹槽的所述隔离结构材料层的过程中，保护器件鳍部2011不易受到损伤。
在形成隔离结构的过程中，所述保护层213被刻蚀速率小于隔离结构材料层；在后续去除所保护层213的过程中，所述保护层213的被刻蚀速率大于所述栅氧化层220的被刻蚀速率。
本实施例中，所述保护层213的材料包括无定形硅。
需要说明的是，所述保护层213不宜过厚，也不宜过薄。若所述保护层213过厚，需花费过多的工艺时间来形成所述保护层213。若所述保护层213过薄，易导致在形成所述隔离结构的过程中，保护层213易被过早的去除，导致器件鳍部2011易被误刻蚀。本实施例中，所述保护层213的厚度为2纳米至4纳米。
所述半导体结构还包括：遮挡层214，形成在所述栅极开口211中，且位于所述保护层213上，所述遮挡层214露出所述伪鳍部2012。
本实施例中，所述遮挡层214作为去除所述伪鳍部2012的刻蚀掩膜，在刻蚀去除所述伪鳍部2012的过程中，降低对所述器件鳍部2012的损伤。
具体的，所述遮挡层214位于所述保护层213上。
本实施例中，遮挡层214的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述基底包括相邻的隔离区和器件区，位于所述器件区中的所述鳍部为器件鳍部，位于所述隔离区中的所述鳍部为伪鳍部；
形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；
在所述伪栅结构两侧的所述器件鳍部中形成源漏掺杂区；
形成覆盖所述源漏掺杂区的层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁，且露出所述伪栅结构的顶壁；
去除所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述鳍部；
在所述栅极开口露出的所述鳍部上保形覆盖保护层；
去除所述栅极开口中的所述伪鳍部和伪鳍部上的保护层，在所述栅极开口底部形成凹槽；
在所述凹槽中形成隔离结构；
在所述凹槽中形成隔离结构后，在所述栅极开口中形成栅介质层和位于所述栅介质层上的金属栅极层，以形成栅极结构，所述栅极结构覆盖所述器件鳍部的部分顶壁和部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，形成所述伪栅结构前，还包括：在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；
去除所述栅极开口中的所述伪鳍部后，剩余的所述伪鳍部顶部低于所述隔离层顶部，剩余的所述伪鳍部与所述隔离层围成凹槽。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为15纳米至50纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的步骤包括：
在所述栅极开口中以及所述凹槽中形成隔离结构材料层；
去除所述栅极开口中的所述隔离结构材料层，保留所述凹槽中的剩余的所述隔离结构材料层作为隔离结构。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述伪鳍部的步骤包括：在所述栅极开口中形成露出所述伪鳍部的遮挡层；以所述遮挡层为掩膜刻蚀所述伪鳍部。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述栅极开口后，形成所述遮挡层前，在所述栅极开口露出的所述鳍部上保形覆盖保护层；
以所述遮挡层为掩膜刻蚀所述伪鳍部之前，还包括：刻蚀所述遮挡层露出的所述保护层；
所述半导体结构的形成方法还包括：形成所述隔离结构后，形成所述栅极结构前，去除剩余的所述保护层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2纳米至4纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学气相沉积或者原子层沉积形成所述保护层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括无定形硅。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，采用各向同性干法刻蚀工艺，刻蚀所述隔离结构材料层，形成所述隔离结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺包括SiCoNi蚀刻工艺。
13.如权利要求5所述的半导体结构的形成方法，其特征在于，采用化学气相沉积或者原子层沉积工艺形成所述隔离结构材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述栅极结构后，回刻蚀部分厚度的所述栅极结构，形成由层间介质层和栅极结构围成的栅极凹槽；
在所述栅极凹槽中形成栅极保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910684621.9A CN112310213B (zh) | 2019-07-26 | 2019-07-26 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910684621.9A CN112310213B (zh) | 2019-07-26 | 2019-07-26 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112310213A CN112310213A (zh) | 2021-02-02 |
| CN112310213B true CN112310213B (zh) | 2024-03-01 |
Family
ID=74329947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910684621.9A Active CN112310213B (zh) | 2019-07-26 | 2019-07-26 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112310213B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962990A (zh) * | 2017-05-23 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109560136A (zh) * | 2017-09-26 | 2019-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3182461B1 (en) * | 2015-12-16 | 2022-08-03 | IMEC vzw | Method for fabricating finfet technology with locally higher fin-to-fin pitch |
-
2019
- 2019-07-26 CN CN201910684621.9A patent/CN112310213B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962990A (zh) * | 2017-05-23 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109560136A (zh) * | 2017-09-26 | 2019-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112310213A (zh) | 2021-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110277316B (zh) | 半导体结构及其形成方法 | |
| CN110718465B (zh) | 半导体结构及其形成方法 | |
| CN111106009A (zh) | 半导体结构及其形成方法 | |
| CN108281477B (zh) | 鳍式场效应管及其形成方法 | |
| CN111863609B (zh) | 半导体结构及其形成方法 | |
| CN112310213B (zh) | 半导体结构及其形成方法 | |
| CN113838803B (zh) | 半导体结构及其形成方法 | |
| CN114068704B (zh) | 半导体结构及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN112017961B (zh) | 半导体结构及其形成方法 | |
| CN111769046B (zh) | 半导体结构及其形成方法 | |
| CN113053739A (zh) | 半导体结构及其形成方法 | |
| CN109003976B (zh) | 半导体结构及其形成方法 | |
| CN114068707A (zh) | 半导体结构的制作方法 | |
| CN111554636B (zh) | 半导体结构及其形成方法 | |
| CN112289746B (zh) | 半导体结构及其形成方法 | |
| CN110875390B (zh) | 半导体结构及其形成方法 | |
| CN112151606B (zh) | 半导体结构及其形成方法 | |
| CN112151595B (zh) | 半导体结构及其形成方法 | |
| CN113745214B (zh) | 半导体结构及其形成方法 | |
| CN112310198B (zh) | 半导体结构及其形成方法 | |
| CN112735949B (zh) | 半导体结构及其形成方法 | |
| CN112151378B (zh) | 半导体结构及其形成方法 | |
| CN110875186B (zh) | 半导体结构及其形成方法 | |
| CN115132660A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |