CN115132660A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，形成方法包括：保形覆盖栅极开口的栅介质层和第一功函数材料层，在栅极开口中形成第一功函数材料层后，在所述第一功函数材料层上保形覆盖保护层，在形成覆盖第一区域且露出第二区域的遮挡层的步骤中，所述保护层保护所述第二区域的第一功函数材料层，不易被改性，在去除所述第二区域的所述第一功函数材料层的步骤中，所述第二区域中鳍部顶部的第一功函数材料层和鳍部底部侧壁的第一功函数材料层去除速率易相一致，相应的，第二区域的鳍部顶部不易过快的被暴露，从而在去除所述第二区域的第一功函数材料层后，第二区域的鳍部顶部不易受损，在半导体结构工作时，有利于提高器件性能的均一性，提升半导体结构的可靠性。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向金属栅极结构转变，金属栅极结构中的功函数层能够调整半导体结构的阈值电压。
现有半导体结构的形成方法仍存在不足，所述半导体结构的可靠性有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提升半导体结构的可靠性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区域和第二区域，所述基底包括衬底、分立于所述衬底上的鳍部、位于所述衬底上且覆盖鳍部部分侧壁的隔离层、位于所述隔离层上横跨所述鳍部的伪栅结构、覆盖所述伪栅结构侧壁的侧墙层，以及覆盖所述侧墙层侧壁且露出所述伪栅结构顶部的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；保形覆盖所述栅极开口的栅介质层；在所述栅极开口中，形成保形覆盖所述栅介质层的第一功函数材料层；在所述第一功函数材料层上保形覆盖保护层；形成保护层后，形成覆盖所述第一区域且露出所述第二区域的遮挡层；以所述遮挡层为掩膜去除所述第二区域的所述保护层；去除所述第二区域的所述保护层后，以所述遮挡层为掩膜去除所述第二区域的所述第一功函数材料层，剩余的所述第一功函数材料层作为第一功函数层。
可选的，所述保护层的材料包括：氧化硅。
可选的，采用原子层沉积工艺或低温氧化工艺形成保护层。
可选的，在所述第一功函数材料层上保形覆盖保护层的步骤中，所述保护层的厚度为
Figure BDA0002992580750000021
至
Figure BDA0002992580750000022
可选的，形成覆盖所述第一区域且露出所述第二区域的遮挡层的步骤包括：形成覆盖所述第一区域和第二区域的遮挡材料层；在所述遮挡材料层上形成掩膜层；以所述掩膜层为掩膜去除所述第二区域的遮挡材料层，剩余的位于所述第一区域的所述遮挡材料层作为所述遮挡层。
可选的，以所述掩膜层为掩膜采用等离子体干法刻蚀工艺去除所述第二区域的所述遮挡材料层。
可选的，以所述掩膜层为掩膜去除所述第二区域的遮挡材料层，形成所述遮挡层的步骤中，所述掩膜层的材料与所述保护层的材料相同；以所述遮挡层为掩膜去除所述第二区域的保护层的步骤中，去除所述掩膜层。
可选的，以所述遮挡层为掩膜去除所述第二区域的所述保护层的步骤中，采用的工艺是湿法刻蚀工艺。
可选的，以所述遮挡层为掩膜去除所述第二区域的保护层的步骤中，采用的湿法刻蚀溶液包括稀释的氟化氢。
可选的，以所述遮挡层为掩膜采用湿法刻蚀工艺去除所述第二区域的所述第一功函数材料层。
可选的，所述半导体结构的形成方法还包括：在所述栅极开口中保形覆盖第一功函数材料层前，形成保形覆盖所述栅极开口的刻蚀停止层。
可选的，形成所述刻蚀停止层的步骤中，所述刻蚀停止层形成在所述栅介质层上。
可选的，所述半导体结构的形成方法还包括：去除所述第二区域的所述第一功函数材料层后，去除所述遮挡层。
可选的，采用灰化工艺去除所述遮挡层。
可选的，所述半导体结构的形成方法还包括：去除所述遮挡层后，去除剩余的所述保护层。
可选的，采用各向同性的干法刻蚀工艺去除剩余的所述保护层。
可选的，所述各向同性的干法刻蚀工艺包括Siconi刻蚀工艺。
可选的，所述半导体结构的形成方法还包括：去除剩余的所述保护层后，形成保形覆盖所述第二区域的第二功函数层。
可选的，所述半导体结构的形成方法还包括：形成保形覆盖所述第二区域的第二功函数层后，在所述第二功函数层上形成栅极层。
可选的，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
可选的，所述侧墙层包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，保形覆盖所述栅极开口的栅介质层；在所述栅极开口中，形成保形覆盖所述栅介质层的第一功函数材料层，在栅极开口中形成第一功函数材料层后，在所述第一功函数材料层上保形覆盖保护层，在形成覆盖所述第一区域且露出第二区域的遮挡层的步骤中，所述保护层保护所述第二区域的第一功函数材料层，使得第一功函数材料层不易被改性，从而在去除所述第二区域的所述第一功函数材料层的步骤中，使得所述第二区域中鳍部顶部的第一功函数材料层和鳍部底部侧壁的第一功函数材料层去除速率易相一致，相应的，第二区域的鳍部顶部不易过快的被暴露，进而在去除所述第二区域的第一功函数材料层后，第二区域的鳍部顶部不易受损，在半导体结构工作时，有利于提高器件性能的均一性，提升半导体结构的可靠性。
可选方案中，所述半导体结构的形成方法还包括，在所述栅极开口中保形覆盖第一功函数材料层前，形成保形覆盖所述栅极开口的刻蚀停止层。在形成覆盖所述第一区域且露出第二区域的遮挡层的步骤中，因为保护层保护所述第二区域的第一功函数材料层，使得第一功函数材料层不易被改性，在去除所述第二区域的所述第一功函数材料层的步骤中，所述第二区域中鳍部顶部的第一功函数材料层和鳍部底部侧壁的第一功函数材料层去除速率易相一致，相应的第二区域的鳍部顶部的第一功函数材料层下方的刻蚀停止层不易过快的被暴露，在去除所述第二区域的第一功函数材料层后，第二区域的鳍部顶部的刻蚀停止层不易受损伤，后续在第二区域中形成第二功函数层，所述第二功函数层中的离子不易于穿过刻蚀停止层，扩散入第二区域的鳍部顶部中，在半导体结构工作时，第二区域的鳍部顶部不易存在漏电流，有利于提升半导体结构的可靠性。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构可靠性有待提高。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1至图6，是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1和图2所示，图2为图1在AA处的剖面图，提供基底，所述基底包括第一区域I和与第一区域I相邻的第二区域II，所述基底包括衬底1和位于所述衬底1上的鳍部2；在所述鳍部2露出的所述衬底1上形成隔离层3，所述隔离层3覆盖所述鳍部2的部分侧壁；在所述隔离层3上，形成横跨所述鳍部2，且覆盖所述鳍部2的部分顶壁和部分侧壁的伪栅结构(图中未示出)；在所述伪栅结构的侧壁形成侧墙层7；形成侧墙层7后，在所述伪栅结构侧部形成层间介质层4，所述层间介质层4覆盖所述鳍部2，且覆盖所述伪栅结构的侧壁；去除所述伪栅结构，在所述层间介质层4中形成栅极开口5；在所述栅极开口5中形成栅介质层(图中未示出)、位于所述栅介质层上的刻蚀停止层8以及位于刻蚀停止层8上的第一功函数材料层6。
如图3所示，形成覆盖所述第一区域I，且露出第二区域II的遮挡层9，所述遮挡层9的顶部高于层间介质层4。所述遮挡层9的形成步骤包括：形成覆盖第一区域I和第二区域II的遮挡材料层(图中未示出)；在所述遮挡材料层上形成掩膜层10，所述掩膜层10覆盖第一区域I并露出第二区域II；以所述掩膜层10为掩膜刻蚀所述遮挡材料层，剩余的所述遮挡材料层作为遮挡层9。
如图4所示，形成遮挡层9后，去除所述掩膜层10。
如图5所示，去除所述掩膜层10后，去除所述遮挡层9露出的所述第一功函数材料层6，剩余位于所述第一区域I的所述第一功函数材料层6作为第一功函数层11。
如图6所示，形成所述第一功函数层11后，去除遮挡层9。
形成遮挡层9的步骤中，采用等离子体(plasma)干法刻蚀工艺刻蚀所述遮挡材料层，等离子体干法刻蚀工艺中的等离子体会进入第一功函数材料层6中，导致遮挡层9露出的第一功函数材料层6的材料发生改性。因为形成遮挡层9的过程中，鳍部2顶部的第一功函数材料层6最先被暴露(图6中画圈处)，因此鳍部2顶部的第一功函数材料层6的改性程度大于鳍部2上其余区域的第一功函数材料层6的改性程度，此外，因为刻蚀过程的尖端效应，鳍部2顶部的第一功函数材料层6受等离子体干法刻蚀工艺的损伤较大，从而在去除遮挡层9露出的所述第一功函数材料层6的过程中，所述鳍部2顶部区域的第一功函数材料层6的去除速率快于鳍部2底部侧壁的第一功函数材料层6的去除速率，相应的，第二区域II的鳍部2顶部的刻蚀停止层8过早的被暴露，在完全去除所述第二区域II鳍部2上的第一功函数材料层6后，第二区域II的鳍部2顶部的刻蚀停止层易受损伤，在后续半导体结构的形成过程中，在第二区域II中形成第二功函数层，第二功函数层中的离子易于穿过受损伤的刻蚀停止层，扩散入第二区域II的鳍部2中，在半导体结构工作时，第二区域的鳍部2顶部的漏电流较大，导致半导体结构的可靠性降低。
甚至，在极端情况下，第二区域的鳍部2顶部受损，在半导体结构工作时，半导体结构的性能均一性较差，降低半导体结构的可靠性。
为了解决所述技术问题，提供基底，所述基底包括相邻的第一区域和第二区域，所述基底包括衬底、分立于所述衬底上的鳍部、位于所述衬底上且覆盖鳍部部分侧壁的隔离层、位于所述隔离层上横跨所述鳍部的伪栅结构以及覆盖所述伪栅结构侧壁的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中保形覆盖第一功函数材料层；在所述第一功函数材料层上保形覆盖保护层；形成覆盖所述第一区域且露出所述第二区域的遮挡层；以所述遮挡层为掩膜去除所述第二区域的所述保护层；去除所述第二区域的所述保护层后，以所述遮挡层为掩膜去除所述第二区域的所述第一功函数材料层，剩余的所述第一功函数材料层作为第一功函数层。
本发明实施例提供一种半导体结构的形成方法，在栅极开口中形成第一功函数材料层后，在所述第一功函数材料层上保形覆盖保护层，在形成覆盖所述第一区域且露出第二区域的遮挡层的步骤中，所述保护层保护所述第二区域的第一功函数材料层，使得第一功函数材料层不易被改性，从而在去除所述第二区域的所述第一功函数材料层的步骤中，使得所述第二区域中鳍部顶部的第一功函数材料层和鳍部底部侧壁的第一功函数材料层去除速率易相一致，相应的，第二区域的鳍部顶部不易过快的被暴露，进而在去除所述第二区域的第一功函数材料层后，第二区域的鳍部顶部不易受损，在半导体结构工作时，有利于提高器件性能的均一性，提升半导体结构的可靠性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7和图8，图8为图7在BB处的剖面图，提供基底，所述基底包括相邻的第一区域I和第二区域II，所述基底包括衬底100、分立于所述衬底100上的鳍部101、位于所述衬底100上且覆盖鳍部101部分侧壁的隔离层102、位于所述隔离层102上横跨所述鳍部101的伪栅结构103、覆盖所述伪栅结构103侧壁的侧墙层105，以及覆盖所述侧墙层105侧壁且露出所述伪栅结构103顶部的层间介质层104(图中未示出)。
本实施例中，所述第二区域II位于所述第一区域I之间。本实施例中，第一区域I为PMOS(Positive Channel Metal Oxide Semiconductor)器件区，第二区域II为NMOS(Negative channel Metal Oxide Semiconductor)器件区。其他实施例中，第一区域还可为NMOS器件区，第二区域还可为PMOS器件区。
衬底100为后续形成半导体结构提供工艺平台。本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述鳍部101的材料与衬底100的材料相同。相应的，鳍部101的材料为硅。
隔离层102用于使得各个鳍部101之间实现电隔离。
本实施例中，隔离层102的材料为介电材料。具体的，隔离层102的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层102的材料包括氧化硅。
所述伪栅结构103，为后续形成栅极结构占据工艺空间。
本实施例中，伪栅结构103为叠层结构。具体的，伪栅结构103包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。
本实施例中，栅氧化层的材料为氧化硅，栅极层的材料为多晶硅(poly)。
需要说明的是，伪栅结构103的延伸方向与第一区域I和第二区域II的交界处延伸方向相同。
需要说明的是，提供基底的步骤中，所述基底还包括：第一源漏掺杂层(图中未示出)，位于所述第一区域I中的伪栅结构103两侧的所述鳍部101中。在半导体结构工作时，第一源漏掺杂层107为栅极结构下方的沟道施加压缩应力(compression stress)，提高沟道中载流子的迁移速率。
需要说明的是，提供基底的步骤中，所述基底还包括：第二源漏掺杂层(图中未示出)，位于所述第二区域II中的伪栅结构103两侧的所述鳍部101中。在半导体结构工作时，第二源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，提高沟道中载流子的迁移速率。
提供基底的步骤中，伪栅结构103的侧壁上还形成有侧墙层105。
侧墙层105用于定义第一源漏掺杂层和第二源漏掺杂层的形成区域，所述侧墙层105还用于降低伪栅结构103与第一源漏掺杂层和第二源漏掺杂层的电容耦合效应，从而提高半导体结构的电学性能。
本实施例中，侧墙层105的材料包括：氮化硅。其他实施例中，所述侧墙层的材料包括：氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
层间介质层104用于电隔离相邻器件。后续步骤中，去除伪栅结构103，在层间介质层104中形成栅极开口。
本实施例中，所述层间介质层104的材料为绝缘材料。具体的，所述层间介质层104的材料包括氧化硅。
参考图9，去除所述伪栅结构103，在所述层间介质层104中形成栅极开口106。
所述栅极开口106为后续形成栅极结构做准备。
本实施例中，采用湿法刻蚀工艺去除伪栅结构103。
本实施例中，所述伪栅结构103包括栅氧化层和位于栅氧化层上的栅极层，栅氧化层的材料为氧化硅，栅极层的材料为多晶硅。相应的，湿法刻蚀溶液包括四甲基氢氧化铵(TMAH)和氟化氢溶液。
参考图10，所述半导体结构的形成方法包括：形成保形覆盖所述栅极开口106的栅介质层(图中未示出)。
所述栅介质层用于将鳍部101和后续形成的栅极结构电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或几种。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)或化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述栅介质层。
继续参考图10，在所述栅极开口106露出的所述隔离层102和鳍部101上保形覆盖刻蚀停止层108，所述刻蚀停止层108形成在所述栅介质层上。
在后续半导体结构的形成过程中，所述刻蚀停止层108用于保护鳍部101不易受损伤。
本实施例中，所述刻蚀停止层108为叠层结构。其他实施例中，所述刻蚀停止层还可以为单膜层。具体的，所述刻蚀停止层108包括TiSiN层和位于TiSiN层上的TaN层。
本实施例中，采用原子层沉积工艺形成刻蚀停止层108。原子层沉积工艺具有良好的台阶覆盖能力，使得刻蚀停止层108能够形成鳍部101的侧壁和顶壁，以及隔离层102上。其他实施例中，还可以采用化学气相沉积工艺形成所述刻蚀停止层。
本实施例中，所述刻蚀停止层108还起到阻挡层的作用，用于阻挡后续形成的第一功函数层和第二功函数层中的离子扩散至栅介质层和鳍部101中。
需要说明的是，刻蚀停止层108不宜过厚也不宜过薄。所述刻蚀停止层108后续会留存在半导体结构中，若所述刻蚀停止层108过厚，会影响半导体结构的阈值电压的调节，导致半导体结构的阈值电压难以满足工艺需求，且刻蚀停止层108过厚，还会压缩其余膜层的形成空间。后续在所述栅极开口中保形覆盖第一功函数材料层，去除第二区域的所述第一功函数材料层，剩余的所述第一功函数材料层作为第一功函数层，若所述刻蚀停止层108过薄，刻蚀停止层108不能起到刻蚀停止的作用，所述栅介质层易受损伤，栅介质层不能很好的电隔离鳍部102和后续形成的栅极结构，导致半导体结构的电学性能不佳；此外，若所述刻蚀停止层108过薄，所述刻蚀停止层108不能很好的阻挡后续形成的栅极结构中的离子扩散至栅介质层中，导致栅介质层不能很好的电隔离鳍部101和后续形成的栅极结构，在极端情况下，所述栅极结构中的离子还易穿过刻蚀停止层108扩散至鳍部101中，在半导体结构工作时，第二区域II的鳍部101顶部的漏电流较大，导致半导体结构的可靠性降低；甚至，在更极端情况下，第二区域II的鳍部101顶部受损，在半导体结构工作时，半导体结构性能的均一性较差，降低半导体结构的可靠性。本实施例中，所述刻蚀停止层108的厚度为
Figure BDA0002992580750000091
至
Figure BDA0002992580750000092
需要说明的是，因为刻蚀停止层108包括TiSiN层和位于TiSiN层上的TaN层，因此还能够起到调节半导体结构阈值电压的作用。
继续参考图10，在所述栅极开口106中，形成保形覆盖所述栅介质层的第一功函数材料层。具体的，所述第一功函数材料层107保形覆盖在所述刻蚀停止层108上。
所述第一功函数材料层107为后续形成第一功函数层做准备。
具体的，所述第一功函数层用于作为第一区域I(即PMOS器件区)的功函数层(workfunction metal)。相应的，所述第一功函数材料层107的材料包括：氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。本实施例中，所述第一功函数材料层107的材料包括氮化钛。
本实施例中，采用原子层沉积工艺或化学气相沉积工艺形成第一功函数材料层107。
需要说明的是，在形成所述第一功函数材料层107的过程中，第一功函数材料层107的表面易被氧化。本实施例中，所述第一功函数材料层107的材料包括氮化钛，相应的，第一功函数材料层107的表面会形成氮化钛的氧化物(TiON)。
参考图11，在所述第一功函数材料层107上保形覆盖保护层109。
后续形成覆盖第一区域I和第二区域II的遮挡材料层；去除所述第二区域II的遮挡材料层，形成覆盖所述第一区域I且露出所述第二区域II的遮挡层，在形成遮挡层的步骤中，所述保护层109保护所述第二区域II的第一功函数材料层107，使得第一功函数材料层107不易被改性，从而在去除所述第二区域II的所述第一功函数材料层107的步骤中，使得所述第二区域II中鳍部101顶部的第一功函数材料层107和鳍部101底部侧壁的第一功函数材料层107去除速率易相一致，相应的，第二区域II的鳍部101顶部不易过快的被暴露，进而在去除所述第二区域II的第一功函数材料层107后，第二区域II的鳍部101顶部不易受损，在半导体结构工作时，有利于提高器件性能的均一性，提升半导体结构的可靠性。
在形成覆盖所述第一区域I且露出第二区域II的遮挡层的步骤中，因为保护层109保护所述第二区域II的第一功函数材料层107，不易被改性，在去除所述第二区域II的所述第一功函数材料层107的步骤中，所述第二区域II中鳍部101顶部的第一功函数材料层107和鳍部101底部侧壁的第一功函数材料层107去除速率易相一致，相应的第二区域II的鳍部101顶部的第一功函数材料层107下方的刻蚀停止层108不易过快的被暴露，在去除所述第二区域II的第一功函数材料层107后，第二区域II的鳍部101顶部的刻蚀停止层108不易受损伤，相应的，后续在第二区域II中形成第二功函数层，所述第二功函数层中的离子不易于穿过刻蚀停止层108而扩散入第二区域II的鳍部101顶部中，在半导体结构工作时，第二区域II的鳍部101顶部不易存在漏电流，有利于提升半导体结构的可靠性。
本实施例中，所述保护层109的材料为绝缘材料。后续采用等离子体干法刻蚀工艺去除第二区域II的遮挡材料层，形成遮挡层的步骤中，与保护层109的材料包含金属的情况相比，等离子体(Plasma)更难以穿过绝缘材料，使得所述第一功函数材料层107更不易被改性。
本实施例中，所述保护层109的材料包括氧化硅。氧化硅中的Si-O键具有较大的键能，难以被改性。此外，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，后续去除所述保护层109的步骤中，易于去除不易存在残留。
本实施例中，采用低温氧化工艺(low temperature)形成保护层109。低温氧化工艺具有良好的台阶覆盖能力，使得保护层109能够均匀的覆盖在所述第一功函数材料层107上，所述第一功函数材料层107各个区域的保护层109的厚度均一性较高，在后续形成覆盖所述第一区域I且露出所述第二区域II的遮挡层的过程中，保护层109能够使得第二区域II的第一功函数材料层107很好的被保护，所述第一功函数材料层107不易被改性。其他实施例中，还可以采用原子层沉积工艺形成所述保护层。
需要说明的是，在所述第一功函数材料层107上保形覆盖保护层109的步骤中，所述保护层109不宜过厚也不宜过薄。若所述保护层109过厚，需花费过多的工艺时间形成所述保护层109，后续需花费过多的工艺时间去除剩余的所述保护层109。若所述保护层109过薄，在后续去除所述第二区域II的遮挡材料层，形成覆盖所述第一区域I且露出所述第二区域II的遮挡层的过程中，保护层109不能很好的保护第二区域II的鳍部101顶部，导致鳍部101顶部的第一功函数材料层107易被改性，在后续去除所述第二区域II的所述第一功函数材料层107的步骤中，所述第二区域II中鳍部101顶部的第一功函数材料层107去除速率快于鳍部101底部侧壁的第一功函数材料层107的去除速率，相应的，第二区域II的鳍部101顶部的刻蚀停止层108易过快的被暴露，在去除所述第二区域II的第一功函数材料层107后，第二区域II的鳍部101顶部的刻蚀停止层108易受损伤，后续在第二区域II中形成第二功函数层，第二功函数层中的离子易于穿过受损伤的刻蚀停止层108，扩散入鳍部101中，在半导体结构工作时，第二区域II的鳍部101顶部的漏电流较大，导致半导体结构的可靠性降低，甚至，在极端情况下，第二区域II的鳍部101顶部受损，在半导体结构工作时，半导体结构性能的均一性较差。本实施例中，所述保护层109的厚度为
Figure BDA0002992580750000121
至
Figure BDA0002992580750000122
参考图12和图13，形成覆盖所述第一区域I且露出所述第二区域II的遮挡层111(如图13所示)。
形成覆盖所述第一区域I且露出第二区域II的遮挡层111的步骤中，所述保护层109保护所述第二区域II的第一功函数材料层107，不易被改性，在去除所述第二区域II的所述第一功函数材料层107的步骤中，所述第二区域II中鳍部101顶部的第一功函数材料层107和鳍部101底部侧壁的第一功函数材料层107去除速率易相一致，相应的，第二区域II的鳍部101顶部不易过快的被暴露，从而在去除所述第二区域II的第一功函数材料层107后，第二区域II的鳍部101顶部不易受损，在半导体结构工作时，有利于提高器件性能的均一性，提升半导体结构的可靠性。因为保护层109保护所述第二区域II的第一功函数材料层107，不易被改性，所述第二区域II中鳍部101顶部的第一功函数材料层107和鳍部101底部侧壁的第一功函数材料层107去除速率易相一致，相应的第二区域II的鳍部101顶部的第一功函数材料层107下方的刻蚀停止层108不易过快的被暴露，在去除所述第二区域II的第一功函数材料层107后，第二区域II的鳍部101顶部的刻蚀停止层108不易受损伤，后续在第二区域II中形成第二功函数层，所述第二功函数层中的离子不易于穿过刻蚀停止层108，扩散入第二区域II的鳍部101顶部中，在半导体结构工作时，第二区域II的鳍部101顶部不易存在漏电流，有利于提升半导体结构的可靠性。
所述遮挡层111作为后续去除第二区域II的保护层109和第一功函数材料层107的掩膜。
本实施例中，所述遮挡层111的材料包括抗反射涂层(BARC)，抗反射涂层的具有较佳的填充性，有利于使得遮挡层111中不易存在空隙(void)，提高遮挡层111的形成质量。
形成覆盖所述第一区域I且露出所述第二区域II的遮挡层111的步骤包括：如图12所示，形成覆盖所述第一区域I和第二区域II的遮挡材料层110；在所述遮挡材料层110上形成掩膜层112；如图13所示，去除所述第二区域II的遮挡材料层110，形成覆盖所述第一区域I且露出所述第二区域II的遮挡层111。
本实施例中，采用旋涂工艺形成遮挡材料层110。旋涂工艺具有工艺条件温和，操作简单的特点，在降低污染、节能、提高性价比等方便效果显著。
需要说明的是，形成所述遮挡材料层110的步骤中，所述遮挡材料层110的厚度大于所述栅极开口106的深度，从而所述遮挡材料层110在完全填充栅极开口106的同时，也形成在所述层间介质层104上。在后续刻蚀第二区域II的遮挡材料层110，形成所述遮挡层111的步骤中，所述第一区域I的层间介质层104的顶部不易受损伤。
在所述遮挡材料层110上形成掩膜层112的步骤中，所述掩膜层112为叠层结构，所述掩膜层112包括：硬掩膜材料层1121和位于所述硬掩膜材料层1121上的光刻胶层1122，所述光刻胶层1122中具有露出第二区域的开口113。
本实施例中，所述硬掩膜材料层1121的材料与所述保护层109的材料相同。
本实施例中，所述硬掩膜材料层1121的材料包括低温氧化硅(low temperatureoxide，LTO)，所述低温氧化硅采用低温氧化工艺形成，因此所述硬掩膜材料层1121的致密度较高，作为刻蚀掩膜更耐刻蚀，此外，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成硬掩膜材料层1121的工艺难度和工艺成本。
本实施例中，采用低温氧化工艺形成硬掩膜材料层1121。其他实施例中，还可以采用原子层沉积工艺形成硬掩膜材料层。
所述光刻胶层1122的形成步骤包括：在所述硬掩膜材料层1121上形成光刻胶材料层(图中未示出)；对所述光刻胶材料层进行曝光处理，形成具有开口113的光刻胶层1122。
本实施例中，采用旋涂工艺形成所述光刻胶材料层。
本实施例中，以所述掩膜层112为掩膜采用等离子体干法刻蚀工艺去除所述第二区域II的遮挡材料层110，剩余的位于所述第一区域I的所述遮挡材料层110作为遮挡层111。等离子体干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，使得遮挡层111侧壁的形貌质量较好。且采用干法刻蚀工艺，能够通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀遮挡材料层110和硬掩膜材料层1121。
采用等离子干法刻蚀工艺去除所述第二区域II的遮挡材料层110的步骤中，采用的刻蚀气体包括：氢气、氮气和CH4中的一种或多种。
本实施例中，所述硬掩膜材料层1121的材料与所述保护层109的材料相同，相应的，硬掩膜层114的材料与保护层109的材料相同，以所述遮挡层111为掩膜去除所述第二区域II的保护层109的步骤中，也能去除所述硬掩膜层114。使得后续过程中，不必另外设置工艺流程去除所述硬掩膜层114，有利于简化半导体结构的形成方法。
本实施例中，以所述掩膜层112为掩膜去除所述第二区域II的遮挡材料层110，形成所述遮挡层111的步骤中，所述掩膜层112的材料与所述保护层109的材料相同。也就是说，以所述掩膜层112为掩膜采用等离子体干法刻蚀工艺去除所述第二区域II的遮挡材料层110的步骤中，所述掩膜层112中的所述光刻胶层1122被完全去除，所述硬掩膜材料层1121被刻蚀形成硬掩膜层114。
需要说明的是，因为保护层109保形覆盖在所述第一功函数材料层107上，因此在采用等离子体干法刻蚀工艺去除所述第二区域II的遮挡材料层110的步骤中，所述等离子体刻蚀工艺过程中产生的氢离子和氮离子不易穿过保护层109进入第一功函数材料层107中，相应的鳍部101顶部的所述第一功函数材料层107不易被改性，从而后续去除所述遮挡层111露出的所述第一功函数材料层107各处的步骤中，所述第二区域II中鳍部101顶部的第一功函数材料层107和鳍部101底部侧壁的第一功函数材料层107去除速率易相一致。
如图14所示，以所述遮挡层111为掩膜去除所述第二区域II的所述保护层109。
去除所述第二区域II的保护层109，露出第二区域II的第一功函数材料层107，为后续去除所述第二区域II的第一功函数材料层107做准备。
本实施例中，以所述遮挡层111为掩膜采用各向同性的刻蚀工艺去除所述第二区域II的保护层109。各向同性的刻蚀工艺能够对所述鳍部101侧壁以及所述鳍部101顶部的保护层109具有近似相同的刻蚀速率。与采用干法刻蚀工艺去除第二区域II的保护层的情况相比，鳍部101顶部的刻蚀停止层108不易受损伤。
本实施例中，采用湿法刻蚀工艺去除所述第二区域II的保护层109。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，采用湿法刻蚀工艺去除所述第二区域II的保护层109的步骤中，采用的湿法刻蚀溶液包括稀释的氟化氢(DHF)溶液。
需要说明的是，在采用氟化氢溶液去除所述第二区域II的保护层109的步骤中，氟化氢溶液还能去除第一功函数材料层107表面的氮化钛的氧化物(TiON)，便于后续去除第二区域II的所述第一功函数材料层107。
需要说明的是，以所述遮挡层111为掩膜去除所述第二区域II的保护层109的步骤中，去除所述掩膜层112。因为在形成遮挡层111中，所述掩膜层112中的光刻胶层1122被消耗，所述硬掩膜材料层1121被刻蚀形成硬掩膜层114。此处，去除所述掩膜层112指代的是去除所述硬掩膜层114。
所述硬掩膜层114和保护层109的材料均包括氧化硅，在一步中，同时去除所述硬掩膜层114和第二区域II的保护层109，有利于简化半导体结构的形成工艺。
参考图15，去除所述第二区域II的所述保护层109后，以遮挡层111为掩膜去除第二区域II的所述第一功函数材料层107，剩余的所述第一功函数材料层作为第一功函数层115。
去除第二区域II的所述第一功函数材料层107，为后续在第二区域II中形成第二功函数层做准备。
本实施例中，以所述遮挡层111为掩膜采用湿法刻蚀工艺去除所述第二区域II的所述第一功函数材料层107。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
参考图16，所述半导体结构的形成方法还包括：去除所述第二区域II的所述第一功函数材料层107后，去除所述遮挡层111。
去除所述遮挡层111，露出所述栅极开口106，为后续去除剩余的保护层109做准备。
本实施例中，采用灰化工艺或湿法去胶工艺去除所述遮挡层111。
参考图17，所述半导体结构的形成方法还包括：去除所述遮挡层111后，去除剩余的所述保护层109。
去除剩余的所述保护层109，露出所述栅极开口106，为后续形成第二功函数层做准备。
本实施例中，采用各向同性的干法刻蚀工艺去除剩余的所述保护层109。各向同性的刻蚀工艺能够对第一区域I的所述鳍部101侧壁以及所述鳍部101顶部的保护层109具有近似相同的刻蚀速率。与采用干法刻蚀工艺去除保护层的情况相比，第一区域I的鳍部101顶部的刻蚀停止层108不易受损伤。
本实施例中，所述各向同性的干法刻蚀工艺包括Siconi刻蚀工艺。
参考图18，所述半导体结构的形成方法还包括：去除剩余的所述保护层109后，形成保形覆盖所述第二区域II的第二功函数层116。
第二功函数层116用于调节形成于第二区域II的器件的阈值电压。
本实施例中，所述第二区域II用于形成NMOS，相应的所述第二功函数层116的材料包括：铝化钛、碳化钽和碳化钛中的一种或多种。
需要说明的是，形成保形覆盖所述第二区域II的第二功函数层116的步骤中，所述第二功函数层116还形成在所述第一区域I上。
所述半导体结构的形成方法还包括：形成保形覆盖所述第二区域II的第二功函数层116后，在所述第二功函数层116上形成栅极层117。
本实施例中，栅极层117的材料包括W、Cu、Ti、Ag、Pt和Ni中的一种或几种。
需要说明的是，所述第一功函数层115和栅极层117，以及第二功函数层116和栅极层117均作为栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一区域和第二区域，所述基底包括衬底、分立于所述衬底上的鳍部、位于所述衬底上且覆盖鳍部部分侧壁的隔离层、位于所述隔离层上横跨所述鳍部的伪栅结构、覆盖所述伪栅结构侧壁的侧墙层，以及覆盖所述侧墙层侧壁且露出所述伪栅结构顶部的层间介质层；
去除所述伪栅结构，在所述层间介质层中形成栅极开口；
保形覆盖所述栅极开口的栅介质层；
在所述栅极开口中，形成保形覆盖所述栅介质层的第一功函数材料层；
在所述第一功函数材料层上保形覆盖保护层；
形成保护层后，形成覆盖所述第一区域且露出所述第二区域的遮挡层；
以所述遮挡层为掩膜去除所述第二区域的所述保护层；
去除所述第二区域的所述保护层后，以所述遮挡层为掩膜去除所述第二区域的所述第一功函数材料层，剩余的所述第一功函数材料层作为第一功函数层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括：氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或低温氧化工艺形成保护层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一功函数材料层上保形覆盖保护层的步骤中，所述保护层的厚度为
Figure FDA0002992580740000011
至
Figure FDA0002992580740000012
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成覆盖所述第一区域且露出所述第二区域的遮挡层的步骤包括：
形成覆盖所述第一区域和第二区域的遮挡材料层；
在所述遮挡材料层上形成掩膜层；
以所述掩膜层为掩膜去除所述第二区域的遮挡材料层，剩余的位于所述第一区域的所述遮挡材料层作为所述遮挡层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，以所述掩膜层为掩膜采用等离子体干法刻蚀工艺去除所述第二区域的所述遮挡材料层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，以所述掩膜层为掩膜去除所述第二区域的遮挡材料层，形成所述遮挡层的步骤中，所述掩膜层的材料与所述保护层的材料相同；
以所述遮挡层为掩膜去除所述第二区域的保护层的步骤中，去除所述掩膜层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述遮挡层为掩膜去除所述第二区域的所述保护层的步骤中，采用的工艺是湿法刻蚀工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，以所述遮挡层为掩膜去除所述第二区域的保护层的步骤中，采用的湿法刻蚀溶液包括稀释的氟化氢。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述遮挡层为掩膜采用湿法刻蚀工艺去除所述第二区域的所述第一功函数材料层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述栅极开口中保形覆盖第一功函数材料层前，形成保形覆盖所述栅极开口的刻蚀停止层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述刻蚀停止层的步骤中，所述刻蚀停止层形成在所述栅介质层上。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：去除所述第二区域的所述第一功函数材料层后，去除所述遮挡层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，采用灰化工艺去除所述遮挡层。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：去除所述遮挡层后，去除剩余的所述保护层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺去除剩余的所述保护层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述各向同性的干法刻蚀工艺包括Siconi刻蚀工艺。
18.如权利要求15所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：去除剩余的所述保护层后，形成保形覆盖所述第二区域的第二功函数层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成保形覆盖所述第二区域的第二功函数层后，在所述第二功函数层上形成栅极层。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述栅介质层的第一功函数材料层的步骤中，所述第一功函数材料层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
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