CN109309088B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括核心区和周边区；在基底上形成伪栅结构，包括栅氧化层以及位于栅氧化层上的伪栅电极层；在伪栅结构露出的基底上形成层间介质层，层间介质层露出伪栅结构顶部；去除核心区伪栅结构，在核心区层间介质层内形成露出基底的第一开口；在第一开口露出的基底上形成牺牲层；形成牺牲层后，去除周边区的伪栅电极层，在周边区层间介质层内形成第二开口；去除牺牲层；在第一开口底部和侧壁、第二开口侧壁以及第二开口中的栅氧化层上形成高k栅介质层。通过本发明技术方案，提高周边区栅氧化层的质量和厚度均一性，且避免去除周边区伪栅电极层的工艺对核心区基底造成损耗或损伤。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括核心区和周边区；在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成露出所述基底的第一开口；在所述第一开口露出的基底上形成牺牲层；形成所述牺牲层后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；形成所述第二开口后，去除所述牺牲层；去除所述牺牲层后，在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括核心区和周边区；伪栅结构，位于所述周边区的基底上，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；层间介质层，位于所述基底上，所述层间介质层露出所述伪栅结构的顶部，且所述层间介质层内具有露出所述核心区部分基底的开口；牺牲层，位于所述开口露出的基底上。
与现有技术相比，本发明的技术方案具有以下优点：
去除核心区的伪栅结构，在所述核心区的层间介质层内形成露出基底的第一开口；在所述第一开口露出的基底上形成牺牲层；形成所述牺牲层后，去除所述周边区的伪栅电极层。一方面，由于在去除核心区的伪栅结构时，通常在周边区形成光刻胶层，因此通过保留所述周边区的伪栅电极层，所述周边区伪栅电极层能够在去除所述光刻胶层的过程中对所述周边区栅氧化层起到保护作用，避免去除所述光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤(Plasma Damage)，从而提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的性能，提高周边器件的可靠性(Realibility)，例如栅介质层完整性(Gate Dielectric Integrity)；另一方面，所述牺牲层能够在后续去除所述周边区伪栅电极层的过程中，对所述核心区基底起到保护作用，避免去除所述周边区伪栅电极层的工艺对所述核心区基底造成损耗或损伤，从而有利于提高核心器件的性能。
可选方案中，形成所述牺牲层的工艺为原子层沉积工艺、低温氧化工艺或化学气相沉积工艺，与采用热氧化工艺形成所述牺牲层的方案相比，后续去除所述牺牲层的刻蚀工艺对所述牺牲层和隔离结构的刻蚀选择比较高，对所述牺牲层和层间介质层的刻蚀选择比较高，即所述刻蚀工艺对所述牺牲层的刻蚀速率远大于对所述隔离结构的刻蚀速率，所述刻蚀工艺对所述牺牲层的刻蚀速率远大于对所述层间介质层的刻蚀速率，从而可以降低后续去除所述牺牲层的工艺难度，减小所述刻蚀工艺对所述隔离结构和层间介质层的刻蚀损耗。
可选方案中，所述牺牲层还覆盖所述第一开口侧壁、所述层间介质层顶部、以及所述周边区的伪栅结构顶部，因此能够有效抑制自然氧化层在所述伪栅结构顶部的生长；与自然氧化层相比，当后续对所述基底进行清洗处理以露出所述周边区的伪栅电极层顶部时，所述清洗处理对所述牺牲层的去除速率更大，从而有利于减少所述清洗处理的工艺时间。
可选方案中，形成所述牺牲层后，去除所述周边区的伪栅电极层之前，还包括步骤：在所述第一开口中填充第二光刻胶层，所述第二光刻胶层覆盖所述牺牲层；所述第二光刻胶层用于在后续去除所述周边区伪栅电极层的过程中，进一步对所述核心区基底起到保护作用，从而防止去除所述周边区伪栅电极层的工艺对所述核心区基底造成损耗或损伤。
可选方案中，在对所述第二光刻胶层进行曝光处理后，采用显影液去除所述第二光刻胶层；与采用灰化(Asher)和湿法去胶(Wet Strip)相结合的工艺或采用湿法刻蚀工艺以去除所述第二光刻胶层的方案相比，采用显影液的方案可以减小对所述周边区栅氧化层的损耗或等离子体损伤。
可选方案中，形成所述栅氧化层的步骤包括：在所述基底上形成氧化材料层；对所述氧化材料层进行等离子体氮化工艺；在所述等离子体氮化工艺后，对所述氧化材料层进行等离子体氮化退火工艺。因此，所述氧化材料层表面部分厚度的材料转化为掺氮氧化材料层，即所形成栅氧化层包括氧化层以及位于所述氧化层上的掺氮氧化层(NitridedOxide Layer)，在后续去除所述牺牲层的过程中，所述掺氮氧化层对所述周边区的氧化层起到保护作用，因此在去除所述牺牲层后，所述周边区的栅氧化层的损耗较小甚至没有损耗。
可选方案中，与先去除核心区和周边区的伪栅电极层、再去除所述核心区栅氧化层的方案相比，本发明所述技术方案在改善半导体器件性能和可靠性的同时，未增加光罩的使用，因此可以避免工艺成本的增加。
附图说明
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图18是本发明半导体结构一实施例的结构示意图；。
具体实施方式
由背景技术可知，半导体器件的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
半导体器件按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
所以，一种半导体结构的形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括用于形成核心器件的核心区以及用于形成周边器件的周边区；形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁表面和部分顶部表面，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；形成所述层间介质层后，去除所述核心区和周边区的伪栅电极层；去除所述伪栅电极层后，形成覆盖所述周边区栅氧化层的光刻胶层；以所述光刻胶层为掩膜，刻蚀去除核心区的栅氧化层；去除所述光刻胶层。
其中，去除所述光刻胶层的工艺主要包括：灰化(Asher)和湿法去胶(Wet Strip)相结合的工艺或湿法刻蚀工艺。由于所述周边区栅氧化层暴露在去除所述光刻胶层的工艺环境中，因此当采用灰化和湿法去胶相结合的工艺以去除所述光刻胶层时，容易对所述周边区栅氧化层造成等离子体损伤；当采用湿法刻蚀的方式以去除所述光刻胶层时，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液(即SPM溶液)，因此所述湿法刻蚀工艺容易对所述周边区栅氧化层造成刻蚀损耗，从而导致所述周边区栅氧化层的质量以及厚度均一性的下降，进而导致周边器件的可靠性下降，例如栅介质层完整性。
为了解决所述技术问题，本发明去除核心区的伪栅结构，在所述核心区的层间介质层内形成露出基底的第一开口；在所述第一开口露出的基底上形成牺牲层；形成所述牺牲层后，去除所述周边区的伪栅电极层。一方面，所述周边区伪栅电极层能够在去除光刻胶层的过程中对所述周边区栅氧化层起到保护作用，避免去除光刻胶层的工艺对所述周边区栅氧化层造成损耗或等离子体损伤，从而提高所述周边区栅氧化层的质量和厚度均一性，进而提高所形成半导体器件的性能，提高周边器件的可靠性；另一方面，所述牺牲层能够在后续去除所述周边区伪栅电极层的过程中，对所述核心区基底起到保护作用，避免去除所述周边区伪栅电极层的工艺对所述核心区基底造成损耗或损伤，从而有利于提高核心器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，所述基底包括核心区Ⅰ和周边区Ⅱ。
本实施例中，所形成半导体结构具有鳍式结构，即所形成的半导体器件为鳍式场效应晶体管，因此所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。在其他实施例中，所形成半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
所述衬底100为后续形成半导体结构提供工艺操作平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，根据实际工艺需求，所述衬底100用于形成阈值电压(Vt)不同的半导体器件。
所述核心区Ⅰ衬底100用于形成核心器件，所述周边区Ⅱ衬底100用于形成周边(I/O)器件，所述周边器件的阈值电压大于所述核心器件的阈值电压；且所述核心区Ⅰ可用于形成不同阈值电压的核心器件，所述周边区Ⅱ可用于形成不同阈值电压的周边器件；所述衬底100可用于形成N型器件和P型器件中的一种或两种。
本实施例中，所述核心区Ⅰ和周边区Ⅱ为相邻区域。在其他实施例中，所述核心区和周边区还可以不相邻。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部硬掩膜层200(如图1所示)；以所述鳍部硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2，需要说明的是，提供所述基底后，还包括步骤：在所述鳍部110表面形成衬垫氧化层(Liner Oxide)120。
本实施例中，通过对所述鳍部110进行氧化处理以形成所述衬垫氧化层120。
所述衬垫氧化层120的作用包括：一方面，在刻蚀形成所述衬底100和鳍部110的过程中，所述刻蚀工艺容易对所述鳍部110造成损伤，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110表面的损伤，去除所述鳍部110表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110凸出的棱角部分，起到对所述鳍部110进行尖角圆化(Corner Rounding)处理的效果，避免所述鳍部110的顶角尖端放电问题，有利于改善后续所形成半导体器件的电学性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用原位水汽生成(In-situ Stream Generation，ISSG)氧化工艺对所述鳍部110进行氧化处理，以形成所述衬垫氧化层120。
本实施例中，所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层120还位于所述衬底100表面和所述鳍部掩膜层200表面。所述衬底100和鳍部110的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面和鳍部110侧壁的衬垫氧化层120的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层120的材料为氮氧化硅。
结合参考图3，还需要说明的是，形成所述衬垫氧化层120后，还包括步骤：在所述衬底100上形成隔离结构(Shallow Trench Isolation，STI)101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜的顶部高于所述衬垫氧化层120的顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；去除所述鳍部掩膜层200；去除部分厚度的隔离膜，剩余所述隔离膜作为所述隔离结构101。
为了提高形成隔离膜工艺的填孔(gap-filling)能力，使所形成隔离膜的致密性较好，本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离膜。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺(HARP CVD)形成所述隔离膜。
本实施例中，在去除部分厚度的所述隔离膜的过程中，还去除高于所述隔离结构101顶部的衬垫氧化层120。
结合参考图4至图6，在所述基底(未标示)上形成伪栅结构(Dummy Gate)(未标示)，所述伪栅结构包括栅氧化层(未标示)以及位于所述栅氧化层上的伪栅电极层140(如图6所示)。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成半导体结构的栅极结构，所述伪栅结构为后续形成栅极结构占据空间位置。
本实施例中，所述栅氧化层的材料包括氧化硅。具体地，所述栅氧化层包括氧化层130(如图6所示)，所述氧化层130的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以包括氮氧化硅。
本实施例中，所述伪栅电极层140的材料为多晶硅。在其他实施例中，所述伪栅电极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，因此所述伪栅结构横跨所述鳍部110，且覆盖所述鳍部110的部分侧壁表面和部分顶部表面。
本实施例中，所述伪栅电极层140横跨所述核心区Ⅰ和周边区Ⅱ。在其他实施例中，所述核心区和周边区还可以分别形成所述伪栅电极层。
其中，形成所述栅氧化层的步骤包括：在所述基底上形成氧化材料层131(如图4所示)；对所述氧化材料层131进行等离子体氮化工艺(Decoupled Plasma Nitridation，DPN)；在所述等离子体氮化工艺后，对所述氧化材料层131进行氮化后退火工艺(PostNitridation Anneal，PNA)。
具体地，所述氧化材料层131横跨所述鳍部110，且覆盖所述鳍部110的顶部表面和侧壁表面。
所述等离子体氮化工艺用于氮化部分厚度的所述氧化材料层131，从而在不影响所述氧化材料层131物理厚度的同时，降低所述氧化材料层131的电性厚度，进而提高半导体器件的与时间相关电介质击穿(Time Dependent Dielectric Breakdown，TDDB)可靠性性能。也就是说，经过所述等离子体氮化工艺后，所述氧化材料层131表面部分厚度的材料转化为掺氮氧化材料层(Nitrided Oxide Layer)132(如图5所示)。
本实施例中，所述氧化材料层131的材料为氧化硅，所述掺氮氧化材料层132材料相应为氮氧化硅。
为了保证对所述氧化材料层131的掺氮效果，所述等离子体氮化工艺的参数需控制在合理范围内。本实施例中，所述等离子体氮化工艺的参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50标准毫升每分钟至120标准毫升每分钟，氦气的气体流量为80标准毫升每分钟至150标准毫升每分钟。
本实施例中，根据实际工艺需求，所述掺氮氧化材料层132的厚度为
Figure BDA0001362070210000091
至
Figure BDA0001362070210000092
所述氮化后退火工艺用于固化掺入所述氧化材料层131内的氮离子、改善所述等离子体氮化工艺后所述氧化材料层131内硅的界面态。
为了保证所述等离子体氮化工艺后所述氧化材料层131内硅的界面态的改善效果，并避免所述氧化材料层131内的氮离子发生衰退或离子分布发生改变的问题，所述氮化后退火工艺的参数需控制在合理范围内。本实施例中，所述氮化后退火工艺的参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至30秒，压强为0.4托至1托，反应气体为氧气，氧气的气体流量为0.5标准升每分钟至2标准升每分钟。
如图6所示，本实施例中，形成所述掺氮氧化材料层132(如图5所示)后，在所述掺氮氧化材料层132上形成伪栅材料层；对所述伪栅材料层进行平坦化工艺；在所述平坦化工艺后，在所述伪栅材料层上形成栅极掩膜层210；以所述栅极掩膜层210为掩膜刻蚀所述伪栅材料层，露出所述掺氮氧化材料层132，形成位于所述掺氮氧化材料层132上的伪栅电极层140，所述伪栅电极层140横跨所述鳍部110且位于所述鳍部110的部分顶部和部分侧壁上。
相应的，形成所述伪栅电极层140后，刻蚀去除所述伪栅电极层140露出的掺氮氧化材料层132和剩余氧化材料层131(如图5所示)，露出所述鳍部110的表面，被所述伪栅电极层140覆盖的剩余掺氮氧化材料层132作为掺氮氧化层135，被所述伪栅电极层140覆盖的剩余氧化材料层131作为氧化层130，所述氧化层130和掺氮氧化层135用于构成所述栅氧化层，所述栅氧化层横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁的表面。
其中，所述栅氧化层用于构成所形成周边器件的栅介质层；所述伪栅电极层140、掺氮氧化层135和氧化层130用于构成所述伪栅结构。
需要说明的是，形成所述伪栅结构后，保留位于所述伪栅电极层140顶部的所述栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述伪栅结构顶部起到保护作用。
还需要说明的是，形成所述伪栅结构后，还包括步骤：在所述伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)。
所述源漏掺杂区用于作为后续所形成器件的源区(Source)或漏区(Drain)。
其中，当所形成的器件为N型器件时，则所述源漏掺杂区的掺杂离子为N型离子，所述N型离子包括P、As和Sb中的一种或多种；当所形成的器件为P型器件时，则所述源漏掺杂区的掺杂离子为P型离子，所述P型离子包括B、Ga和In中的一种或多种。
参考图7，在所述伪栅结构(未标示)露出的基底(未标示)上形成层间介质层102，所述层间介质层102露出所述伪栅结构的顶部。
所述层间介质层102用于实现半导体结构之间的电隔离，也用于定义后续所形成栅极结构的尺寸和位置。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述隔离结构101上形成层间介质膜，所述层间介质膜还覆盖所述伪栅电极层140顶部；研磨去除高于所述伪栅电极层140顶部的层间介质膜，露出所述伪栅电极层140顶部，剩余层间介质膜作为所述层间介质层102。
需要说明的是，所述伪栅电极层140顶部形成有所述栅极掩膜层210(如图6所示)，因此在研磨去除高于所述伪栅电极层140顶部的层间介质膜的过程中，还研磨去除所述栅极掩膜层210，即所形成的层间介质层102顶部与所述伪栅电极层140顶部齐平。
结合参考图8至图10，去除所述核心区Ⅰ的伪栅结构(未标示)，在所述核心区Ⅰ的层间介质层102内形成露出所述基底(未标示)的第一开口141(如图10所示)。
所述第一开口141为后续形成核心器件的栅极结构提供空间位置。
具体地，去除所述核心区Ⅰ的伪栅结构的步骤包括：在所述周边区Ⅱ的伪栅结构上形成第一光刻胶层220(如图8所示)；以所述第一光刻胶层220为掩膜，刻蚀去除所述核心区Ⅰ的伪栅电极层140(如图7所示)；刻蚀去除所述核心区Ⅰ的伪栅电极层140后，去除所述第一光刻胶层220；去除所述第一光刻胶层220后，去除所述核心区Ⅰ的栅氧化层(未标示)。
本实施例中，采用干法刻蚀工艺、湿法刻蚀、或干法刻蚀和湿法刻蚀相结合的刻蚀工艺，去除所述核心区Ⅰ的伪栅电极层140。
本实施例中，去除所述第一光刻胶层220的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液(即SPM溶液)。在其他实施例中，去除所述第一光刻胶层的工艺为灰化(Asher)和湿法去胶(Wet Strip)相结合的工艺。
需要说明的是，去除所述核心区Ⅰ的伪栅电极层140后，露出所述掺氮氧化层135，去除所述第一光刻胶层220的工艺还会对氧化材料和掺氮氧化材料造成刻蚀损耗，尤其是掺氮氧化材料，因此在去除所述第一光刻胶层220的工艺过程中，还去除所述掺氮氧化层135，甚至还会去除部分厚度的所述氧化层130。
还需要说明的是，在去除所述第一光刻胶层220之后去除所述核心区Ⅰ的氧化层130，因此所述核心区Ⅰ的氧化层130能够在去除所述第一光刻胶层220的工艺过程中，对所述核心区Ⅰ鳍部110起到保护作用，避免去除所述第一光刻胶层220的工艺对所述核心区Ⅰ鳍部110造成损耗或等离子体损伤，从而有利于提高所形成核心器件的性能。
此外，由于所述周边区Ⅱ的伪栅电极层140覆盖所述掺氮氧化层135，因此所述周边区Ⅱ伪栅电极层140能够在去除所述第一光刻胶层220的过程中对所述周边区Ⅱ的掺氮氧化层135和氧化层130起到保护作用，避免去除所述第一光刻胶层220的工艺对所述周边区Ⅱ的栅氧化层造成损耗或等离子体损伤，从而提高所述周边区Ⅱ栅介质层的质量和厚度均一性，进而提高所形成半导体器件的性能，提高周边器件的可靠性，例如栅介质层完整性。
核心器件的工作电压比周边器件的工作电压小，为了防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。为此，本实施例中，通过去除所述核心区Ⅰ的栅氧化层，从而使后续周边器件的栅介质层厚度大于核心器件的栅介质层厚度。
本实施例中，采用SiCoNi刻蚀系统或Certas刻蚀系统，去除所述核心区Ⅰ的氧化层130。其中，所述Certas刻蚀系统采用的刻蚀气体为气态氢氟酸。
由于SiCoNi刻蚀系统或Certas刻蚀系统对所述伪栅电极层140具有较高的刻蚀选择比，即对所述伪栅电极层140的刻蚀速率大于对所述层间介质层102的刻蚀速率，从而在刻蚀去除所述伪栅电极层140时，可以减小对所述层间介质层102的损耗。
本实施例中，去除所述核心区Ⅰ的伪栅结构后，所述第一开口141露出所述核心区Ⅰ的部分鳍部110和部分隔离结构101表面。
参考图11，在所述第一开口141露出的基底(未标示)上形成牺牲层155。
所述牺牲层155用于在后续去除所述周边区Ⅱ伪栅电极层140的过程中，对所述核心区Ⅰ基底起到保护作用，避免去除所述周边区Ⅱ伪栅电极层140的工艺对所述核心区Ⅰ基底造成损耗或损伤。
后续步骤还包括在所述第一开口141中填充第二光刻胶层，所述牺牲层155还能够隔绝后续所形成第二光刻胶层和所述核心区Ⅰ基底，从而避免所述第二光刻胶层与所述核心区Ⅰ基底相接触，进而避免所述第二光刻胶层对所述核心区Ⅰ基底产生不良影响。
具体地，所述牺牲层155形成于所述核心区Ⅰ的鳍部110表面，从而对所述鳍部110起到保护作用。
需要说明的是，后续还需去除所述牺牲层155，因此所述牺牲层155的材料为易于被去除的材料，且所述牺牲层155的工艺兼容性较高，从而避免对所述核心区Ⅰ基底产生不良影响。
本实施例中，所述牺牲层155的材料为氧化硅。在其他实施例中，所述牺牲层的材料为氮氧化硅。
所述牺牲层155的厚度不宜过小，也不宜过大。如果所述牺牲层155的厚度过小，则在后续工艺中对所述核心区Ⅰ鳍部110的保护效果较差；如果所述牺牲层155的厚度过大，相应会增加后续去除所述牺牲层155的工艺难度，容易在去除所述牺牲层155时对所述周边区Ⅱ的掺氮氧化层135和氧化层130造成损耗。为此，本实施例中，所述牺牲层155的厚度为
Figure BDA0001362070210000131
至
Figure BDA0001362070210000132
在一些具体实施例中，所述牺牲层155的厚度为
Figure BDA0001362070210000133
形成所述牺牲层155的工艺可以为原子层沉积工艺(Atomic Layer Deposition，ALD)、低温氧化工艺(Low Temperature Oxidation，LTO)或化学气相沉积工艺(ChemicalVapor Deposition，CVD)。
与采用热氧化工艺形成所述牺牲层的方案相比，本实施例中，后续去除所述牺牲层155的刻蚀工艺对所述牺牲层155和隔离结构101的刻蚀选择比较高，对所述牺牲层155和层间介质层102的刻蚀选择比较高，即所述刻蚀工艺对所述牺牲155的刻蚀速率远大于对所述隔离结构101的刻蚀速率，所述刻蚀工艺对所述牺牲层155的刻蚀速率远大于对所述层间介质层102的刻蚀速率，从而可以降低后续去除所述牺牲层155的工艺难度，减小所述刻蚀工艺对所述隔离结构101和层间介质层102的刻蚀损耗。
本实施例中，形成所述牺牲层155的工艺为原子层沉积工艺。因此，所述牺牲层155还覆盖所述第一开口141侧壁、所述层间介质层102顶部、所述第一开口141露出的隔离结构101顶部、以及所述周边区Ⅱ的伪栅电极层140顶部。
具体地，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为100摄氏度至500摄氏度，压强为5毫托至20托。其中，所述原子层沉积工艺的沉积次数根据所述牺牲层155的厚度而定。
在半导体结构的形成工艺过程中，所述周边区Ⅱ的伪栅电极层140顶部容易形成自然氧化层(Native Oxide)，通过使所述牺牲层155覆盖所述周边区Ⅱ的伪栅电极层140侧壁和顶部，能够有效抑制自然氧化层在所述伪栅电极层140表面的生长；与自然氧化层相比，当后续对所述基底进行清洗处理以露出所述周边区Ⅱ的伪栅电极层140顶部时，所述清洗处理对所述牺牲层155的去除速率更大，从而有利于减少所述清洗处理的工艺时间。
结合参考图12，需要说明的是，形成所述牺牲层155后，还包括步骤：在所述第一开口141(如图11所示)中填充第二光刻胶层230，所述第二光刻胶层230覆盖所述牺牲层155。
后续去除所述周边区Ⅱ的伪栅电极层140之前，需先对所述基底(未标示)进行清洗处理，以去除所述周边区Ⅱ伪栅电极层140顶部的牺牲层155，露出所述周边区Ⅱ的伪栅电极层140顶部；所述第二光刻胶层230用于对所述鳍部110表面的牺牲层155起到保护作用，避免所述鳍部110表面的牺牲层155在所述清洗处理过程中被去除，从而防止出现所述鳍部110暴露的问题，进而能够进一步对所述核心区Ⅰ的鳍部110起到保护作用，防止去除所述周边区Ⅱ伪栅电极层140的工艺对所述核心区Ⅰ的鳍部110造成损耗或损伤。
而且，所述第二光刻胶层230和所述核心区Ⅰ鳍部110之间形成有所述牺牲层155，因此，所述第二光刻胶层230的形成对所述核心区Ⅰ鳍部110质量的影响较小。
本实施例中，所述第二光刻胶层230为正性光刻胶材料。也就是说，所述第二光刻胶层230经曝光工艺后，可溶解于显影液中，即后续可以采用曝光显影的方式去除所述第二光刻胶层230。
具体地，形成所述第二光刻胶层230的步骤包括：在所述第一开口141中填充光刻胶材料层，所述光刻胶材料层还覆盖所述牺牲层155顶部；去除高于所述牺牲层155顶部的光刻胶材料层，所述第一开口141中的剩余光刻胶材料层作为所述第二光刻胶层230。
通过去除高于所述牺牲层155顶部的光刻胶材料层，以保留所述周边区Ⅱ伪栅电极层140顶部的牺牲层155，从而有效抑制自然氧化层在所述伪栅电极层140顶部的生长，进而有利于减少所述清洗处理的工艺时间。
本实施例中，采用平坦化工艺，去除高于所述牺牲层155顶部的光刻胶材料层。具体地，所述平坦化工艺可以为化学机械研磨工艺。在其他实施例中，还可以采用回刻(Etchback)的方式，去除高于所述牺牲层顶部的光刻胶材料层。
结合参考图13至图15，形成所述牺牲层155后，去除所述周边区Ⅱ的伪栅电极层140(如图13所示)，在所述周边区Ⅱ的层间介质层102内形成第二开口142(如图15所示)。
本实施例中，去除所述周边区Ⅱ伪栅电极层140的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨(TMAH)溶液，所述四甲基氢氧化氨溶液为碱性显影液，还可用于去除曝光后的所述第二光刻胶层230。也就是说，当所述第二光刻胶层230曝光后，可以在同一工艺步骤中，采用四甲基氢氧化氨溶液去除所述第二光刻胶层230和所述周边区Ⅱ的伪栅电极层140，从而有利于简化工艺步骤。
如图13所示，本实施例中，在所述第一开口141中填充所述第二光刻胶层230后，去除所述周边区Ⅱ的伪栅电极层140之前，还包括步骤：采用氢氧化铵溶液对所述基底进行清洗处理。
所述清洗处理用于去除所述周边区Ⅱ伪栅电极层140顶部的牺牲层155，以露出所述周边区Ⅱ伪栅电极层140，从而为后续去除所述周边区Ⅱ伪栅电极层140的工序提供工艺基础。相应的，所述清洗处理还去除所述层间介质层102顶部的牺牲层155。
本实施例中，在保证去除所述牺牲层155的工艺效果的同时，避免工艺时间和资源的浪费，所述清洗工艺的清洗时间为2秒至30秒。
需要说明的是，所述第二光刻胶层230未经曝光工艺时，不与所述氢氧化铵溶液发生反应，因此所述清洗工艺对所述第二光刻胶层230的损耗较小，所述第二光刻胶层230能够较好地起到保护所述第一开口141中牺牲层155的作用。
因此，如图14所示，本实施例中，在对所述基底进行清洗工艺后，去除所述周边区Ⅱ伪栅电极层140之前，还包括步骤：对所述第二光刻胶层230进行曝光工艺。
所述曝光工艺用于使所述第二光刻胶层230发生光化学反应，从而为后续通过四甲基氢氧化氨溶液去除所述第二光刻胶层230提供工艺基础。如图14所示，经曝光工艺后的所述第光刻胶层230材料发生改变。其中，所述曝光工艺的具体参数根据所述第一开口141的宽度和深度而定。
也就是说，本实施例中，采用显影液去除所述第二光刻胶层230。与采用灰化和湿法去胶相结合的工艺或采用湿法刻蚀工艺以去除所述第二光刻胶层的方案相比，通过采用显影液去除所述第二光刻胶层230的方案，可以减小去除所述第二光刻胶层230的工艺对所述周边区Ⅱ的掺氮氧化层135和氧化层130造成的损耗或等离子体损伤。
而且，由于在同一工艺步骤中去除所述第二光刻胶层230和周边区Ⅱ的伪栅电极层140，因此与先去除核心区和周边区的伪栅电极层、再去除所述核心区栅氧化层的方案相比，在改善半导体器件的性能和可靠性的同时，未增加光罩的适用，因此可以避免工艺成本的增加。
参考图16，形成所述第二开口142后，去除所述牺牲层155(如图15所示)。
本实施例中，去除所述牺牲层155的工艺为湿法刻蚀工艺。
所述牺牲层155的材料为氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。其中，所述湿法刻蚀工艺的具体参数根据所述牺牲层155的厚度而定。
与采用干法刻蚀的方案相比，通过采用湿法刻蚀工艺，在有效去除牺牲层155的同时，能够避免杂质元素的引入。
需要说明的是，所述周边区Ⅱ的掺氮氧化层135由所述氧化层130的材料转化而成，在去除所述牺牲层155的过程中，所述湿法刻蚀工艺对所述掺氮氧化层135的损耗较小，因此所述掺氮氧化层135对所述周边区Ⅱ的氧化层130起到保护作用，从而减小所述湿法刻蚀工艺对所述周边区Ⅱ栅氧化层(未标示)的损耗，进而有利于提高所形成周边器件的栅介质层的质量。
参考图17，去除所述牺牲层155(如图15所示)后，在所述第一开口141底部和侧壁、所述第二开口142侧壁以及所述第二开口142中的栅氧化层(未标示)上形成高k栅介质层150。
具体地，所述高k栅介质层150横跨所述鳍部110，且覆盖所述鳍部110的部分侧壁和部分顶部，其中，所述核心区Ⅰ的高k栅介质层150覆盖所述鳍部110的部分侧壁和部分顶部表面，所述周边区Ⅱ的高k栅介质层150覆盖所述掺氮氧化层135。
所述高k栅介质层150的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层150的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，采用原子层沉积工艺形成所述高k栅介质层150，因此所述高k栅介质层150还形成于所述层间介质层102顶部。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述高k栅介质层。
需要说明的是，形成所述高k栅介质层150之前，还包括步骤：在所述鳍部110表面形成界面层(IL，Interfacial Layer)(图未示)。
形成所述界面层的工艺为氧化工艺，因此所述界面层形成于核心区Ⅰ的鳍部110表面。
所述界面层为形成所述高k栅介质层150层提供良好的界面基础，从而提高所述高k栅介质层150的质量，减小所述高k栅介质层150与所述鳍部110之间的界面态密度，且避免所述高k栅介质层150与所述鳍部110直接接触造成的不良影响。本实施例中，形成所述界面层的工艺为化学氧化工艺，所述界面层的材料为氧化硅。
所述核心区Ⅰ用于形成核心器件，所述周边区Ⅱ用于形成周边器件，因此，所述核心区Ⅰ的界面层和高k栅介质层150用于作为所形成核心器件的栅介质层，所述周边区Ⅱ的氧化层130、掺氮氧化层135和高k栅介质层150用于作为所形成周边器件的栅介质层。
需要说明的是，形成所述高k栅介质层150后，后续步骤还包括在所述第一开口141和第二开口142中填充金属层，以形成栅极结构。其中，所述栅极结构为金属栅极结构。
具体地，所述第一开口141中的界面层(图未示)、高k栅介质层150和金属层用于构成所形成核心器件的金属栅极结构，所述第二开口142中的氧化层130、掺氮氧化层135、高k栅介质层150和金属层用于构成所形成周边器件的金属栅极结构。
参考图18，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。
所述半导体结构包括：基底(未标示)，所述基底包括核心区Ⅰ和周边区Ⅱ；伪栅结构(未标示)，位于所述周边区Ⅱ的基底上，所述伪栅结构包括栅氧化层(未标示)以及位于所述栅氧化层上的伪栅电极层340；层间介质层302，位于所述基底上，所述层间介质层302露出所述伪栅结构的顶部，且所述层间介质层302内具有露出所述核心区Ⅰ部分基底的开口(未标示)；牺牲层355，位于所述开口露出的基底上。
本实施例中，所述半导体结构具有鳍式结构，即半导体器件为鳍式场效应晶体管，因此所述基底包括衬底300以及位于所述衬底300上分立的鳍部310。在其他实施例中，所述半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
对所述衬底300和鳍部310的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，所述半导体结构还包括：位于所述衬底300上的隔离结构301，所述隔离结构301的顶部低于所述鳍部310的顶部。
所述隔离结构301作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部310起到隔离作用。本实施例中，所述隔离结构301的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述半导体结构还包括衬垫氧化层320，所述衬垫氧化层320位于所述隔离结构301和鳍部310之间，还位于所述隔离结构301和衬底300之间。
本实施例中，所述衬垫氧化层320的材料为氧化硅。对所述衬垫氧化层320的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
所述伪栅结构为形成周边器件的栅极结构占据空间位置。
具体地，所述栅氧化层横跨所述周边区Ⅱ的鳍部310，且覆盖所述周边区Ⅱ鳍部310的部分侧壁表面和部分顶部表面。
本实施例中，所述栅氧化层的材料包括氧化硅。具体地，所述栅氧化层包括氧化层330，所述氧化层330的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以包括氮氧化硅。
本实施例中，所述伪栅电极层340的材料为多晶硅。在其他实施例中，所述伪栅电极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
需要说明的是，在形成所述栅氧化层的工艺过程中，采用了等离子体氮化工艺和氮化后退火工艺，因此所述栅氧化层还包括：掺氮氧化层335，所述掺氮氧化层335位于所述氧化层330和所述伪栅电极层340之间。
所述氧化层330的材料为氧化硅，所述掺氮氧化层335的材料相应为氮氧化硅。
所述层间介质层302用于实现半导体结构之间的电隔离。
所述层间介质层302的材料为绝缘材料。本实施例中，所述层间介质层302的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述开口为形成核心器件的栅极结构提供空间位置。本实施例中，所述开口露出部分所述鳍部310，且还露出部分所述隔离结构301顶部。
所述牺牲层355用于在去除所述周边区Ⅱ伪栅电极层340的过程中，对所述核心区Ⅰ基底起到保护作用，避免去除所述周边区Ⅱ伪栅电极层340的工艺对所述核心区Ⅰ基底造成损耗或损伤。
具体地，所述牺牲层355位于所述开口340露出的鳍部310表面，从而对所述鳍部310起到保护作用。
在去除所述周边区Ⅱ的伪栅电极层340后，还需去除所述牺牲层355，因此所述牺牲层355的材料为易于被去除的材料，且所述牺牲层355的工艺兼容性较高，从而避免对所述核心区Ⅰ基底产生不良影响。
本实施例中，所述牺牲层355的材料为氧化硅。在其他实施例中，所述牺牲层的材料为氮氧化硅。
所述牺牲层355的厚度不宜过小，也不宜过大。如果所述牺牲层355的厚度过小，则对所述核心区Ⅰ鳍部310的保护效果较差；如果所述牺牲层355的厚度过大，相应会增加去除所述牺牲层355的工艺难度，容易在去除所述牺牲层355时对所述周边区Ⅱ的掺氮氧化层335和氧化层330造成损耗。为此，本实施例中，所述牺牲层355的厚度为
Figure BDA0001362070210000201
至
Figure BDA0001362070210000202
在一些具体实施例中，所述牺牲层355的厚度为
Figure BDA0001362070210000203
本实施例中，所述牺牲层155还覆盖所述开口侧壁、所述层间介质层102顶部、所述开口露出的隔离结构101顶部、以及所述周边区Ⅱ的伪栅电极层140顶部。
在半导体结构的形成工艺过程中，所述周边区Ⅱ的伪栅电极层140顶部容易形成自然氧化层，通过使所述牺牲层155覆盖所述周边区Ⅱ的伪栅电极层140侧壁和顶部，能够有效抑制自然氧化层在所述伪栅电极层140表面的生长；由于在半导体结构形成工艺中，在去除所述周边区Ⅱ的伪栅电极层340之前，需先对所述基底(未标示)进行清洗处理，以露出所述周边区Ⅱ的伪栅电极层340顶部，与自然氧化层相比，所述清洗处理对所述牺牲层155的去除速率更大，从而有利于减少所述清洗处理的工艺时间。
本实施例中，所述半导体结构还包括：光刻胶层400，所述光刻胶层400填充于所述开口中且覆盖所述牺牲层355。
所述光刻胶层400用于在所述清洗处理过程中对所述鳍部310表面的牺牲层355起到保护作用，避免所述鳍部310表面的牺牲层355在所述清洗处理过程中被去除，从而防止出现所述核心区Ⅰ鳍部110暴露的问题，进而能够进一步对所述核心区Ⅰ的鳍部310起到保护作用，防止去除所述周边区Ⅱ伪栅电极层340的工艺对所述核心区Ⅰ的鳍部310造成损耗或损伤。
而且，所述牺牲层355位于所述光刻胶层400和所述核心区Ⅰ鳍部310之间，因此，所述光刻胶层400对所述核心区Ⅰ鳍部110质量的影响较小。
本实施例中，所述光刻胶层400为正性光刻胶材料。也就是说，所述光刻胶层400经曝光工艺后，可溶解于显影液中，即可以采用曝光显影的方式去除所述光刻胶层400，相应的，还可以减小去除所述光刻胶层400的工艺对所述周边区Ⅱ的掺氮氧化层335和氧化层330造成的损耗或等离子体损伤。
所述层间介质层302中的开口通过去除所述核心区Ⅰ伪栅结构的方式形成，且在去除所述核心区Ⅰ的伪栅结构时，通常在所述周边区Ⅱ形成光刻胶材料层；本实施例中，所述周边区Ⅱ的伪栅电极层340覆盖所述掺氮氧化层335，因此所述周边区Ⅱ伪栅电极层340能够在去除所述光刻胶材料层的过程中对所述周边区Ⅱ的掺氮氧化层335和氧化层330起到保护作用，避免去除所述光刻胶材料层的工艺对所述周边区Ⅱ的栅氧化层造成损耗或等离子体损伤，从而提高所述周边区Ⅱ栅介质层的质量和厚度均一性，进而提高半导体器件的性能，提高周边器件的可靠性，例如栅介质层完整性；而且，当去除所述周边区Ⅱ的伪栅电极层340时，所述牺牲层355能够对所述核心区Ⅰ的基底起到保护作用，避免去除所述周边区Ⅱ伪栅电极层340的工艺对所述核心区Ⅰ基底造成损耗或损伤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括核心区和周边区；
在所述基底上形成伪栅结构，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的伪栅电极层；
在所述伪栅结构露出的基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；
去除所述核心区的伪栅结构，在所述核心区的层间介质层内形成露出所述基底的第一开口；
在所述第一开口露出的基底上形成牺牲层，所述牺牲层还覆盖所述第一开口侧壁、所述层间介质层顶部、以及所述周边区的伪栅结构顶部；
形成所述牺牲层后，去除所述周边区的伪栅电极层，在所述周边区的层间介质层内形成第二开口；
形成所述第二开口后，去除所述牺牲层；
去除所述牺牲层后，在所述第一开口底部和侧壁、所述第二开口侧壁以及所述第二开口中的栅氧化层上形成高k栅介质层；
形成所述牺牲层后，去除所述周边区的伪栅电极层之前，在所述第一开口中填充第二光刻胶层，所述第二光刻胶层覆盖所述牺牲层；
在所述第一开口中填充第二光刻胶层后，去除所述周边区的伪栅电极层之前，对所述基底进行清洗处理以去除所述周边区伪栅电极层顶部的牺牲层；
去除其余牺牲层之前，对所述第二光刻胶层进行曝光处理，并采用氢氧化铵溶液对所述基底进行清洗处理以去除所述第二光刻胶层和所述周边的伪栅电极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅结构的步骤包括：在所述周边区的伪栅结构上形成第一光刻胶层；
以所述第一光刻胶层为掩膜，刻蚀去除所述核心区的伪栅电极层；
刻蚀去除所述核心区的伪栅电极层后，去除所述第一光刻胶层；
去除所述第一光刻胶层后，去除所述核心区的栅氧化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述第一光刻胶层的工艺为灰化和湿法去胶相结合的工艺；
或者，
去除所述第一光刻胶层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为硫酸和双氧水的混合溶液。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅或氮氧化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为
Figure FDA0004100814450000021
至
Figure FDA0004100814450000022
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺为为原子层沉积工艺、低温氧化工艺或化学气相沉积工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅；去除所述牺牲层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅氧化层的材料包括氧化硅；
形成所述栅氧化层的步骤包括：在所述基底上形成氧化材料层；对所述氧化材料层进行等离子体氮化工艺；在所述等离子体氮化工艺后，对所述氧化材料层进行氮化后退火工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅电极层的材料为多晶硅；去除所述周边区的伪栅电极层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底上形成伪栅结构之前，还包括步骤：在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部顶部。
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