CN108695375A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108695375A
CN108695375A CN201710228370.4A CN201710228370A CN108695375A CN 108695375 A CN108695375 A CN 108695375A CN 201710228370 A CN201710228370 A CN 201710228370A CN 108695375 A CN108695375 A CN 108695375A
Authority
CN
China
Prior art keywords
substrate
layer
oxide
oxide layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710228370.4A
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710228370.4A priority Critical patent/CN108695375A/zh
Publication of CN108695375A publication Critical patent/CN108695375A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括用于形成核心器件的核心区以及用于形成周边器件的周边区；通过沉积工艺在基底上形成栅氧化层；在栅氧化层上形成伪栅电极层；在伪栅电极层露出的基底上形成层间介质层，层间介质层露出伪栅电极层顶部；去除伪栅电极层；去除核心区栅氧化层。在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入工艺，且形成栅氧化层的工艺通常为热氧化工艺，本发明通过沉积工艺在基底上形成栅氧化层，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此可以减少阈值电压离子注入工艺后注入离子的流失，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的半导体结构的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；通过沉积工艺，在所述基底上形成栅氧化层；在所述栅氧化层上形成伪栅电极层；在所述伪栅电极层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅电极层顶部；去除所述伪栅电极层；去除所述伪栅电极层后，去除所述核心区的栅氧化层。
可选的，所述沉积工艺的步骤包括：采用原子层沉积法或高温氧化物沉积法，在所述基底上形成第一氧化层；采用热氧化法，在所述第一氧化层和所述基底之间形成第二氧化层；采用原子层沉积法或高温氧化物沉积法，在所述第一氧化层上形成第三氧化层。
可选的，所述第一氧化层的厚度为至所述第二氧化层的厚度为至所述第三氧化层的厚度为至
可选的，采用原子层沉积法在所述基底上形成第一氧化层，所述第一氧化层的材料为氧化硅；形成所述第一氧化层的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至2次。
可选的，所述热氧化法的工艺为原位蒸汽生成氧化工艺。
可选的，所述第二氧化层的材料为氧化硅，所述原位蒸汽生成氧化工艺的参数包括：反应气体为O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，工艺温度为700摄氏度至1200摄氏度。
可选的，采用原子层沉积法在所述第一氧化层上形成第三氧化层，所述第三氧化层的材料为氧化硅；形成所述第三氧化层的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至3次。
可选的，所述栅氧化层的材料为氧化硅。
可选的，在所述基底上形成栅氧化层后，在所述栅氧化层上形成伪栅电极层之前，所述形成方法还包括：对所述基底进行退火处理。
可选的，所述退火处理的参数包括：退火温度为950摄氏度至1100摄氏度，退火时间为0.1秒至10秒，反应气体为N2或O2。
可选的，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述基底上形成栅氧化层的步骤中，所述栅氧化层横跨所述鳍部，且覆盖所述鳍部的侧壁表面和顶部表面。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；层间介质层，位于所述基底上，所述层间介质层内具有露出所述基底的开口；栅氧化层，位于所述开口露出的周边区基底上，所述栅氧化层通过沉积工艺形成。
可选的，所述栅氧化层包括：位于所述基底上的第一氧化层，所述第一氧化层通过原子层沉积法或高温氧化物沉积法形成；位于所述第一氧化层和基底之间的第二氧化层，所述第二氧化层通过热氧化法形成；位于所述第一氧化层上的第三氧化层，所述第三氧化层通过原子层沉积法或高温氧化物沉积法形成。
可选的，所述第一氧化层的厚度为至所述第二氧化层的厚度为至所述第三氧化层的厚度为至
可选的，所述基底包括衬底以及位于所述衬底上分立的鳍部；所述栅氧化层横跨所述鳍部，且覆盖所述鳍部的侧壁表面和顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，通过沉积工艺，在所述基底上形成栅氧化层；在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入(Vt Implant)工艺，且形成栅氧化层的工艺通常为热氧化工艺，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算(thermal budget)较少，因此通过本发明所述技术方案，可以减少阈值电压离子注入工艺后注入离子的流失，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度(即dopant sensitivity)、提高所形成半导体结构的载流子迁移率，且易于获得不同的器件阈值电压。
可选方案中，所述沉积工艺的步骤包括：采用原子层沉积法或高温氧化物沉积法，在所述基底上形成第一氧化层；采用热氧化法，在所述第一氧化层和所述基底之间形成第二氧化层；采用原子层沉积法或高温氧化物沉积法，在所述第一氧化层上形成第三氧化层。一方面，通过所述热氧化法，不仅有利于提高所述第一氧化层的致密度，使所形成栅氧化层的质量得到提高，而且可以降低所述栅氧化层和基底界面(interface)处的界面态密度，从而有利于提高所形成半导体结构的可靠性性能；另一方面，通过所述第一氧化层、第二氧化层和第三氧化层的形成工艺的合理搭配，在尽可能提高所述栅氧化层质量的同时，降低热预算，从而提高阈值电压对阈值电压离子注入工艺的敏感度。
可选方案中，在所述基底上形成栅氧化层后，在所述栅氧化层上形成伪栅电极层之前，所述形成方法还包括：对所述基底进行退火处理。通过所述退火处理，有利于进一步提高所述栅氧化层的质量。
本发明所提供的半导体结构包括栅氧化层，所述栅氧化层通过沉积工艺形成；在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入，且形成栅氧化层的工艺通常为热氧化工艺，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此本发明所述基底内注入离子的流失较少，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度、提高半导体结构的载流子迁移率，且易于获得不同的器件阈值电压。
可选方案中，所述栅氧化层包括：位于所述基底上的第一氧化层，所述第一氧化层通过原子层沉积法或高温氧化物沉积法形成；位于所述第一氧化层和基底之间的第二氧化层，所述第二氧化层通过热氧化法形成；位于所述第一氧化层上的第三氧化层，所述第三氧化层通过原子层沉积法或高温氧化物沉积法形成。一方面，所述热氧化法不仅有利于提高所述第一氧化层的致密度，使所述栅氧化层的质量得到提高，而且可以降低所述栅氧化层和基底界面处的界面态密度，从而有利于提高半导体结构的可靠性性能；另一方面，通过所述第一氧化层、第二氧化层和第三氧化层的形成工艺的合理搭配，在尽可能提高所述栅氧化层质量的同时，降低热预算，从而提高阈值电压对阈值电压离子注入工艺的敏感度。
附图说明
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构的电学性能有待提高。分析其原因在于：
在半导体结构的制造中，通常在提供基底后，形成隔离结构之前，对核心区基底进行阈值电压离子注入(Vt Implant)工艺。在所述阈值电压离子注入工艺后，所述基底经历多步退火步骤以及热氧化步骤，例如形成隔离结构过程中的退火处理、浅掺杂源漏极(LDD)工艺后的退火处理、源漏(S/D)注入后的退火处理、以及形成栅氧化层的热氧化工艺，因此所述阈值电压离子注入工艺后的热预算较大，从而容易导致所述阈值电压离子注入工艺所注入至所述基底内的离子发生流失，进而降低了阈值电压对阈值电压离子注入工艺的敏感度(即dopant sensitivity)、以及所形成半导体结构的载流子迁移率。
其中，形成栅氧化层的热氧化工艺对dopant sensitivity和载流子迁移率的影响尤为明显。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；通过沉积工艺，在所述基底上形成栅氧化层；在所述栅氧化层上形成伪栅电极层；在所述伪栅电极层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅电极层顶部；去除所述伪栅电极层；去除所述伪栅电极层后，去除所述核心区的栅氧化层。
本发明提供的半导体结构的形成方法的技术方案中，通过沉积工艺，在所述基底上形成栅氧化层；在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入工艺，且形成栅氧化层的工艺通常为热氧化工艺，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此通过本发明所述技术方案，可以减少阈值电压离子注入工艺后注入离子的流失，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度、提高所形成半导体结构的载流子迁移率，且易于获得不同的器件阈值电压。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图1，提供基底(未标示)，所述基底包括用于形成核心器件的核心区Ⅰ、以及用于形成周边器件的周边区Ⅱ。
本实施例中，所形成的器件为鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110；所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
需要说明的是，根据实际工艺需求，所述衬底100用于形成阈值电压(Vt)不同的半导体器件，所述周边器件(例如：I/O器件)的阈值电压大于所述核心器件的阈值电压，且所述核心区Ⅰ可用于形成不同阈值电压的核心器件；所述衬底100可用于形成N型器件和P型器件中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部硬掩膜层200；以所述鳍部硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图2，需要说明的是，提供所述基底后，所述形成方法还包括：在所述鳍部110表面形成衬垫氧化层(Liner Oxide)120。
本实施例中，通过对所述鳍部110进行氧化处理以形成所述衬垫氧化层120。
所述衬垫氧化层120的作用包括：一方面，在刻蚀形成所述衬底100和鳍部110的过程中，所述刻蚀工艺容易对所述鳍部110造成损伤，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110表面的损伤，去除所述鳍部110表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110凸出的棱角部分，起到对所述鳍部110进行尖角圆化(Corner Rounding)处理的效果，避免所述鳍部110的顶角尖端放电问题，有利于改善后续所形成半导体器件的电学性能。
所述氧化处理的工艺可以为氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用原位水汽生成(In-situ Stream Generation，ISSG)氧化工艺对所述鳍部110进行氧化处理，以形成所述衬垫氧化层120。
本实施例中，所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层120还位于所述衬底100表面和所述鳍部掩膜层200表面。所述衬底100和鳍部110的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面和鳍部110侧壁的衬垫氧化层120的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层120的材料为氮氧化硅。
结合参考图3，还需要说明的是，形成所述衬垫氧化层120后，所述形成方法还包括：在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上形成隔离膜，所述隔离膜的顶部高于所述鳍部掩膜层200(如图2所示)的顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；去除所述鳍部掩膜层200；去除所述鳍部掩膜层200后，去除部分厚度的隔离膜，剩余所述隔离膜作为所述隔离结构101。
为了提高形成隔离膜工艺的填孔(gap-filling)能力，使所形成隔离膜的致密性较好，本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离膜。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺(HARP CVD)形成所述隔离膜。
需要说明的是，在去除部分厚度的所述隔离膜的过程中，还去除高于所述隔离结构101顶部的衬垫氧化层120。
还需要说明的是，去除所述鳍部掩膜层200后，去除部分厚度的隔离膜之前，所述形成方法还包括：对所述核心区Ⅰ的鳍部110进行阈值电压离子注入(Vt Implant)工艺，且根据不同核心器件的阈值电压需求，设定合理的注入工艺参数。
结合参考图4至图6，通过沉积工艺，在所述基底(未标示)上形成栅氧化层130(如图6所示)。
所述栅氧化层130用于作为后续所形成周边器件的栅介质层的一部分。
具体地，形成所述栅氧化层130的步骤中，所述栅氧化层130横跨所述鳍部110，且覆盖所述鳍部110的侧壁表面和顶部表面。
相比热氧化工艺，沉积工艺的工艺温度较低，从而可以降低热预算，进而可以减少前述阈值电压离子注入工艺所注入进鳍部110内离子的流失。
本实施例中，为了降低所形成栅氧化层130和所述鳍部110界面处的界面态密度，从而提高半导体结构的可靠性性能，所述沉积工艺的步骤包括：采用原子层沉积法或高温氧化物(High Temperature Oxide，HTO)沉积法，在所述基底上形成第一氧化层131(如图4所示)；采用热氧化法，在所述第一氧化层131和所述基底之间形成第二氧化层132(如图4所示)；采用原子层沉积法或高温氧化物沉积法，在所述第一氧化层131上形成第三氧化层133(如图5所示)；所述第一氧化层131、第二氧化层132和第三氧化层133构成所述栅氧化层130。
其中，所述热氧化法还有利于提高所述第一氧化层131的致密度，从而提高所形成栅氧化层130的质量。
以下结合附图，对形成所述栅氧化层130的步骤做详细说明。
参考图4，本实施例中，采用原子层沉积法，在所述基底上形成第一氧化层131。
具体地，所述第一氧化层131形成于所述鳍部110表面和隔离结构101上。
通过原子层沉积法，从而可以提高所形成栅氧化层130的台阶覆盖(stepcoverage)能力。在其他实施例中，还可以采用高温氧化物沉积法形成所述第一氧化层；其中，所述高温氧化物沉积法的工艺温度小于热氧化法的工艺温度。
本实施例中，所述第一氧化层131的材料为氧化硅。
需要说明的是，所述第一氧化层131的厚度不宜过小，也不宜过大。如果所述第一氧化层131的厚度过小，相应会增加后续第二氧化层132的厚度，从而导致热预算的增加，或者，会增加后续第三氧化层133的厚度，从而导致所形成栅氧化层130的致密度较差；后续热氧化工艺的反应气体需透过所述第一氧化层131与所述鳍部110发生氧化反应，如果所述第一氧化层131的厚度过大，反而容易增加热预算。为此，本实施例中，所述第一氧化层131的厚度为至
相应的，本实施例中，形成所述第一氧化层131的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至2次。其中，所述原子层沉积法的沉积次数根据所述第一氧化层131的厚度而定。
参考图5，本实施例中，采用热氧化法，在所述第一氧化层131和所述基底(未标示)之间形成第二氧化层132。
具体地，所述热氧化法的工艺为原位蒸汽生成氧化(In-situ StreamGeneration，ISSG)工艺，所述第一氧化层131的材料为氧化硅。
需要说明的是，在所述热氧化法的步骤中，反应气体仅与硅材料发生反应，因此所述热氧化法通过消耗所述鳍部110材料以形成所述第二氧化层132，相应的，所述第二氧化层132位于所述第一氧化层131和所述鳍部110之间。
还需要说明的是，所述第二氧化层132的厚度不宜过小，也不宜过大。如果所述第二氧化层132的厚度过小，容易导致降低所形成栅氧化层130和所述鳍部110界面处的界面态密度的效果较差，从而难以提高半导体结构的可靠性性能；如果所述第二氧化层132的厚度过大，容易导致热预算过大，相应的，难以防止阈值电压离子注入工艺所注入至鳍部110内的离子的流失。为此，本实施例中，所述第二氧化层132的厚度为至
本实施例中，根据所述第二氧化层132的材料和厚度，合理设定所述原位蒸汽生成氧化工艺的参数。具体地，所述原位蒸汽生成氧化工艺的参数包括：反应气体为O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，工艺温度为700摄氏度至1200摄氏度。
参考图6，本实施例中，采用原子层沉积法，在所述第一氧化层131上形成第三氧化层133。
通过原子层沉积法，从而可以提高所形成栅氧化层130的台阶覆盖(stepcoverage)能力。在其他实施例中，还可以采用高温氧化物沉积法形成所述第三氧化层；其中，所述高温氧化物沉积法的工艺温度小于热氧化法的工艺温度。
本实施例中，所述第三氧化层133的材料为氧化硅。
所述第三氧化层133的厚度根据所形成栅氧化层130的厚度、所述第一氧化层131以及第二氧化层132的厚度而定。本实施例中，所述第三氧化层133的厚度为至
相应的，形成所述第三氧化层133的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至3次。其中，所述原子层沉积法的沉积次数根据所述第三氧化层133的厚度而定。
本实施例中，所述第一氧化层131、第二氧化层132和第三氧化层133构成所述栅氧化层130，相应的，所述栅氧化层130的材料为氧化硅。
其中，通过形成所述第二氧化层132的热氧化法，使得所形成栅氧化层130具有较高的致密度；且通过原子层沉积法以形成所述第一氧化层131和第二氧化层132的方案，相比仅采用热氧化法的方案，有利于降低热预算。
需要说明的是，结合参考图7，在所述基底(未标示)上形成栅氧化层130后，所述形成方法还包括：对所述基底进行退火处理135。
所述退火处理135用于进一步提高所述栅氧化层130的质量。
本实施例中，所述退火处理135的反应气体为N2或O2，也就是说，在N2或O2的退火氛围下进行所述退火处理135。
需要说明的是，所述退火处理135的退火温度不宜过低，也不宜过高。如果退火温度过低，则难以提高所述栅氧化层130的质量；如果退火温度过高，则容易引起热预算过高的问题。为此，本实施例中，所述退火处理135的退火温度为950摄氏度至1100摄氏度。
还需要说明的是，所述退火处理135的退火时间不宜过短，也不宜过长。如果退火时间过短，则难以提高所述栅氧化层130的质量；如果退火时间过长，反而容易造成资源和时间的浪费。为此，本实施例中，所述退火处理135的退火时间为0.1秒至10秒。
参考图8，在所述栅氧化层130上形成伪栅电极层140。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成半导体器件的金属栅极结构，所述伪栅电极层140为后续形成金属栅极结构占据空间位置。
所述伪栅电极层140的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层140的材料为多晶硅。
本实施例中，所述伪栅电极层140横跨所述核心区Ⅰ和周边区Ⅱ。在其他实施例中，所述核心区和周边区还可以分别形成有所述伪栅电极层。
具体地，形成所述伪栅电极层140的步骤包括：在所述栅氧化层130上形成伪栅电极材料层；对所述伪栅电极材料层进行平坦化工艺；在所述平坦化工艺后，在所述伪栅电极材料层上形成栅极掩膜层210；以所述栅极掩膜层210为掩膜，图形化所述伪栅电极材料层，剩余所述伪栅电极材料层作为所述伪栅电极层140。
本实施例中，所述伪栅电极层140横跨所述鳍部110，且覆盖所述鳍部110部分侧壁表面和部分顶部表面上的栅氧化层130。
需要说明的是，形成所述伪栅电极层140后，保留位于所述伪栅电极层140顶部上的所述栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述伪栅电极层140顶部起到保护作用。
参考图9，在所述伪栅电极层140露出的基底(未标示)上形成层间介质层102，所述层间介质层102露出所述伪栅电极层140顶部。
所述层间介质层102用于实现半导体结构之间的电隔离，也用于定义后续所形成金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述伪栅电极层140露出的栅氧化层130上形成介质材料层，所述介质材料层覆盖所述栅极掩膜层210顶部；通过化学机械研磨等方式去除高于所述伪栅电极层140顶部的介质材料层，露出所述伪栅电极层140顶部，剩余所述介质材料层作为所述层间介质层102。
本实施例中，在去除高于所述伪栅电极层140顶部的介质材料层的步骤中，还去除所述栅极掩膜层210。形成所述层间介质层102后，所述层间介质层102顶部与所述伪栅电极层140顶部齐平。
参考图10，去除所述伪栅电极层140(如图9所示)。
本实施例中，在同一步骤中，去除所述核心区Ⅰ和周边区Ⅱ的伪栅电极层140，在所述层间介质层102内形成开口135。
所述开口135为后续形成核心器件和周边器件的金属栅极结构提供空间位置。
本实施例中，采用干法刻蚀工艺、湿法刻蚀、或干法刻蚀工艺和湿法刻蚀相结合的工艺，去除所述核心区Ⅰ和周边区Ⅱ的伪栅电极层140。其中，由于所述刻蚀工艺对所述伪栅电极层140具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅电极层140的刻蚀速率大于对所述层间介质层102的刻蚀速率，从而在刻蚀去除所述伪栅电极层140时，可以减小对所述层间介质层102的损耗。
结合参考图11和图12，去除所述伪栅电极层140(如图9所示)后，去除所述核心区Ⅰ的栅氧化层130。
核心器件的工作电压比周边器件的工作电压小，为了防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。为此，本实施例中，通过去除所述核心区Ⅰ开口135中的栅氧化层130，从而使后续周边器件的栅介质层厚度大于核心器件的栅介质层厚度。
具体地，去除所述核心区Ⅰ的栅氧化层130的步骤包括：在所述周边区Ⅱ基底上形成光刻胶层220(如图11所示)，所述光刻胶层220覆盖所述周边区Ⅱ的栅氧化层130表面；以所述光刻胶层220为掩膜，刻蚀去除所述核心区Ⅰ开口135内的栅氧化层130，露出所述核心区Ⅰ的部分鳍部110；去除所述光刻胶层220。
本实施例中，采用干法刻蚀工艺刻蚀去除所述核心区Ⅰ开口135内的栅氧化层130；去除所述核心区Ⅰ开口135内的栅氧化层130后，采用湿法去胶或灰化工艺去除所述光刻胶层220。
需要说明的是，本实施例中，去除所述核心区Ⅰ开口135内的栅氧化层130后，后续步骤还包括：在所述开口135的底部和侧壁、所述核心区Ⅰ的鳍部110表面、以及所述开口135中的栅氧化层130表面形成高k栅介质层(图未示)；形成所述高k栅介质层后，在所述开口135中填充金属层(图未示)，所述金属层顶部高于所述层间介质层102顶部；研磨去除高于所述层间介质层102顶部的金属层。
形成所述高k栅介质层的工艺可以为原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。本实施例中，所述高k栅介质层还形成于所述层间介质层102顶部。相应的，研磨去除高于所述层间介质层102顶部的金属层的同时，还研磨去除高于所述层间介质层102顶部的高k栅介质层。
本实施例中，所述高k栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述核心区Ⅰ用于形成核心器件，所述周边区Ⅱ用于形成周边器件，因此，所述核心区Ⅰ的高k栅介质层用于作为所形成核心器件的栅介质层，所述周边区Ⅱ的栅氧化层130和高k栅介质层用于作为所形成周边器件的栅介质层。
本实施例中，所述金属层的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，所述核心区Ⅰ的高k栅介质层和金属层用于构成所形成核心器件的金属栅极结构，所述周边区Ⅱ的栅氧化层130、高k栅介质层和金属层用于构成所形成周边器件的金属栅极结构。
本发明提供的半导体结构的形成方法的技术方案中，通过沉积工艺，在所述基底上形成栅氧化层；在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入工艺，且形成栅氧化层的工艺通常为热氧化工艺，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此通过本发明所述技术方案，可以减少阈值电压离子注入工艺后注入离子的流失，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度(即dopant sensitivity)、提高所形成半导体结构的载流子迁移率，且易于获得不同的器件阈值电压。
继续参考图12，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括用于形成核心器件的核心区Ⅰ、以及用于形成周边器件的周边区Ⅱ；层间介质层102，位于所述基底上，所述层间介质层102内具有露出所述基底的开口135；栅氧化层130，位于所述开口135露出的周边区Ⅱ基底上，所述栅氧化层130通过沉积工艺形成。
本实施例中，所述器件为鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为后续形成鳍式场效应晶体管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
需要说明的是，根据实际工艺需求，所述衬底100用于形成阈值电压(Vt)不同的半导体器件，所述周边器件(例如：I/O器件)的阈值电压大于所述核心器件的阈值电压，且所述核心区Ⅰ可用于形成不同阈值电压的核心器件；所述衬底100可用于形成N型器件和P型器件中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，平行于所述衬底100表面且沿垂直于鳍部110延伸方向上，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，所述半导体结构还包括：位于所述鳍部110露出衬底100上的隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述半导体结构还包括：位于所述隔离结构101和鳍部110之间、所述隔离结构101和衬底100之间的衬垫氧化层120。
所述衬垫氧化层120的作用包括：一方面，在刻蚀形成所述衬底100和鳍部110的过程中，所述刻蚀工艺容易对所述鳍部110造成损伤，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110表面的损伤，去除所述鳍部110表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层120的方案，能够修复所述鳍部110凸出的棱角部分，起到对所述鳍部110进行尖角圆化(Corner Rounding)处理的效果，避免所述鳍部110的顶角尖端放电问题，有利于改善后续所形成半导体器件的电学性能。
本实施例中，所述衬垫氧化层120通过对所述鳍部100和衬底100进行氧化的方式形成，所述衬底100和鳍部110的材料为硅，相应的，所述衬垫氧化层120的材料为氧化硅。
所述层间介质层102用于实现半导体结构之间的电隔离，也用于定义核心器件和周边器件的金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
所述栅氧化层130用于作为周边器件的栅介质层的一部分。本实施例中，所述栅氧化层130的材料为氧化硅。
具体地，所述栅氧化层130横跨所述鳍部110，且覆盖所述鳍部110的侧壁表面和顶部表面。
所述栅氧化层130通过沉积工艺形成，相比热氧化工艺，沉积工艺的工艺温度较低，从而可以降低热预算，进而可以减少阈值电压离子注入工艺所注入进鳍部110内离子的流失。
需要说明的是，为了降低所述栅氧化层130和所述鳍部110界面处的界面态密度，从而提高半导体结构的可靠性性能，所述栅氧化层130包括：位于所述基底上的第一氧化层131，所述第一氧化层131通过原子层沉积法或高温氧化物沉积法形成；位于所述第一氧化层131和基底之间的第二氧化层132，所述第二氧化层132通过热氧化法形成；位于所述第一氧化层131上的第三氧化层133，所述第三氧化层133通过原子层沉积法或高温氧化物沉积法形成。
其中，所述热氧化工艺还有利于提高所述第一氧化层131的致密度，从而提高所述栅氧化层130的质量。本实施例中，所述热氧化工艺为原位蒸汽生成氧化工艺。
本实施例中，所述第一氧化层131和第三氧化层133通过原子层沉积法形成。通过原子层沉积法，从而可以提高所述栅氧化层130的台阶覆盖(step coverage)能力。在其他实施例中，所述第一氧化层和第三氧化层还可以通过高温氧化物沉积法形成；其中，所述高温氧化物沉积法的工艺温度小于热氧化法的工艺温度。
具体地，所述第一氧化层131位于所述鳍部110表面和隔离结构101上。
本实施例中，所述栅氧化层130的材料为氧化硅，相应的，所述第一氧化层131的材料为氧化硅。
需要说明的是，所述第一氧化层131的厚度不宜过小，也不宜过大。如果所述第一氧化层131的厚度过小，相应会增加第二氧化层132的厚度，从而导致热预算的增加，或者，会增加第三氧化层133的厚度，从而导致所述栅氧化层130的致密度较差；热氧化工艺的反应气体需透过所述第一氧化层131与所述鳍部110发生氧化反应，如果所述第一氧化层131的厚度过大，反而容易增加热预算。为此，本实施例中，所述第一氧化层131的厚度为至
本实施例中，所述栅氧化层130的材料为氧化硅，相应的，所述第二氧化层132的材料为氧化硅。
需要说明的是，所述第二氧化层132的厚度不宜过小，也不宜过大。如果所述第二氧化层132的厚度过小，容易导致降低所述栅氧化层130和所述鳍部110界面处的界面态密度的效果较差，从而难以提高半导体结构的可靠性性能；如果所述第二氧化层132的厚度过大，容易导致热预算过大，相应的，难以防止阈值电压离子注入工艺所注入至鳍部110内的离子的流失。为此，本实施例中，所述第二氧化层132的厚度为至
需要说明的是，所述热氧化法的反应气体仅与硅材料发生反应，因此所述热氧化法通过消耗所述鳍部110材料以形成所述第二氧化层132，相应的，所述第二氧化层132位于所述第一氧化层131和所述鳍部110之间。
本实施例中，所述栅氧化层130的材料为氧化硅，相应的，所述第三氧化层133的材料为氧化硅。
所述第三氧化层133的厚度根据所述栅氧化层130的厚度、所述第一氧化层131以及第二氧化层132的厚度而定。本实施例中，所述第三氧化层133的厚度为至
其中，由于形成所述第二氧化层132的工艺为热氧化法，因此所述栅氧化层130具有较高的致密度；且由于形成所述第一氧化层131和第二氧化层132的工艺为原子层沉积法，相比仅采用热氧化法以形成所述栅氧化层的方案，采用原子层沉积法的方案有利于降低热预算。
需要说明的是，在半导体的制造中，在形成所述栅氧化层130之后形成所述层间介质层102，因此所述栅氧化层130还位于所述层间介质层102和所述隔离结构101之间。
还需要说明的是，本实施例中，所述半导体结构还包括：高k栅介质层(图未示)，位于所述开口135的底部和侧壁、所述核心区Ⅰ的鳍部110表面、以及所述开口135中的栅氧化层130表面；金属层(图未示)，位于所述开口135内的高k栅介质层上。
本实施例中，所述高k栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
核心器件的工作电压比周边器件的工作电压小，为了防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，所形成核心器件的栅介质层厚度小于周边器件的栅介质层厚度。具体地，所述核心区Ⅰ的高k栅介质层用于作为所述核心器件的栅介质层，所述周边区Ⅱ的栅氧化层130和高k栅介质层用于作为所述周边器件的栅介质层。
本实施例中，所述金属层的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
本实施例中，所述核心区Ⅰ的高k栅介质层和金属层用于构成所形成核心器件的金属栅极结构，所述周边区Ⅱ的栅氧化层130、高k栅介质层和金属层用于构成所形成周边器件的金属栅极结构。
本发明所提供的半导体结构包括栅氧化层，所述栅氧化层通过沉积工艺形成；在半导体结构的制造中，通常在形成栅氧化层之前对基底进行阈值电压离子注入，且形成栅氧化层的工艺通常为热氧化工艺，相比热氧化工艺，沉积工艺的工艺温度较低，即热预算较少，因此本发明所述基底内注入离子的流失较少，从而可以提高阈值电压对阈值电压离子注入工艺的敏感度、提高半导体结构的载流子迁移率，且易于获得不同的器件阈值电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；
通过沉积工艺，在所述基底上形成栅氧化层；
在所述栅氧化层上形成伪栅电极层；
在所述伪栅电极层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅电极层顶部；
去除所述伪栅电极层；
去除所述伪栅电极层后，去除所述核心区的栅氧化层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积工艺的步骤包括：采用原子层沉积法或高温氧化物沉积法，在所述基底上形成第一氧化层；
采用热氧化法，在所述第一氧化层和所述基底之间形成第二氧化层；
采用原子层沉积法或高温氧化物沉积法，在所述第一氧化层上形成第三氧化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一氧化层的厚度为至所述第二氧化层的厚度为至所述第三氧化层的厚度为至
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积法在所述基底上形成第一氧化层，所述第一氧化层的材料为氧化硅；
形成所述第一氧化层的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至2次。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述热氧化法的工艺为原位蒸汽生成氧化工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二氧化层的材料为氧化硅，所述原位蒸汽生成氧化工艺的参数包括：反应气体为O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，工艺温度为700摄氏度至1200摄氏度。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积法在所述第一氧化层上形成第三氧化层，所述第三氧化层的材料为氧化硅；
形成所述第三氧化层的步骤中，所述原子层沉积法的参数包括：反应前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为1次至3次。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅氧化层的材料为氧化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅氧化层后，在所述栅氧化层上形成伪栅电极层之前，所述形成方法还包括：对所述基底进行退火处理。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述退火处理的参数包括：退火温度为950摄氏度至1100摄氏度，退火时间为0.1秒至10秒，反应气体为N2或O2。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底上形成栅氧化层的步骤中，所述栅氧化层横跨所述鳍部，且覆盖所述鳍部的侧壁表面和顶部表面。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成核心器件的核心区、以及用于形成周边器件的周边区；
层间介质层，位于所述基底上，所述层间介质层内具有露出所述基底的开口；
栅氧化层，位于所述开口露出的周边区基底上，所述栅氧化层通过沉积工艺形成。
13.如权利要求12所述的半导体结构，其特征在于，所述栅氧化层包括：位于所述基底上的第一氧化层，所述第一氧化层通过原子层沉积法或高温氧化物沉积法形成；
位于所述第一氧化层和基底之间的第二氧化层，所述第二氧化层通过热氧化法形成；
位于所述第一氧化层上的第三氧化层，所述第三氧化层通过原子层沉积法或高温氧化物沉积法形成。
14.如权利要求13所述的半导体结构，其特征在于，所述第一氧化层的厚度为至所述第二氧化层的厚度为至所述第三氧化层的厚度为至
15.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部；
所述栅氧化层横跨所述鳍部，且覆盖所述鳍部的侧壁表面和顶部表面。
CN201710228370.4A 2017-04-10 2017-04-10 半导体结构及其形成方法 Pending CN108695375A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710228370.4A CN108695375A (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710228370.4A CN108695375A (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN108695375A true CN108695375A (zh) 2018-10-23

Family

ID=63843118

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710228370.4A Pending CN108695375A (zh) 2017-04-10 2017-04-10 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108695375A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
CN111863609A (zh) * 2019-04-30 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112928164A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2751446Y (zh) * 2004-05-25 2006-01-11 台湾积体电路制造股份有限公司 多重栅极介电层的结构
KR100632000B1 (ko) * 2005-04-08 2006-10-04 매그나칩 반도체 유한회사 고전압소자의 게이트절연막 형성방법
US20110057252A1 (en) * 2007-12-28 2011-03-10 Jung Goo Park Method for forming gate oxide of semiconductor device
CN102122614B (zh) * 2010-01-08 2013-03-13 中芯国际集成电路制造(上海)有限公司 一种氮氧化硅栅氧化层制造方法
CN104979198A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2751446Y (zh) * 2004-05-25 2006-01-11 台湾积体电路制造股份有限公司 多重栅极介电层的结构
KR100632000B1 (ko) * 2005-04-08 2006-10-04 매그나칩 반도체 유한회사 고전압소자의 게이트절연막 형성방법
US20110057252A1 (en) * 2007-12-28 2011-03-10 Jung Goo Park Method for forming gate oxide of semiconductor device
CN102122614B (zh) * 2010-01-08 2013-03-13 中芯国际集成电路制造(上海)有限公司 一种氮氧化硅栅氧化层制造方法
CN104979198A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN105280498A (zh) * 2014-07-22 2016-01-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
谢孟贤 等: "《半导体工艺原理》", 31 August 1980, 国防工业出版社 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863609A (zh) * 2019-04-30 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111863609B (zh) * 2019-04-30 2023-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
CN112928164A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112928164B (zh) * 2019-12-05 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
CN107785422B (zh) 半导体结构及其制造方法
CN107887272B (zh) 半导体结构及其形成方法
CN107591362B (zh) 半导体结构及其形成方法
CN106847683B (zh) 提高鳍式场效应管性能的方法
CN110265301B (zh) 半导体结构及其形成方法
CN108695254A (zh) 半导体结构及其形成方法
CN106952908B (zh) 半导体结构及其制造方法
CN106952810B (zh) 半导体结构的制造方法
CN106558556A (zh) 鳍式场效应管的形成方法
CN108695375A (zh) 半导体结构及其形成方法
CN109087887B (zh) 半导体结构及其形成方法
CN110957220B (zh) 半导体结构及其形成方法
CN106876335A (zh) 半导体结构的制造方法
CN111863609B (zh) 半导体结构及其形成方法
CN106876273B (zh) 半导体结构的制造方法
CN109309088B (zh) 半导体结构及其形成方法
CN107919283A (zh) 鳍式场效应管的形成方法
CN108022881B (zh) 晶体管及其形成方法
WO2021254108A1 (zh) 二氧化硅薄膜的形成方法和金属栅极的形成方法
US11171062B2 (en) Semiconductor structure and method for the forming same
CN107293489A (zh) 改善鳍式场效应管性能的方法
CN109003976B (zh) 半导体结构及其形成方法
CN106847695A (zh) 鳍式场效应管的形成方法
CN112397450A (zh) 半导体结构的形成方法
CN111627814A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20181023