CN112397450A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，形成方法包括：形成基底，包括衬底以及凸出于衬底的初始鳍部；在靠近初始鳍部的顶部一侧，形成覆盖初始鳍部的部分侧壁的保护层，被保护层覆盖的初始鳍部作为顶部鳍部，保护层露出的初始鳍部作为初始底部鳍部；沿垂直于初始鳍部的侧壁的方向，对初始底部鳍部进行减薄处理，适于减小初始底部鳍部的宽度，在减薄处理后，剩余初始底部鳍部作为底部鳍部，底部鳍部与顶部鳍部构成鳍部；在鳍部露出的衬底上形成隔离结构，隔离结构覆盖鳍部的部分侧壁，且隔离结构的顶部低于顶部鳍部的底部。隔离结构露出的鳍部用于作为有效鳍部，通过减薄处理，减小了有效鳍部的顶部宽度和底部宽度的差值，从而提高了半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及凸出于所述衬底的初始鳍部；在靠近所述初始鳍部的顶部一侧，形成覆盖所述初始鳍部的部分侧壁的保护层，被所述保护层覆盖的所述初始鳍部作为顶部鳍部，所述保护层露出的所述初始鳍部作为初始底部鳍部；沿垂直于所述初始鳍部的侧壁的方向，对所述初始底部鳍部进行减薄处理，适于减小所述初始底部鳍部的宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述顶部鳍部的底部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在靠近初始鳍部的顶部一侧，形成覆盖所述初始鳍部的部分侧壁的保护层，被所述保护层覆盖的所述初始鳍部作为顶部鳍部，所述保护层露出的所述初始鳍部作为初始底部鳍部；随后，对所述初始底部鳍部进行减薄处理，适于减小所述初始底部鳍部的宽度，且将减薄处理后的剩余初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；后续形成隔离结构后，隔离结构的顶部低于所述顶部鳍部的底部；隔离结构露出的鳍部用于作为有效鳍部(effective Fin)，由于隔离结构的顶部低于所述顶部鳍部的底部，因此，所述顶部鳍部和部分高度的底部鳍部用于构成所述有效鳍部，而通过所述减薄处理，减小了所述初始底部鳍部的宽度，这相应减小了有效鳍部的顶部宽度和底部宽度的差值，从而提高了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能仍有待提高。现结合一种半导体结构，分析半导体结构的性能仍有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底10；凸出于所述衬底10的鳍部11；隔离结构12，位于所述鳍部11露出的衬底10上，所述隔离结构12覆盖所述鳍部11的部分侧壁，且所述隔离结构13的顶部低于所述鳍部11的顶部；位于所述隔离结构12上且横跨所述鳍部11的栅极结构20，所述栅极结构20覆盖所述鳍部11的部分顶部和部分侧壁。
所述鳍部11通常通过刻蚀工艺形成，受到刻蚀工艺的影响，所述鳍部11难以获得垂直于所述衬底10表面的侧壁，也就是说，在垂直于所述衬底10表面且沿所述鳍部11顶部指向底部的方向上，所述鳍部11的宽度逐渐增加。其中，所述鳍部11的宽度指的是：与所述鳍部11延伸方向相垂直的方向上，所述鳍部11的尺寸。
露出于所述隔离结构12的鳍部11为有效鳍部，即所述有效鳍部为所述鳍部11中被所述栅极结构20所覆盖的部分，相应的，所述有效鳍部的顶部宽度w1小于底部宽度w2。
因此，在垂直于所述衬底10表面且沿所述鳍部11顶部指向底部的方向上，所述栅极结构13对位于鳍部11内的沟道区的控制能力越来越差，在器件工作时，所述有效鳍部底部容易漏电，从而导致半导体结构的性能变差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及凸出于所述衬底的初始鳍部；在靠近所述初始鳍部的顶部一侧，形成覆盖所述初始鳍部的部分侧壁的保护层，被所述保护层覆盖的所述初始鳍部作为顶部鳍部，所述保护层露出的所述初始鳍部作为初始底部鳍部；沿垂直于所述初始鳍部的侧壁的方向，对所述初始底部鳍部进行减薄处理，适于减小所述初始底部鳍部的宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述顶部鳍部的底部。
本发明实施例对所述初始底部鳍部进行减薄处理，将减薄处理后的剩余初始底部鳍部作为底部鳍部，用于与顶部鳍部构成鳍部；后续形成隔离结构后，隔离结构露出部分底部鳍部，且隔离结构露出的鳍部用于作为有效鳍部，通过所述减薄处理，减小了所述初始底部鳍部的宽度，这相应减小了有效鳍部的顶部宽度和底部宽度的差值，从而提高了器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，形成基底(未标示)，所述基底包括衬底100以及凸出于所述衬底100的初始鳍部110。
所述衬底100用于为后续工艺提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述初始鳍部110用于为后续形成鳍部提供工艺基础。
本实施例中，所述初始鳍部110与所述衬底100为一体结构。在其他实施例中，所述初始鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
因此，所述初始鳍部110的材料与所述衬底100的材料相同，所述初始鳍部110的材料为硅。在其他实施例中，所述初始鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述初始鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述基底包括用于形成器件的器件区100a、以及用于隔离相邻器件区100a的隔离区100b。
为了改善负载效应，从而提高初始鳍部110的宽度均一性和形貌质量，所述初始鳍部110不仅形成于器件区100a的衬底100上，还形成于隔离区100b的衬底100上。
具体地，形成所述基底的步骤包括：提供初始基底；在所述初始基底上形成鳍部掩膜层150；以所述鳍部掩膜层150为掩膜，刻蚀所述初始基底，刻蚀后的剩余初始基底作为衬底100，位于衬底100上的凸起作为初始鳍部110。
本实施例中，通过一步刻蚀步骤形成所述初始鳍部110，即形成所述初始鳍部110的刻蚀工艺未经历破真空，这不仅有利于降低形成所述初始鳍部110的工艺复杂度，且提高了工艺可控性。
本实施例中，所述鳍部掩膜层150的材料为氮化硅。
需要说明的是，形成所述初始鳍部110后，保留所述初始鳍部110顶部的鳍部掩膜层150，在后续平坦化工艺过程中，所述鳍部掩膜层150表面能够用于定义平坦化工艺的停止位置，且所述鳍部掩膜层150还能够起到保护所述初始鳍部110的作用。
本实施例中，为了满足初始鳍部110的特征尺寸、以及相邻初始鳍部110的间距(pitch)不断减小的工艺需求，通过多重图形化工艺形成所述鳍部掩膜层150。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺、自对准三重图形化(Self-Aligned Triple Patterned，SATP)工艺或自对准四重图形化(Self-Aligned Quadruple Patterning，SAQP)工艺、二次光刻和刻蚀工艺(Litho-Eth-Litho-Etch，LELE)等。
需要说明的是，在形成鳍部掩膜层150之前，还包括：在初始基底上形成缓冲层120。
由于所述鳍部掩膜层150的应力较大，在初始基底上形成所述鳍部掩膜层150时，容易在所述初始基底表面造成位错，所述缓冲层120用于为形成所述鳍部掩膜层150时提供应力缓冲作用，避免直接在所述初始基底上形成所述鳍部掩膜层150时产生位错的问题。
相应的，在刻蚀所述初始基底之前，还包括：以所述鳍部掩膜层150为掩膜，刻蚀所述缓冲层120。
本实施例中，所述缓冲层120的材料为氧化硅。
参考图7，在靠近所述初始鳍部110的顶部一侧，形成覆盖所述初始鳍部110的部分侧壁的保护层140，被所述保护层140覆盖的所述初始鳍部110作为顶部鳍部112，所述保护层140露出的所述初始鳍部110作为初始底部鳍部111。
后续制程还包括对所述初始底部鳍部111进行减薄处理，所述保护层140用于对所述顶部鳍部112侧壁起到保护作用，从而减小所述减薄处理对所述顶部鳍部112宽度的影响。
本实施例中，所述保护层140的材料为氮化硅。氮化硅的致密度和硬度较高，从而使得保护层140对顶部鳍部112侧壁的保护效果得到保障；而且，形成氮化硅材料的膜层的工艺简单；此外，氮化硅为介电材料，提高了工艺兼容性，便于后续制程的进行。
在其他实施例中，所述保护层的材料还可以为氧化硅或无定形硅。
需要说明的是，所述保护层140的厚度(未标示)不宜过小，也不宜过大。如果所述保护层140的厚度过小，则难以保障所述保护层140对顶部鳍部112的侧壁的保护效果；如果所述保护层140的厚度过大，相应会增加形成所述保护层140所需的工艺时间和工艺成本，而且，还会增加后续形成隔离结构的工艺难度，此外，还容易导致相邻初始鳍部110侧壁上的保护层140相接触(merge)，从而影响后续隔离结构的形成。为此，本实施例中，所述保护层140的厚度为
Figure BDA0002163813170000061
至
Figure BDA0002163813170000062
其中，所述保护层140的厚度指的是：沿垂直于所述初始鳍部110的侧壁的方向，所述保护层140的尺寸。
所述顶部鳍部112用于作为鳍部的一部分，所述初始底部鳍部111用于为后续形成底部鳍部提供工艺基础。
后续对所述初始底部鳍部111进行减薄处理后，使得剩余初始底部鳍部111的宽度减小，且剩余的初始底部鳍部111作为底部鳍部，所述底部鳍部与顶部鳍部112构成鳍部，因此，本实施例中，所述顶部鳍部112的高度小于有效鳍部的高度，即所述顶部鳍部112的高度小于鳍部的有效高度。
其中，后续制程还包括在衬底100上形成隔离结构，有效鳍部指的是所述鳍部中露出于隔离结构的部分。也就是说，鳍部的有效高度指的是隔离结构所露出的鳍部高度。
通过使所述顶部鳍部112的高度小于鳍部的有效高度，相应使得有效鳍部包括所述顶部鳍部112以及部分高度的底部鳍部，从而易于通过对初始底部鳍部111进行减薄处理的方式，减小初始底部鳍部111的宽度，从而减小有效鳍部的顶部宽度和底部宽度的差值。
需要说明的是，所述顶部鳍部112的高度占初始鳍部110的高度的比例不宜过小，也不宜过大。如果所述比例过小，则容易导致所述顶部鳍部112的高度占鳍部有效高度的比例过小，相应的，后续形成隔离结构后，容易导致有效鳍部的顶部宽度和底部宽度的差值过大，或者，为了使有效鳍部的顶部宽度和底部宽度的差值能够位于工艺可接受范围内，相应会导致底部鳍部的顶部宽度过小，从而降低鳍部的机械强度；如果所述比例过大，则容易降低工艺的可控性，从而导致所述顶部鳍部112的高度大于或等于鳍部的有效高度，进而无法减小有效鳍部的顶部宽度和底部宽度的差值。为此，本实施例中，所述顶部鳍部112的高度占初始鳍部110的高度的1/3至1/2。
下面结合参考图3至图7具体介绍形成所述保护层140的步骤。
结合参考图3和图4，在所述初始鳍部110露出的衬底100上形成填充层200(如图4所示)，所述填充层200露出所述初始鳍部110的部分侧壁。
后续在所述填充层200露出的初始鳍部110侧壁上形成保护层，所述填充层200用于为后续形成保护层提供工艺平台，还用于定义被保护层所覆盖的初始鳍部110高度。
相应的，形成所述填充层200后，所述填充层200露出的初始鳍部110为顶部鳍部112，位于所述填充层200中的初始鳍部110为初始底部鳍部111。
后续还需去除所述填充层200，因此，所述填充层200为易于被去除的材料，且去除填充层200的工艺对所述初始鳍部110和衬底100的损伤较小。
本实施例中，所述填充层200的材料为SOC(spin on carbon，旋涂碳)材料。SOC材料的成本较低，形成工艺简单，且工艺兼容性高。
在其他实施例中，所述填充层的材料还可以为BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料。
具体地，形成所述填充层200的步骤包括：如图3所示，采用旋涂工艺，在所述衬底100上形成覆盖所述鳍部掩膜层150的填充材料205；如图4所示，回刻蚀所述填充材料205，使剩余的所述填充材料205的顶部低于所述初始鳍部110的顶部，且剩余的所述填充材料205作为所述填充层200。
本实施例中，采用干法刻蚀工艺，回刻蚀所述填充材料205，这有利于精确控制对所述填充材料205的刻蚀量，从而精确控制被保护层所覆盖的初始鳍部110的高度。
参考图5，形成保护膜145，所述保护膜145保形覆盖所述填充层200的顶部以及所述填充层200露出的所述初始鳍部110。
所述保护膜145用于为后续形成保护层提供工艺基础。
为此，本实施例中，所述保护膜145的材料为氮化硅。
本实施例中，采用沉积工艺形成所述保护膜145。
通过选用沉积工艺，从而避免消耗所述填充层200露出的所述初始鳍部110的材料，从而避免对所述顶部鳍部112的宽度产生影响。
具体地，所述沉积工艺为原子层沉积工艺。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，通常用于进行原子尺度可控的薄膜生长，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述保护膜145的形成质量和厚度均一性，且降低对所述保护膜145厚度的控制难度。而且，通过选用原子层沉积工艺，能够满足半导体工艺节点的不断减小的发展趋势。
在其他实施例中，根据实际情况，所述沉积工艺也可以为化学气相沉积工艺。
参考图6，去除位于所述初始鳍部110顶部以及所述填充层200顶部的保护膜145(如图5所示)，保留位于所述初始鳍部110的侧壁的剩余保护膜145作为保护层140。
本实施例中，采用各向异性的干法刻蚀工艺刻蚀所述保护膜145，从而能够沿垂直于衬底100表面的方向刻蚀所述保护膜145，进而在去除位于所述初始鳍部110顶部以及所述填充层200顶部的保护膜145的同时，使得位于所述初始鳍部110侧壁的保护膜145被保留。
具体地，所述干法刻蚀工艺为无掩膜刻蚀(blanket etch)工艺。通过选用无掩膜刻蚀工艺，不仅能够降低工艺成本，还提高了刻蚀工艺的工艺窗口。其中，初始鳍部110顶部上形成有鳍部掩膜层150，即使所述保护层140露出鳍部掩膜层150，所述鳍部掩膜层150仍能够对初始鳍部110顶部起到保护作用。
本实施例中，所述保护膜145的材料为氮化硅，因此，易于通过刻蚀工艺对所述保护膜145进行刻蚀，刻蚀工艺简单。
参考图7，去除所述填充层200(如图6所示)。
去除所述填充层200，以露出所述初始底部鳍部111，从而为后续的减薄处理做准备。
本实施例中，所述填充层200的材料为SOC材料，相应采用灰化工艺去除所述填充层200。
需要说明的是，所述填充层200的形成工艺和去除工艺简单，这相应降低了形成所述保护层140的工艺难度。
继续参考图3，形成所述保护层140(如图7所示)之前，还包括：形成保形覆盖所述衬底100和初始鳍部110的衬垫氧化层130。
所述衬垫氧化层130用于在后续制程中保护所述衬底100和初始鳍部110。
本实施例中，所述衬垫氧化层130的材料为氧化硅。
需要说明的是，所述保护层140的材料为氮化硅，所述衬垫氧化层130还能在形成所述保护层140时提供应力缓冲作用，避免直接在所述初始鳍部110上形成所述保护层140时产生位错的问题，从而提供工艺稳定性；此外，还能够减小所述填充层200的形成工艺和去除工艺对所述初始鳍部110的影响。
本实施例中，采用原子层沉积工艺形成所述衬垫氧化层130。
通过采用原子层沉积工艺，避免消耗所述初始鳍部110或衬底100的材料，从而避免对所述初始鳍部110的宽度或初始鳍部110的高度产生影响。
而且，通过采用原子层沉积工艺，有利于提高衬垫氧化层130的保形覆盖能力、形成质量和厚度均一性，且降低对衬垫氧化层130厚度的控制难度。对原子层沉积工艺的具体描述，可参考前述形成保护膜145(如图5所示)时的相应描述，在此不再赘述。
为此，本实施例中，所述衬垫氧化层130还保形覆盖所述鳍部掩膜层150的顶部和侧壁、以及所述缓冲层120的侧壁。
在其他实施例中，也可以采用ISSG(原位水汽生成，in-situ stream generation)工艺形成所述衬垫氧化层。
相应的，如图5所示，形成所述保护膜145的步骤中，所述保护膜145保形覆盖所述填充层200顶部以及所述填充层200露出的衬垫氧化层130；如图6所示，形成所述保护层140后，露出所述鳍部掩膜层150顶部的衬垫氧化层130。
继续参考图7，去除所述填充层200(如图6所示)后，所述形成方法还包括：去除所述保护层140露出的衬垫氧化层130。
通过去除所述保护层140露出的衬垫氧化层130，以露出所述初始底部鳍部111，从而为后续对所述初始底部鳍部111进行减薄处理做准备。
本实施例中，所述衬垫氧化层130的材料为氧化硅，因此，采用稀释的氢氟酸溶液，对所述保护层140露出的衬垫氧化层130进行湿法刻蚀。
湿法刻蚀工艺具有各向同性的刻蚀特性，易于将所述保护层140露出的衬垫氧化层130去除干净。
参考图8，沿垂直于所述初始鳍部110(如图7所示)侧壁的方向，对所述初始底部鳍部111(如图7所示)进行减薄处理，适于减小所述初始底部鳍部111的宽度，在所述减薄处理后，剩余的所述初始底部鳍部111作为底部鳍部113，所述底部鳍部113与所述顶部鳍部112构成鳍部170。
为了便于图示，图8中的虚线用于表示所述顶部鳍部112和底部鳍部113的界面处。
所述初始鳍部110通过刻蚀工艺形成，受到刻蚀工艺的影响，容易导致所述初始鳍部110难以获得垂直于所述衬底100表面的侧壁，也就是说，在垂直于所述衬底100表面且沿所述初始鳍部110顶部指向底部的方向上，所述初始鳍部110的宽度尺寸逐渐增加。通过所述减薄处理，减小所述初始底部鳍部111的宽度，从而使剩余所述初始底部鳍部111的顶部宽度小于所述顶部鳍部112的底部宽度，进而减小有效鳍部的顶部宽度和底部宽度的差值。其中，后续所形成的栅极结构覆盖有效鳍部的部分顶部和部分侧壁，减小有效鳍部的顶部宽度和底部宽度的差值，这提高了栅极结构对有效鳍部底部位置处的沟道区的控制能力，进而提高半导体结构的性能。
而且，在所述保护层140的作用下，减小了减薄处理对顶部鳍部112宽度的影响。
在减薄处理后，所述顶部鳍部112的底部宽度与所述底部鳍部113的顶部宽度的差值不宜过大，也不宜过小。如果所述差值过小，则难以减小有效鳍部的顶部宽度和底部宽度的差值，从而难以提高栅极结构对有效鳍部底部位置处的沟道区的控制能力，进而不利于提高半导体结构的性能；如果所述差值过大，则容易导致底部鳍部113的顶部宽度过小，从而降低鳍部170的机械强度，且还容易对导致半导体结构晶体管的电学性能产生发生偏移。为此，本实施例中，在减薄处理后，所述顶部鳍部112的底部宽度与所述底部鳍部113的顶部宽度的差值为1nm至3nm。也就是说，在所述顶部鳍部112的任一侧，所述顶部鳍部112底部露出于所述底部鳍部113的宽度为0.5nm至1.5nm。
本实施例中，所述减薄处理的步骤包括：对所述初始底部鳍部111的侧壁进行氧化处理，将部分宽度的所述初始底部鳍部111氧化为牺牲层160。
所述氧化处理会消耗所述初始底部鳍部111侧壁的材料，从而减小所述初始底部鳍部111的宽度。
通过采用氧化处理的方式，能够提高所述顶部鳍部112和底部鳍部113拐角处的圆滑度，这有利于改善尖端放电的问题，相应有利于提高半导体结构的性能。而且，通过采用氧化处理的方式，还有利于提高减薄处理的工艺效果的均一性。
本实施例中，所述初始鳍部110的材料为硅，所述牺牲层160的材料相应为氧化硅。
其中，所述顶部鳍部112侧壁上形成有所述保护层140，在所述保护层150的阻挡作用下，显著减小了氧化处理对所述顶部鳍部112的影响。
具体地，采用ISSG工艺进行所述氧化处理。通过选用ISSG工艺，有利于提高所述氧化处理对所述初始底部鳍部111的氧化速率的均一性，从而提高所述牺牲层160的致密度和厚度均一性；而且，ISSG工艺的工艺温度通常较低(其工艺温度通常小于炉管工艺的工艺温度)，因此，有利于减少热应力，从而减小对衬底100和鳍部170的损伤。
其中，根据所述初始底部鳍部111的顶部宽度、以及所述顶部鳍部112的底部宽度与所述底部鳍部113的顶部宽度的差值，合理设定ISSG工艺的工艺时间。
需要说明的是，所述顶部鳍部110的顶部上形成有鳍部掩膜层150，因此，所述减薄处理对顶部鳍部112高度的影响较小，从而使鳍部170的高度能够满足工艺需求。而且，所述顶部鳍部112的底部宽度与所述底部鳍部113的顶部宽度的差值为1nm至3nm，而鳍部掩膜层150的厚度通常较大，因此，所述氧化处理仅会将部分厚度的鳍部掩膜层150氧化为氮氧化硅。
还需要说明的是，所述氧化处理还会消耗所述衬底100的材料，相应的，所述牺牲层160还形成于所述衬底100表面。
此外，所述氧化处理还会对所述保护层140进行氧化，从而将所述保护层140的材料氧化为氮氧化硅。
在其他实施例中，当所述保护层的材料为氧化硅或无定形硅时，氧化硅或无定形硅也能阻挡氧化处理过程中的氧扩散至所述顶部鳍部中，从而减小氧化处理对所述顶部鳍部的影响。其中，当所述保护层的材料为无定形硅时，在所述氧化处理后，所述保护层的材料相应被氧化为氧化硅。
参考图9，形成所述鳍部170后，还包括：刻蚀所述隔离区100b的鳍部170，形成伪鳍部114。
通过刻蚀所述隔离区的鳍部170，以免在所述隔离区100b形成不需要的器件。
本实施例中，在形成所述鳍部170之后，刻蚀所述隔离区100b的鳍部170，从而改善前述各制程的负载效应，进而提高工艺的稳定性，相应有利于提高形成于器件区100a的鳍部170的质量和尺寸精度。
具体地，采用干法刻蚀，刻蚀所述隔离区100b的鳍部掩膜层150、保护层140、衬垫氧化层130、牺牲层160和鳍部170，以形成所述伪鳍部114。通过采用干法刻蚀工艺，并设定合理的工艺参数、更换相应的刻蚀气体，便于在同一刻蚀步骤中，刻蚀多层膜层。
参考图11，在所述鳍部170露出的衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部170的部分侧壁，且所述隔离结构102的顶部低于所述顶部鳍部112的底部。
所述隔离结构102作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，所述隔离结构102的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
下面结合参考图10至图11具体介绍形成所述隔离结构102的步骤。
参考图10，在所述减薄处理后，在所述鳍部170露出的衬底100上形成隔离材料层101，所述隔离材料层101覆盖所述鳍部170的侧壁。
具体地，形成所述隔离材料层101的步骤包括：在所述鳍部170露出的衬底100上形成初始隔离材料层(图未示)，所述初始隔离材料层覆盖所述鳍部掩膜层150(如图9所示)顶部；以所述鳍部掩膜层150顶部作为停止位置，对所述初始隔离材料层进行平坦化处理，剩余所述初始隔离材料层作为隔离材料层101；去除所述鳍部掩膜层150。
本实施例中，采用FCVD(流体化学气相沉积，flowable chemical vapourdeposition)工艺形成所述初始隔离材料层。FCVD工艺具有良好的填充能力，有利于降低所述初始隔离材料层内形成空洞等缺陷的概率，相应有利于提高隔离材料层101的隔离效果。
本实施例中，所述平坦化处理的工艺为化学机械研磨工艺。
参考图11，回刻蚀部分厚度的所述隔离材料层101(如图10所示)，露出所述底部鳍部113的部分侧壁，剩余所述隔离材料层101作为隔离结构102。
露出于所述隔离结构102的鳍部170作为有效鳍部175，由于所述顶部鳍部112的高度小于有效鳍部175的高度，因此，所述隔离结构102顶部低于所述顶部鳍部112底部。
如图11中虚线圈所示，通过前述的减薄处理，使得底部鳍部113的顶部宽度小于所述顶部鳍部112的底部宽度，这相应减小了有效鳍部175的顶部宽度和底部宽度的差值，从而提高了半导体结构的性能。
而且，在前述形成保护层140(如图7所示)的步骤中，所述顶部鳍部112的高度为初始鳍部110(如图7所示)的高度的1/3至1/2，通过合理设定所述比例，使得露出于隔离结构102的底部鳍部113的高度不会太大，因此，减小有效鳍部175的顶部宽度和底部宽度的差值的效果显著。
本实施例中，所述牺牲层160的材料为氧化硅，因此，在回刻蚀的过程中，还刻蚀所述牺牲层160(如图10所示)，保留所述隔离结构102和所述鳍部170侧壁之间的所述牺牲层160作为剩余牺牲层165。
而且，所述衬垫氧化层130和缓冲层120的材料为氧化硅，经氧化处理后的保护层140材料为氮氧化硅，且氧化硅和氮氧化硅的刻蚀选择比较低，因此，在回刻蚀的过程中，还去除了所述衬垫氧化层130、缓冲层120和保护层140，从而露出所述顶部鳍部112，进而为后续形成栅极结构的制程做准备。
在其他实施例中，当所述保护层为氧化硅或无定型硅时，氧化处理后的保护层的材料均为氧化硅，在回刻蚀的过程中，也能去除所述保护层。
本实施例中，所述隔离区100b的衬底100上形成有伪鳍部114，因此，所述隔离结构102覆盖所述伪鳍部114，从而避免所述伪鳍部114用于形成器件。
相应的，结合参考图12，形成所述隔离结构102后，还包括：形成横跨所述鳍部170的栅极结构300，所述栅极结构300覆盖所述鳍部170的部分侧壁和部分顶部。
所述栅极结构300用于控制器件沟道的开启和关断。
具体地，所述栅极结构300覆盖所述有效鳍部175(如图11所示)的部分侧壁和部分顶部。
通过前述的减薄处理，减小了有效鳍部175的顶部宽度和底部宽度的差值，从而提高了所述栅极结构300对有效鳍部175底部位置处(图12中虚线圈所示位置处)的沟道区的控制能力，进而提高半导体结构的性能。
本实施例中，所述栅极结构300为金属栅极结构，所述栅极结构300包括保形覆盖所述鳍部170部分顶部和部分侧壁的高k栅介质层310、以及覆盖所述高k栅介质层310的栅电极层320。
所述高k栅介质层310用于实现栅电极层320与沟道之间的电隔离。所述高k栅介质层310的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层310的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层320作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极层320的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，采用后形成高k栅介质层后形成金属栅极(high k last metal gatelast)工艺形成所述栅极结构300。
具体地，形成所述栅极结构300的步骤包括：形成横跨所述鳍部170的伪栅结构(图未示)，所述伪栅结构覆盖所述鳍部170的部分侧壁和部分顶部；在所述伪栅结构露出的隔离结构102上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构的顶部；去除所述伪栅结构，在所述层间介质层中形成栅极开口(图未示)；在所述栅极开口中形成所述栅极结构300。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底以及凸出于所述衬底的初始鳍部；
在靠近所述初始鳍部的顶部一侧，形成覆盖所述初始鳍部的部分侧壁的保护层，被所述保护层覆盖的所述初始鳍部作为顶部鳍部，所述保护层露出的所述初始鳍部作为初始底部鳍部；
沿垂直于所述初始鳍部的侧壁的方向，对所述初始底部鳍部进行减薄处理，适于减小所述初始底部鳍部的宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述顶部鳍部的底部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述初始鳍部露出的所述衬底上形成填充层，所述填充层露出所述初始鳍部的部分侧壁；
形成保护膜，所述保护膜保形覆盖所述填充层顶部以及所述填充层露出的所述初始鳍部；
去除位于所述初始鳍部顶部以及所述填充层顶部的保护膜，保留位于所述初始鳍部的侧壁的剩余保护膜作为所述保护层；
去除所述填充层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始底部鳍部进行减薄处理的步骤包括：对所述初始底部鳍部的侧壁进行氧化处理，将部分宽度的所述初始底部鳍部氧化为牺牲层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的步骤包括：在所述减薄处理后，在所述鳍部露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部的侧壁；
回刻蚀部分厚度的所述隔离材料层，露出所述底部鳍部的部分侧壁，剩余所述隔离材料层作为隔离结构，其中，在回刻蚀的过程中，还刻蚀所述牺牲层，保留所述隔离结构和所述鳍部侧壁之间的所述牺牲层作为剩余牺牲层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述保护膜。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原位水汽生成工艺进行所述氧化处理。
7.如权利要求1、2或3任一项所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为氮化硅、氧化硅或无定型硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层之前，还包括：形成保形覆盖所述衬底和初始鳍部的衬垫氧化层；
形成所述保护层后，对所述初始底部鳍部进行减薄处理之前，还包括：去除所述保护层露出的所述衬垫氧化层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述保护层露出的所述衬垫氧化层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括用于形成器件的器件区、以及用于隔离相邻器件区的隔离区；
对所述初始底部鳍部进行减薄处理后，形成所述隔离结构之前，还包括：刻蚀所述隔离区的鳍部，形成伪鳍部；
形成所述隔离结构的步骤中，所述隔离结构覆盖所述伪鳍部。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，所述填充层的材料为SOC材料、BARC材料、ODL材料、DARC材料或DUO材料。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始底部鳍部进行减薄处理后，所述顶部鳍部的底部宽度与所述底部鳍部的顶部宽度的差值为1nm至3nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为
Figure FDA0002163813160000031
至
Figure FDA0002163813160000032
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层后，所述顶部鳍部高度为所述初始鳍部高度的1/3至1/2。
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