CN112670179B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的鳍部，与鳍部的延伸方向相垂直的方向为横向；在衬底上形成覆盖部分鳍部侧壁的隔离材料层，隔离材料层露出的鳍部为顶鳍部；在顶鳍部的侧壁上形成保护层；去除部分厚度的隔离材料层，形成隔离层，隔离层覆盖的鳍部为底鳍部；沿横向对保护层和隔离层露出的鳍部侧壁进行减薄处理，形成颈鳍部；形成栅极结构，栅极结构覆盖顶鳍部和颈鳍部的部分顶壁和部分侧壁。本发明实施例，减薄处理得到的颈鳍部的横向尺寸较小，栅极结构底部覆盖的颈鳍部，从而栅极结构底部对颈鳍部具有较强的控制能力，有利于提高半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部，与所述鳍部的延伸方向相垂直的方向为横向；在所述鳍部露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部的部分侧壁，所述隔离材料层露出的所述鳍部为顶鳍部；在所述顶鳍部的侧壁上形成保护层；形成所述保护层后，去除部分厚度的所述隔离材料层，形成所述隔离层；沿所述横向对所述保护层和所述隔离层露出的所述鳍部侧壁进行减薄处理，形成颈鳍部；形成所述颈鳍部后，形成栅极结构，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁。
可选的，所述减薄处理的步骤包括：氧化所述保护层和所述隔离层露出的所述鳍部侧壁，形成氧化层；去除所述氧化层。
可选的，利用O2进行灰化工艺，氧化所述保护层和所述隔离层露出的所述鳍部侧壁。
可选的，采用湿法刻蚀工艺去除所述氧化层。
可选的，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
可选的，氧化所述保护层和所述隔离层露出的所述鳍部侧壁的步骤中，所述氧化层的厚度为0.5纳米至2.5纳米。
可选的，氧化所述保护层和所述隔离层露出的所述鳍部侧壁的过程中，还氧化所述保护层，形成氧化保护层；去除所述氧化层的过程中，还去除所述氧化保护层。
可选的，所述保护层的材料为无定形硅或硅。
可选的，沿所述横向方向所述保护层的厚度为1纳米至10纳米。
可选的，形成所述保护层的步骤包括：在所述顶鳍部以及所述顶鳍部露出的所述隔离材料层上保形覆盖保护材料层；去除所述顶鳍部顶部以及所述隔离材料层上的所述保护材料层，位于所述顶鳍部侧壁上剩余的所述保护材料层作为所述保护层。
可选的，采用原子层沉积工艺、低压炉管工艺或化学气相沉积工艺所述保护材料层。
可选的，形成所述保护材料层前，还包括：在所述顶鳍部以及所述顶鳍部露出的所述隔离材料层上保形覆盖缓冲材料层；形成所述保护材料层的过程中，所述保护材料层保形覆盖在所述缓冲材料层上。
可选的，采用原子层沉积工艺、低压炉管工艺或化学气相沉积工艺所述缓冲材料层。
可选的，所述缓冲材料层的厚度小于5纳米。
可选的，所述缓冲材料层的材料包括氧化硅。
可选的，去除部分厚度的所述隔离材料层的步骤中，去除所述隔离材料层的厚度为5纳米至15纳米。
可选的，采用Certas工艺去除部分厚度的所述隔离材料层，形成所述隔离层。
可选的，形成所述保护层后，形成所述隔离层前，还包括：对所述保护层和所述隔离层露出的所述鳍部侧壁进行清洗处理。
可选的，所述清洗处理采用的清洗溶液包括氢氟酸和硫酸。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上，所述鳍部包括底鳍部、位于所述底鳍部上的颈鳍部以及位于所述颈鳍部上的顶鳍部，与所述鳍部的延伸方向相垂直的方向为横向，所述颈鳍部顶部的横向尺寸小于所述顶鳍部底部的横向尺寸，且所述颈鳍部底部的横向尺寸小于所述底鳍部顶部的横向尺寸；隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述底鳍部，且所述隔离层露出所述颈鳍部和所述顶鳍部；栅极结构，位于所述隔离层上，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁。
可选的，所述顶鳍部的底部、所述颈鳍部的侧壁以及所述底鳍部的顶部围成侧壁凹槽，所述侧壁凹槽的深度为0.5纳米至2.5纳米。
可选的，所述颈鳍部的高度为5纳米至15纳米。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例，在所述顶鳍部的侧壁上形成保护层，形成所述保护层后，刻蚀部分厚度的所述隔离材料层，形成隔离层，沿横向对所述保护层和所述隔离层露出的所述鳍部侧壁进行减薄处理，形成颈鳍部，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁，所述减薄处理得到的所述颈鳍部的横向尺寸较小，所述栅极结构底部覆盖的所述颈鳍部，从而使所述栅极结构的底部对颈鳍部具有较强的控制能力，所述颈鳍部的底部位置处不易漏电，进而有利于提高半导体结构的电学性能。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图13至图14是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底10和位于所述衬底10上的鳍部11；在所述鳍部11露出的所述衬底10上形成隔离层12，所述隔离层12覆盖所述鳍部11的部分侧壁。
参考图2，形成横跨鳍部11的栅极结构13，所述栅极结构13覆盖所述鳍部11的部分顶壁和部分侧壁。
所述鳍部11一般通过刻蚀工艺形成，在刻蚀形成鳍部11的过程中，所述鳍部11的底部会积累大量的聚合物杂质，所述聚合物杂质对刻蚀轨迹的产生影响，导致鳍部11侧壁与衬底法线夹角较大，也就是说所述鳍部11顶端的尺寸小于所述鳍部11底端的尺寸。在所述半导体结构工作时，所述栅极结构13对隔离层15顶部处的鳍部11的控制能力小于栅极结构13对鳍部11顶部的控制能力，在半导体结构工作时，所述隔离层15顶部处的鳍部11易漏电，导致半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部，与所述鳍部的延伸方向相垂直的方向为横向；在所述鳍部露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部的部分侧壁，所述隔离材料层露出的所述鳍部为顶鳍部；在所述顶鳍部的侧壁上形成保护层；形成所述保护层后，去除部分厚度的所述隔离材料层，形成所述隔离层；沿所述横向对所述保护层和所述隔离层露出的所述鳍部侧壁进行减薄处理，形成颈鳍部；形成所述颈鳍部后，形成栅极结构，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁。
本发明实施例，在所述顶鳍部的侧壁上形成保护层，形成所述保护层后，刻蚀部分厚度的所述隔离材料层，形成隔离层，沿横向对所述保护层和所述隔离层露出的所述鳍部侧壁进行减薄处理，形成颈鳍部，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁，所述减薄处理得到的所述颈鳍部的横向尺寸较小，所述栅极结构底部覆盖的所述颈鳍部，从而使所述栅极结构的底部对颈鳍部具有较强的控制能力，所述颈鳍部的底部位置处不易漏电，进而有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底，所述基底包括衬底100和位于所述衬底100上的鳍部101，与所述鳍部101的延伸方向相垂直的方向为横向。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部101用于为后续进行减薄处理做准备。
本实施例中，所述鳍部101与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，所述鳍部101的材料与所述衬底100的材料相同，所述鳍部101的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，将与所述鳍部101的延伸方向相垂直的方向定义为横向。后续沿横向对所述鳍部101的部分区域进行减薄处理，形成颈鳍部。
参考图4，在所述鳍部101露出的所述衬底100上形成隔离材料层102，所述隔离材料层102覆盖所述鳍部101的部分侧壁，所述隔离材料层102露出的所述鳍部101为顶鳍部103。
所述隔离材料层102为后续形成隔离层做准备。
所述隔离材料层102的材料为介电材料。具体的，所述隔离材料层102的材料为氧化硅。氧化硅是具有较高的工艺兼容性，有利于降低形成隔离材料层102的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续形成的隔离层的用于隔离相邻器件的效果。在其他实施例中，所述隔离材料层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
形成所述隔离材料层102的步骤包括：在所述基底上形成隔离材料膜(图中未示出)，所述隔离材料膜覆盖所述鳍部101的顶部；对所述隔离材料膜进行平坦化处理；平坦化处理后，回刻蚀部分厚度的所述隔离材料膜，形成所述隔离材料层102，所述隔离材料层102覆盖所述鳍部102的部分侧壁。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离材料膜。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离材料膜内形成空洞等缺陷的概率，提高隔离材料膜的成膜质量。
本实施例中，采用化学机械研磨工艺(Chemical mechanical planarization，CMP)进行平坦化处理。化学机械研磨工艺是一种全局表面平坦化技术，能够提高剩余的所述隔离材料膜的表面平坦度。
参考图5至图8，在所述顶鳍部103的侧壁上形成保护层104(如图8所示)。
后续去除部分厚度的所述隔离材料层102，形成隔离层，在对所述保护层104和隔离层露出的所述鳍部101侧壁进行减薄处理的过程中，所述保护层104保护所述顶鳍部103侧壁不易受损伤。
本实施例中，所述保护层104的材料为无定形硅。后续所述减薄处理的过程中，氧化所述保护层104和隔离层露出的所述鳍部101侧壁，形成氧化层的过程中，无定形硅被氧化成氧化硅，因此后续去除所述氧化层的过程中，所述顶鳍部103侧壁上的氧化硅也会被去除，为后续形成栅极结构做准备。其他实施例中，保护层的材料还可以为硅。
具体的，形成所述保护层104的步骤包括：
如图6所示，在所述顶鳍部103以及所述顶鳍部103露出的所述隔离材料层102上保形覆盖保护材料层105。
所述保护材料层105为形成保护层做准备。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述保护材料层105。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的保护材料层105。通过选用原子层沉积工艺，有利于提高保护材料层105的厚度均一性，使保护材料层105的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述保护材料层105的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺或者低压炉管工艺形成所述保护材料层。
需要说明的是，所述保护材料层105不宜过厚也不宜过薄。后续去除所述鳍部101顶部以及所述隔离材料层102上的所述保护材料层105，位于所述顶鳍部103侧壁上剩余的所述保护材料层105作为所述保护层。若所述保护材料层105过厚，形成所述保护材料层105的工艺时间过长，相应的形成保护层花费的工艺时间也过长，不利于提高半导体结构的形成效率；另外所述鳍部101为高宽比较大的细长结构，若所述保护材料层105过厚，所述鳍部101在所述保护材料层105的压力下易出现弯曲或坍塌的情况。若所述保护材料层105过薄，相应后续形成的所述保护层也过薄，后续在对所述保护层和隔离层露出的所述鳍部101侧壁进行减薄处理的过程中，所述保护层不能很好的保护所述顶鳍部103的侧壁。本实施例中，所述保护材料层105的厚度为1纳米至10纳米。
如图7所示，去除所述顶鳍部103顶部以及所述隔离材料层102上的所述保护材料层105，位于所述顶鳍部103侧壁上剩余的所述保护材料层105作为所述保护层104。
本实施例中，采用无掩膜刻蚀工艺去除所述顶鳍部103顶部以及所述隔离材料层102上的所述保护材料层105。
具体的，所述无掩膜刻蚀工艺为无掩膜干法刻蚀工艺。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述顶鳍部103顶部以及所述隔离材料层102上的保护材料层105完全去除的同时，不易对所述顶鳍部103侧壁上的保护材料层105横向刻蚀，使得所述顶鳍部103侧壁上的保护材料层105不易减薄，从而后续对所述保护层104和隔离层露出的所述鳍部101侧壁进行减薄处理的过程中，所述保护层104保护所述顶鳍部103侧壁不易受损伤。另外，采用无掩膜干法刻蚀工艺能够省去一张光罩(mask)，降低了去除所述顶鳍部103顶部以及所述隔离材料层102上的保护材料层105的工艺成本。
如图5所示，所述半导体结构的形成方法还包括：在形成所述隔离材料层102后，形成所述保护材料层105前，还包括：在所述顶鳍部103以及所述顶鳍部103露出的所述隔离材料层102上保形覆盖缓冲材料层106。
保护材料层105的材料与顶鳍部103的材料的热膨胀系数相差较大，若所述保护材料层105直接形成在所述顶鳍部103上，由于应力较大会在所述顶鳍部103的表面造成位错，所述保护材料层105容易出现裂纹甚至脱落，以至于在后续减薄处理的过程中不能起到保护颈鳍部103侧壁的作用，因此，在所述保护材料层105与颈鳍部103之间形成有缓冲材料层106，所述缓冲材料层106起到缓冲的作用。
本实施例中，所述缓冲材料层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成缓冲材料层106的工艺难度和工艺成本。
本实施例中，采用原子层沉积工艺形成所述缓冲材料层106。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高缓冲材料层106的厚度均一性，使缓冲材料层106的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述缓冲材料层106的保形覆盖能力；另外原子层沉积工艺形成缓冲材料层106的层结构的致密度较好。在其他实施例中，还可以采用化学气相沉积工艺或者低压炉管工艺形成所述缓冲材料层。
需要说明的是，所述缓冲材料层106不宜过厚。后续去除所述鳍部101顶部以及所述隔离材料层102上的所述缓冲材料层106，剩余的位于所述顶鳍部103侧壁上的所述缓冲材料层106作为缓冲层。若所述缓冲材料层106过厚，形成所述缓冲材料层106的工艺时间过长，相应形成缓冲层花费的工艺时间也过长，不利于提高半导体结构的形成效率；另外，若所述缓冲材料层106过厚，易导致所述顶鳍部103与所述隔离材料层102围成的开口变小，缩小了形成保护材料层的工艺窗口，且所述鳍部101在所述缓冲材料层106的压力下易弯曲或坍塌。本实施例中，所述缓冲材料层106的厚度小于5纳米。
相应的，后续所述保护材料层保形覆盖在所述缓冲材料层106上。
如图8所示，所述半导体结构的形成方法还包括：在去除所述顶鳍部103顶部以及所述隔离材料层102上的所述保护材料层105后，还去除所述顶鳍部103顶端以及所述隔离材料层102上的所述缓冲材料层106，剩余的位于所述顶鳍部103侧壁上的所述缓冲材料层106作为缓冲层107。
所述缓冲层107的材料为氧化硅，在对所述保护层104和隔离层露出的所述鳍部101侧壁进行氧化的过程中，使得氧气不易穿过缓冲层107，进一步保护所述顶鳍部103侧壁，从而使得顶鳍部103的侧壁不易减薄。
本实施例中，采用无掩膜干法刻蚀工艺去除所述顶鳍部103顶端以及所述隔离材料层102上的所述缓冲材料层106。在所述无掩膜干法刻蚀工艺的过程中不易对所述顶鳍部103侧壁上的所述保护层104造成损伤。
需要说明的是，去除所述隔离材料层102上的所述缓冲材料层106，为后续去除部分厚度的所述隔离材料层102，形成所述隔离层做准备。
参考图9，形成所述保护层104后，去除部分厚度的所述隔离材料层102，形成所述隔离层109。
去除部分厚度的所述隔离材料层102，形成所述隔离层109，所述隔离层109用于电隔离相邻所述鳍部101，所述隔离层109和保护层104露出的所述鳍部101为后续减薄处理形成颈鳍部做准备。
本实施例中，采用Certas工艺去除部分厚度的所述隔离材料层102，形成所述隔离层109。Certas工艺是一种与原子层刻蚀(ALE)工艺相类似的刻蚀工艺，Certas为各向同性干法刻蚀工艺，采用Certas工艺有利于降低形成的所述隔离层109顶部发生凹陷(dishing)问题的概率，且能够提高刻蚀的均匀性，使隔离层109的高度一致性较高。其他实施例中，采用无掩膜干法刻蚀工艺去除部分厚度的所述隔离材料层，形成所述隔离层。
需要说明的是，去除的所述隔离材料层102不宜过厚也不宜过薄。若去除的所述隔离材料层102过厚，导致所述隔离层109过薄，所述隔离层109不易很好的电隔离相邻所述鳍部101。若去除的所述隔离材料层102过薄，相应的所述保护层104和隔离层109露出的所述鳍部101过少，后续对所述保护层104和隔离层109露出的所述鳍部101侧壁进行减薄处理的过程中，反应气体不易与所述保护层104和隔离层109露出的所述鳍部101侧壁接触形成氧化层，相应的，后续去除氧化层后形成的颈鳍部的顶部和底部相比于颈鳍部的中心区域减小不明显，后续形成的栅极结构对颈鳍部的控制能力较差。本实施例中，去除部分厚度的所述隔离材料层102的步骤中，去除所述隔离材料层102的厚度为5纳米至15纳米。
参考图10和图11，沿所述横向对所述保护层104和所述隔离层109露出的所述鳍部101侧壁进行减薄处理，形成颈鳍部111。
在所述顶鳍部103的侧壁上形成保护层104，形成所述保护层104后，刻蚀部分厚度的所述隔离材料层102，形成隔离层109，沿横向对所述保护层104和所述隔离层109露出的所述鳍部101侧壁进行减薄处理，形成颈鳍部111，后续形成的栅极结构横跨所述顶鳍部103和所述颈鳍部111，且所述栅极结构覆盖所述顶鳍部103和所述颈鳍部111的部分顶壁和部分侧壁，所述减薄处理得到的所述颈鳍部111的横向尺寸较小，所述栅极结构底部覆盖的所述颈鳍部111，从而所述栅极结构底部对颈鳍部111具有较强的控制能力，所述颈鳍部111的底部位置处不易漏电，进而有利于提高半导体结构的电学性能。
具体的，所述减薄处理的步骤包括：
如图10所示，氧化所述保护层104和所述隔离层109露出的所述鳍部101侧壁，形成氧化层112。
形成所述氧化层112，为后续去除所述氧化层112，形成颈鳍部做准备。
所述鳍部101的材料为硅，相应的所述氧化层112的材料为氧化硅，氧化硅易于去除。
本实施例中，利用O2进行灰化工艺，氧化所述保护层104和所述隔离层109露出的所述鳍部101侧壁，形成氧化层112。利用O2进行灰化工艺的氧化效率较高。其他实施例中，还可以采用ISSG(原位水汽生成，In-situ stream generation)工艺形成所述氧化层。
需要说明的是，所述氧化层112不宜过厚也不宜过薄。若所述氧化层112过厚，相应的，氧化所述保护层104和所述隔离层109露出的所述鳍部101侧壁所需的时间过长；且若所述氧化层112过厚，去除所述氧化层112后，形成的颈鳍部111的横向尺寸较小，所述颈鳍部111不易给所述顶鳍部103提供稳固的支撑，所述顶鳍部111易坍塌。若所述氧化层112过薄，相应的，形成的颈鳍部111的顶部的横向尺寸与所述顶鳍部103底部的横向尺寸相差较小，与未进行减薄处理相比，后续形成的栅极结构对所述颈鳍部111的控制能力提升不显著，不利于提高半导体结构的电学性能。本实施例中，氧化所述保护层104和所述隔离层109露出的所述鳍部101侧壁的步骤中，所述氧化层112的厚度为0.5纳米至2.5纳米。
需要说明的是，氧化所述保护层104和所述隔离层109露出的所述鳍部101侧壁的过程中，还氧化所述保护层104，形成氧化保护层108。
本实施例中，所述保护层104的材料为无定形硅，相应的，所述氧化保护层108的材料为氧化硅。
所述氧化保护层108、缓冲材料层107和氧化层112的材料均为氧化硅，后续去除所述氧化层112的过程中，可以一并去除所述氧化保护层108和缓冲材料层107，简化了半导体结构的形成工艺，为后续形成横跨所述顶鳍部103和颈鳍部111的栅极结构做准备。
如图11所示，去除所述氧化层112(如图10所示)。
去除所述氧化层112为后续形成栅极结构做准备。
本实施例中，采用湿法刻蚀工艺去除所述氧化层112。湿法刻蚀工艺具有较高的刻蚀速率，操作简单，且易于带走反应产物。
本实施例中，所述氧化层112的材料为氧化硅，相应的，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
需要说明的是，去除所述氧化层112的过程中，一并去除所述氧化保护层108和缓冲材料层107，简化了半导体结构的形成工艺，为后续形成横跨所述顶鳍部103和颈鳍部111的栅极结构做准备。
需要说明的是，所述半导体结构的形成方法还包括：形成所述保护层104后，形成所述隔离层109前，还包括：对所述保护层104和所述隔离层109露出的所述鳍部101侧壁进行清洗处理。
刻蚀所述保护材料层105形成保护层104的过程中以及刻蚀所述缓冲材料层106形成所述缓冲层107的过程中均会产生大量的聚合物杂质(polymer)，聚合物杂质堆积在所述顶鳍部103(如图8所示)露出的所述隔离材料层102上，清洗处理用于去除产生的聚合物杂质，有利于提高刻蚀所述隔离材料层102，形成隔离层109的工作效率，且还有利降低聚合物杂质对减薄处理的影响。
本实施例中，采用湿法刻蚀工艺去除所述聚合物杂质。湿法刻蚀工艺具有较高的刻蚀速率，易于带走反应产物，且操作简单。
具体的，所述清洗处理采用的清洗溶液包括氢氟酸和硫酸。
参考图12，形成所述颈鳍部111后，形成栅极结构113，所述栅极结构113横跨所述顶鳍部103和所述颈鳍部111，且所述栅极结构113覆盖所述顶鳍部103和所述颈鳍部111的部分顶壁和部分侧壁。
在半导体结构工作时，所述栅极结构113用于控制沟道的开启与断开。
本实施例中，所述栅极结构113为叠层结构。具体的，所述栅极结构113包括栅氧化层(图中未示出)和位于所述栅氧化层上的栅极层(图中未示出)。其他实施例中，栅极结构还可以为单层结构，即仅包括栅极层。
所述栅氧化层用于将栅极层和鳍部101进行电隔离。
本实施例中，栅氧化层的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
其他实施例中，所述栅极结构还可以为金属栅极结构。
具体的，所述金属栅极结构包括栅介质层和位于所述栅介质层上的栅极层。所述栅介质层的材料为介电材料，可以包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。所述栅极层的材料可以包括镁钨合金、W、Al、Cu、Ag、Au、Pt、Ni和Ti中的一种或几种等。
相应的，本发明实施例还提供一种半导体结构。参考图13和图14，示出了本发明半导体结构一实施例的结构示意图，其中，图14为基于图13形成栅极结构213的示意图。
所述半导体结构包括：衬底200；鳍部201，位于所述衬底200上，所述鳍部201包括底鳍部210、位于所述底鳍部210上的颈鳍部211以及位于所述颈鳍部211上的顶鳍部203，与所述鳍部201的延伸方向相垂直的方向为横向，所述颈鳍部211顶部的横向尺寸小于所述顶鳍部203底部的横向尺寸，且所述颈鳍部211底部的横向尺寸小于所述底鳍部210顶部的横向尺寸；隔离层209，位于所述鳍部201露出的所述衬底200上，所述隔离层209覆盖所述底鳍部210，且所述隔离层209露出所述颈鳍部211和所述顶鳍部203；栅极结构213，位于所述隔离层209上，所述栅极结构213横跨所述顶鳍部203和所述颈鳍部211，且所述栅极结构213覆盖所述顶鳍部203和所述颈鳍部211的部分顶壁和部分侧壁。
本发明实施例中，鳍部201包括底鳍部210、位于所述底鳍部210上的颈鳍部211以及位于所述颈鳍部211上的顶鳍部203，所述颈鳍部211顶部的横向尺寸小于所述顶鳍部203底部的横向尺寸，且所述颈鳍部211底部的横向尺寸小于所述底鳍部210顶部的横向尺寸。所述栅极结构213横跨所述顶鳍部203和所述颈鳍部211，且所述栅极结构213覆盖所述顶鳍部203和所述颈鳍部211的部分顶壁和部分侧壁，所述颈鳍部211的横向尺寸较小，所述栅极结构213底部覆盖的所述颈鳍部211，从而所述栅极结构213底部对颈鳍部211具有较强的控制能力，所述颈鳍部211的底部位置处不易漏电，进而有利于提高半导体结构的电学性能。
所述衬底200用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部201与所述衬底200为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，所述鳍部201的材料与所述衬底200的材料相同，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
隔离层209用于电隔离相邻所述鳍部201。
所述隔离层209的材料为介电材料。具体的，所述隔离层209的材料为氧化硅。氧化硅具有较高的工艺兼容性，有利于降低形成隔离层209的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层209电隔离相邻鳍部201的效果。在其他实施例中，所述隔离材料层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
需要说明的是，所述顶鳍部203的底部、所述颈鳍部211的侧壁以及所述底鳍部210的顶部围成侧壁凹槽214(如图13所示)，所述侧壁凹槽214的深度不宜过大也不宜过小。若所述侧壁凹槽214过深，形成所述侧壁凹槽214所需的工艺过长；且若所述侧壁凹槽214过深，所述颈鳍部211的横向尺寸较小，所述颈鳍部211不易给所述顶鳍部203提供稳固的支撑，所述顶鳍部203易坍塌。若所述侧壁凹槽214过浅，相应的，形成的颈鳍部211的顶部的横向尺寸与所述顶鳍部203底部的横向尺寸相差较小，与所述半导体结构中未形成颈鳍部211的情况相比，所述栅极结构213对所述颈鳍部211的控制能力提升不显著，不利于提高半导体结构的电学性能。本实施例中，所述侧壁凹槽214的深度为0.5纳米至2纳米。
需要说明的是，所述颈鳍部211不宜过高也不宜过低。若所述颈鳍部211过高，相应的所述底鳍部210的高度会较矮，从而覆盖所述底鳍部210的隔离层209过薄，所述隔离层209不易很好的电隔离相邻所述鳍部201。在半导体结构的形成过程中，形成覆盖所述颈鳍部211的保护层，对保护层和隔离层209露出的所述鳍部201侧壁进行减薄处理形成颈鳍部211。若所述颈鳍部211过矮，也就是保护层和隔离层209露出的所述鳍部201高度过小，减薄处理的过程中，保护层和隔离层209露出的所述鳍部201侧壁不易与反应气体和刻蚀溶液接触，导致所述侧壁凹槽214中底面与侧壁交界处的深度值过多的小于所述侧壁凹槽214的底面中心区域的深度值，不利于提高栅极结构213对颈鳍部211的控制能力。本实施例中，所述颈鳍部211的高度为5纳米至15纳米。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (21)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部，与所述鳍部的延伸方向相垂直的方向为横向，所述鳍部的材料为硅；
在所述鳍部露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部的部分侧壁，所述隔离材料层露出的所述鳍部为顶鳍部；
在所述顶鳍部的侧壁上形成保护层，所述保护层的材料为硅；
形成所述保护层后，去除部分厚度的所述隔离材料层，形成隔离层；沿所述横向对所述保护层和所述隔离层露出的所述鳍部侧壁进行减薄处理，形成颈鳍部；在对所述保护层和隔离层露出的所述鳍部侧壁进行减薄处理的过程中，所述保护层保护所述顶鳍部的侧壁；减薄处理后，所述顶鳍部的材料为硅；
形成所述颈鳍部后，形成栅极结构，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄处理的步骤包括：氧化所述保护层和所述隔离层露出的所述鳍部侧壁，形成氧化层；
去除所述氧化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，利用O2进行灰化工艺，氧化所述保护层和所述隔离层露出的所述鳍部侧壁。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述氧化层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，氧化所述保护层和所述隔离层露出的所述鳍部侧壁的步骤中，所述氧化层的厚度为0.5纳米至2.5纳米。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，氧化所述保护层和所述隔离层露出的所述鳍部侧壁的过程中，还氧化所述保护层，形成氧化保护层；
去除所述氧化层的过程中，还去除所述氧化保护层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述横向方向所述保护层的厚度为1纳米至10纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：
在所述顶鳍部以及所述顶鳍部露出的所述隔离材料层上保形覆盖保护材料层；
去除所述顶鳍部顶部以及所述隔离材料层上的所述保护材料层，位于所述顶鳍部侧壁上剩余的所述保护材料层作为所述保护层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、低压炉管工艺或化学气相沉积工艺所述保护材料层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述保护材料层前，还包括：在所述顶鳍部以及所述顶鳍部露出的所述隔离材料层上保形覆盖缓冲材料层；
形成所述保护材料层的过程中，所述保护材料层保形覆盖在所述缓冲材料层上。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、低压炉管工艺或化学气相沉积工艺所述缓冲材料层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述缓冲材料层的厚度小于5纳米。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述缓冲材料层的材料包括氧化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述隔离材料层的步骤中，去除所述隔离材料层的厚度为5纳米至15纳米。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，采用Certas工艺去除部分厚度的所述隔离材料层，形成所述隔离层。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层后，形成所述隔离层前，还包括：对所述保护层和所述隔离层露出的所述鳍部侧壁进行清洗处理。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述清洗处理采用的清洗溶液包括氢氟酸和硫酸。
19.一种半导体结构，采用如权利要求1至18任一项所述的半导体结构的形成方法形成，其特征在于，包括：
衬底；
鳍部，位于所述衬底上，所述鳍部包括底鳍部、位于所述底鳍部上的颈鳍部以及位于所述颈鳍部上的顶鳍部，与所述鳍部的延伸方向相垂直的方向为横向，所述颈鳍部顶部的横向尺寸小于所述顶鳍部底部的横向尺寸，且所述颈鳍部底部的横向尺寸小于所述底鳍部顶部的横向尺寸，所述鳍部的材料为硅；
隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述底鳍部，且所述隔离层露出所述颈鳍部和所述顶鳍部；
栅极结构，位于所述隔离层上，所述栅极结构横跨所述顶鳍部和所述颈鳍部，且所述栅极结构覆盖所述顶鳍部和所述颈鳍部的部分顶壁和部分侧壁。
20.如权利要求19所述的半导体结构，其特征在于，所述顶鳍部的底部、所述颈鳍部的侧壁以及所述底鳍部的顶部围成侧壁凹槽，所述侧壁凹槽的深度为0.5纳米至2.5纳米。
21.如权利要求19所述的半导体结构，其特征在于，所述颈鳍部的高度为5纳米至15纳米。
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