CN114121670A - 一种鳍结构造型方法、器件、存储介质及机台 - Google Patents
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Abstract
本发明实施例公开了一种鳍结构造型方法、器件、存储介质及机台；其中，鳍造型方法在保持良好防穿透性能的同时，通过鳍结构收缩的APT（Anti Punch Through）区域，获得了高的载流子迁移率；其中，通过刻蚀区、层间介质的预设及回刻获得了沟槽和鳍结构，通过三处台阶处理和表面处理，形成了APT凹槽结构；相关的器件、存储介质及机台同样以上述结构为核心，改善了APT特性和产品的整体性能。
Description
技术领域
本发明属于微电子技术领域，尤其涉及一种鳍结构造型方法、器件、存储介质及机台。
背景技术
APT（Anti Punch Through）防穿透区域常采用掺杂方式进行构造，其包含副作用；当掺杂物出现非预期的扩散时将变得更糟，因而也就限制了采用掺杂方式来改善迁移率的适用性；进而需要一种既能保证良好的APT性能，又可以获得更高迁移率的方法或产品。
发明内容
本发明公开了一种鳍结构造型方法、器件、存储介质及机台；采用一种收缩的鳍结构，有效控制了相应区域的穿透特性。
其中，在刻蚀区图形转移步骤，通过构造第一刻蚀区与第二刻蚀区于衬底之上；为器件或结构的造型设立功能区。
其第一刻蚀区包括至少两条第一工艺沟道，该至少两条第一工艺沟道之间构造有至少一鳍造型区；该鳍造型区为衬底的鳍状凸起；该鳍状凸起上自衬底侧依次构造有第一隔离层和第一临时层；其中的第一隔离层由第一介质填充。
进一步地，在层间介质构造步骤，填充第一介质到第一工艺沟槽的空白区域中，为后续功能结构的造型提供基材。
进一步地，通过第一台阶构造步骤，回刻第一临时层所在的区域及第一工艺沟道填充第一介质后的区域，目的在于形成第一台阶；该第一台阶将成为鳍结构的主体部分。
紧接着，在第二、第三台阶构造步骤，通过构造第二临时层于第一台阶的侧面，为后续结构的处理构造中间结构。
其中，第一台阶的高度为第一台阶高度；此时，以衬底为终止层，沿水平方向由外至内回刻第二临时层形成第二台阶和第三台阶；使第二台阶沿垂直于晶圆表面方向的尺寸为第一宽度，使第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度。
进一步地，通过表面处理步骤氧化或实施表面处理衬底于第二台阶及第三台阶处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层及第二处理层。
其中，第一处理层沿垂直于晶圆底面方向的深度为第一处理深度，第二处理层沿平行于晶圆底面方向的深度为第二处理深度。
进一步地，在台阶清理步骤，去除鳍造型区的第二临时层、第一处理层及第二处理层，在鳍造型区与第一工艺沟道相接处形成凹槽结构。
进一步地，还可包括鳍面处理步骤，通过氧化或实施表面处理鳍构造区的表面，形成预设厚度的第三处理层；其中，第三处理层将鳍构造区封盖于其内部。
进一步地，还可包括临时包裹步骤，通过填充第三临时层于第一工艺沟道直至覆盖所述晶圆表面，为后续工艺步骤提供连片的加工区；可进行后续的刻蚀或图形化等操作。
进一步地，上述平坦化可针对第三临时层来推行；其中，平台化过程可采用CMP制程或方法。
进一步地，其第三临时层可以是伪多晶硅层；该伪多晶硅层用于伪栅极的构造。
具体地，上述衬底可以为硅衬底；其第一隔离层可以为硅氧化层或由硅氧化物构造；第三处理层可由硅氧化物构造或其成分为硅氧化物。
进一步地，第一介质可以为硅氧化物；第一临时层由第二介质填充，第二介质与第三临时层可采用相同的材料构造。
进一步的可选方案包括，将第二处理层的深度设为4nm；将第二处理层的深度设置成满足预设的某一公差；其中，第二处理层的深度由工件的光刻精度约束。
进一步地，第一处理层的深度可以是2nm，其相关电学特性利于改进相关器件的设计。
本发明方法实施例相应的产品包括一种FinFET器件、计算机存储介质和加工机台；其中，器件采用了上述鳍结构作为造型的基础，介质则是存储有用于实施相应方法的计算机程序，而机台则是选用了上述器件或执行相应的步骤用以解决同样的技术问题。
其中，机台的结构包括：刻蚀区图形转移单元、层间介质构造单元、第一台阶构造单元、第二第三台阶构造单元、表面处理单元和台阶清理单元。
图形转移单元构造第一刻蚀区与第二刻蚀区于衬底之上；第一刻蚀区包括至少两条第一工艺沟道，至少两条第一工艺沟道之间构造有至少一鳍造型区。
鳍造型区为衬底的鳍状凸起；鳍状凸起上自衬底侧依次构造有第一隔离层和第一临时层；第一隔离层由第一介质填充。
同样，层间介质构造单元填充第一介质到工艺沟槽的空白区域中，形成完整的工件表面，便于后续特征图形的转移。
进一步地，第一台阶构造单元回刻第一临时层所在的区域及工艺沟槽填充第一介质后的区域，形成第一台阶。
进一步地，在第二第三台阶构造单元，通过构造第二临时层于第一台阶的侧面；其中第一台阶的高度为第一台阶高度；以衬底为终止层，沿水平方向由外至内回刻第二临时层形成第二台阶和第三台阶。
其中，第二台阶沿垂直于晶圆表面方向的尺寸为第一宽度，第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度。
进一步地，在表面处理单元氧化或实施表面处理衬底于第二台阶及第三台阶处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层及第二处理层。
其中，第一处理层沿垂直于晶圆底面方向的深度为第一处理深度，第二处理层沿平行于晶圆底面方向的深度为第二处理深度。
进一步地，通过台阶清理单元去除鳍造型区的第二临时层、第一处理层及第二处理层，在鳍造型区与第一工艺沟道相接处形成凹槽结构。
需要说明的是，在本文中采用的“第一”、“第二”等类似的语汇，仅仅是为了描述技术方案中的各组成要素，并不构成对技术方案的限定，也不能理解为对相应要素重要性的指示或暗示；带有“第一”、“第二”等类似语汇的要素，表示在对应技术方案中，该要素至少包含一个。
附图说明
为了更加清晰地说明本发明的技术方案，利于对本发明的技术效果、技术特征和目的进一步理解，下面结合附图对本发明进行详细的描述，附图构成说明书的必要组成部分，与本发明的实施例一并用于说明本发明的技术方案，但并不构成对本发明的限制。
附图中的同一标号代表相同的部件，
具体地：
图1为本发明实施例造型流程示意图；
图2为本发明实施例沟道及鳍造型区结构示意图；
图3为本发明实施例层间介质构造示意图；
图4为本发明实施例第一台阶构造示意图；
图5为本发明实施例第二临时层构造示意图；
图6为本发明实施例第二第三台阶构造示意图；
图7为本发明实施例表面处理示意图；
图8为本发明实施例台阶清理示意图；
图9为本发明实施例鳍处理示意图；
图10为本发明实施例临时包裹示意图；
图11为本发明实施例机台结构示意图。
其中：
10-刻蚀区图形转移单元，11-刻蚀区图形转移步骤；
20-层间介质构造单元，22-层间介质构造步骤；
30-第一台阶构造单元，33-第一台阶构造步骤；
40-第二、第三台阶构造单元，44-第二、第三台阶构造步骤；
50-表面处理单元，55-表面处理步骤；
60-台阶清理单元，66-台阶清理步骤；
100-衬底；
101-第一隔离层；
102-第一临时层；
103-第二临时层；
104-第三临时层；
201、202、203、204-第一工艺沟道；
301、302、303-鳍造型区；
401-第一台阶高度；
501-第一宽度；
502-第二宽度；
611、612、613-第一处理层；
621、622、623第二处理层；
631、632、633第三处理层；
701、702、703-凹槽结构。
具体实施方式
下面结合附图和实施例，对本发明作进一步的详细说明。当然，下列描述的具体实施例只是为了解释本发明的技术方案，而不是对本发明的限定。此外，实施例或附图中表述的部分，也仅仅是本发明相关部分的举例说明，而不是本发明的全部。
如图2，本发明实施例造型流程示意图所示，一种鳍结构造型方法包括刻蚀区图形转移步骤11、层间介质构造步骤22、第一台阶构造步骤33、第二第三台阶构造步骤44、表面处理步骤55、台阶清理步骤66。
如图2，在刻蚀区图形转移步骤11，构造第一刻蚀区与第二刻蚀区于衬底100之上；第一刻蚀区包括至少两条第一工艺沟道201、202、203、204，第一工艺沟道201、202、203、204之间构造有鳍造型区301、302、303。
其中，鳍造型区301、302、303为衬底100的鳍状凸起；鳍状凸起上自衬底100侧依次构造有第一隔离层101和第一临时层102；第一隔离层101由第一介质填充。
如图3，在层间介质构造步骤22，填充第一介质到第一工艺沟槽201、202、203、204的空白区域中，形成完整的工件本体，为进一步的光刻、刻蚀等工艺提供载体。
如图4，在第一台阶构造步骤33，回刻第一临时层102所在的区域及第一工艺沟道201、202、203、204填充第一介质后的区域，形成第一台阶311、312、313。
进一步地，如图5，在第二、第三台阶构造步骤44，构造第二临时层103于第一台阶311、312、313的侧面；其中第一台阶311、312、313的高度为第一台阶高度401；以衬底100为终止层，沿水平方向由外至内回刻第二临时层103形成第二台阶321、322、323和第三台阶331、332、333。
其中，如图6，第二台阶321、322、323沿垂直于晶圆表面方向的尺寸为第一宽度501，第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度502。
如图7，在表面处理步骤55，氧化或实施表面处理衬底100于第二台阶321、322、323及第三台阶331、332、333处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层611、612、613及第二处理层621、622、623，第一处理层611、612、613沿垂直于晶圆底面方向的深度为第一处理深度，第二处理层621、622、623沿平行于晶圆底面方向的深度为第二处理深度。
如图8，在台阶清理步骤66，去除鳍造型区301、302、303的第二临时层103、第一处理层611、612、613及第二处理层621、622、623，在鳍造型区301、302、303与第一工艺沟道201、202、203、204相接处形成凹槽结构701、702、703。
进一步地，如图9，在鳍面处理步骤，通过氧化或实施表面处理鳍构造区301、302、303的表面，形成预设厚度的第三处理层631、632、633；第三处理层631、632、633将鳍构造区301、302、303封盖于其内部。
进一步地还可包括临时包裹步骤，如图10，通过填充第三临时层104于第一工艺沟道201、202、203、204直至覆盖晶圆表面，获取后续工艺步骤的基材。
其中，相关的处理步骤和特征还包括：平坦化第三临时层104；平台化过程采用CMP制程；第三临时层104为伪多晶硅层；伪多晶硅层用于伪栅极的构造。
如图1的衬底100为硅衬底；其第一隔离层101采用硅氧化层或由硅氧化物构造；如图9，其第三处理层631、632、633由硅氧化物构造或其成分为硅氧化物。
进一步地，如图2所述第一介质层的介质为硅氧化物；第一临时层102由第二介质填充，第二介质与第三临时层104采用相同的材料构造。
进一步地，如图7，第二处理层621、622、623的深度为4nm；第二处理层621、622、623的深度满足预设的公差；第二处理层621、622、623的深度由工件的光刻精度约束。
进一步的改进包括，将第一处理层611、612、613的深度设置为2nm。
鳍造型方法在保持良好防穿透性能的同时，通过鳍结构收缩的APT（Anti PunchThrough）区域，获得了高的载流子迁移率；其中，通过刻蚀区、层间介质的预设及回刻获得了沟槽和鳍结构，通过三处台阶处理和表面处理，形成了APT凹槽结构。
如图7，与上述方法相应的FinFET器件，包括相同的凹槽结构701、702、703；还可包括如图9的第三处理层631、632、633；其中，第三处理层631、632、633采用与第一隔离层101相同的材料构造。
如图11所示的半导体加工机台，包括刻蚀区图形转移单元10、层间介质构造单元20、第一台阶构造单元30、第二第三台阶构造单元40、表面处理单元50和台阶清理单元60。
其中，图形转移单元10构造第一刻蚀区与第二刻蚀区于衬底100之上；第一刻蚀区包括至少两条第一工艺沟道201、202、203、204，至少两条第一工艺沟道201、202、203、204之间构造有至少一鳍造型区301、302、303；鳍造型区301、302、303为衬底100的鳍状凸起；鳍状凸起上自衬底100侧依次构造有第一隔离层101和第一临时层102；第一隔离层101由第一介质填充。
进一步地，层间介质构造单元20填充第一介质到工艺沟槽201、202、203、204的空白区域中；第一台阶构造单元30回刻第一临时层102所在的区域及工艺沟槽201、202、203、204填充第一介质后的区域，形成第一台阶311、312、313。
进一步地，第二第三台阶构造单元40构造第二临时层103于第一台阶311、312、313的侧面；其中，第一台阶311、312、313的高度为第一台阶高度401；以衬底100为终止层，沿水平方向由外至内回刻第二临时层103形成第二台阶321、322、323和第三台阶331、332、333；其中，第二台阶321、322、323沿垂直于晶圆表面方向的尺寸为第一宽度501，第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度502。
进一步地，表面处理单元50氧化或实施表面处理衬底100于第二台阶321、322、323及第三台阶331、332、333处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层611、612、613及第二处理层621、622、623，第一处理层611、612、613沿垂直于晶圆底面方向的深度为第一处理深度，第二处理层621、622、623沿平行于晶圆底面方向的深度为第二处理深度。
在台阶清理单元60，去除鳍造型区301、302、303的第二临时层103、第一处理层611、612、613及第二处理层621、622、623，在鳍造型区301、302、303与第一工艺沟道201、202、203、204相接处形成凹槽结构701、702、703。
需要说明的是，上述实施例仅是为了更清楚地说明本发明的技术方案，本领域技术人员可以理解，本发明的实施方式不限于以上内容，基于上述内容所进行的明显变化、替换或替代，均不超出本发明技术方案涵盖的范围；在不脱离本发明构思的情况下，其它实施方式也将落入本发明的范围。
Claims (13)
1.一种鳍结构造型方法，其特征在于，包括：
刻蚀区图形转移步骤（11），构造第一刻蚀区与第二刻蚀区于衬底（100）之上；所述第一刻蚀区包括至少两条第一工艺沟道（201、202、203、204），所述至少两条第一工艺沟道（201、202、203、204）之间构造有至少一鳍造型区（301、302、303）；所述鳍造型区（301、302、303）为所述衬底（100）的鳍状凸起；所述鳍状凸起上自所述衬底（100）侧依次构造有第一隔离层（101）和第一临时层（102）；所述第一隔离层（101）由第一介质填充；
层间介质构造步骤（22），填充所述第一介质到所述第一工艺沟槽（201、202、203、204）的空白区域中；
第一台阶构造步骤（33），回刻所述第一临时层（102）所在的区域及所述第一工艺沟道（201、202、203、204）填充所述第一介质后的区域，形成第一台阶（311、312、313）；
第二、第三台阶构造步骤（44），构造第二临时层（103）于所述第一台阶（311、312、313）的侧面；其中所述第一台阶（311、312、313）的高度为第一台阶高度（401）；以所述衬底（100）为终止层，沿水平方向由外至内回刻所述第二临时层（103）形成第二台阶（321、322、323）和第三台阶（331、332、333）；其中，所述第二台阶（321、322、323）沿垂直于晶圆表面方向的尺寸为第一宽度（501），所述第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度（502）；
表面处理步骤（55），氧化或实施表面处理所述衬底（100）于所述第二台阶（321、322、323）及所述第三台阶（331、332、333）处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层（611、612、613）及第二处理层（621、622、623），所述第一处理层（611、612、613）沿垂直于晶圆底面方向的深度为第一处理深度，所述第二处理层（621、622、623）沿平行于所述晶圆底面方向的深度为第二处理深度；
台阶清理步骤（66），去除所述鳍造型区（301、302、303）的所述第二临时层（103）、所述第一处理层（611、612、613）及所述第二处理层（621、622、623），在所述鳍造型区（301、302、303）与所述第一工艺沟道（201、202、203、204）相接处形成凹槽结构（701、702、703）。
2.如权利要求1所述的方法，还包括：
鳍面处理步骤，氧化或实施表面处理所述鳍构造区（301、302、303）的表面，形成预设厚度的第三处理层（631、632、633）；所述第三处理层（631、632、633）将所述鳍构造区（301、302、303）封盖于其内部。
3.如权利要求2所述的方法，还包括：
临时包裹步骤，填充第三临时层（104）于所述第一工艺沟道（201、202、203、204）直至覆盖所述晶圆表面。
4.如权利要求3所述的方法，其中：
平坦化所述第三临时层（104）；
所述平台化过程采用CMP制程。
5.如权利要求3所述的方法，其中：
所述第三临时层（104）为伪多晶硅层；
所述伪多晶硅层用于伪栅极的构造。
6.如权利要求1-5的任一所述的方法，其中：
所述衬底（100）为硅衬底；
所述第一隔离层（101）为硅氧化层或由硅氧化物构造；
所述第三处理层由硅氧化物构造或其成分为硅氧化物。
7.如权利要求6所述的方法，其中：
所述第一介质为硅氧化物；
所述第一临时层（102）由第二介质填充，所述第二介质与所述第三临时层（104）采用相同的材料构造。
8.如权利要求7所述的方法，其中：
所述第二处理层（621、622、623）的深度为4nm；
所述第二处理层（621、622、623）的深度满足预设的公差；
所述第二处理层（621、622、623）的深度由工件的光刻精度约束。
9.如权利要求8所述的方法，其中：
所述第一处理层（611、612、613）的深度为2nm。
10.一种FinFET器件，包括：
构造如权利要求1所述的凹槽结构（701、702、703）。
11.如权利要求10所述的器件，还包括：
第三处理层（631、632、633）；
所述第三处理层（631、632、633）采用与所述第一隔离层（101）相同的材料构造。
12.一种计算机存储介质，包括：
用于存储计算机程序的存储介质本体；
所述计算机程序在被微处理器执行时，实现如权利要求1-9的任一所述方法。
13.一种半导体加工机台，包括：
如权利要求12所述的存储介质；
和/或用于生产加工如权利要求10或11所述的器件；
所述机台的加工过程包括刻蚀区图形转移单元（10）、层间介质构造单元（20）、第一台阶构造单元（30）、第二第三台阶构造单元（40）、表面处理单元（50）、台阶清理单元（60）；
所述图形转移单元（10）构造第一刻蚀区与第二刻蚀区于衬底（100）之上；所述第一刻蚀区包括至少两条第一工艺沟道（201、202、203、204），所述至少两条第一工艺沟道（201、202、203、204）之间构造有至少一鳍造型区（301、302、303）；所述鳍造型区（301、302、303）为所述衬底（100）的鳍状凸起；所述鳍状凸起上自所述衬底（100）侧依次构造有第一隔离层（101）和第一临时层（102）；所述第一隔离层（101）由第一介质填充；
所述层间介质构造单元（20）填充所述第一介质到所述工艺沟槽（201、202、203、204）的空白区域中；
所述第一台阶构造单元（30）回刻所述第一临时层（102）所在的区域及所述工艺沟槽（201、202、203、204）填充所述第一介质后的区域，形成第一台阶（311、312、313）；
所述第二第三台阶构造单元（40）构造第二临时层（103）于所述第一台阶（311、312、313）的侧面；其中所述第一台阶（311、312、313）的高度为第一台阶高度（401）；以所述衬底（100）为终止层，沿水平方向由外至内回刻所述第二临时层（103）形成第二台阶（321、322、323）和第三台阶（331、332、333）；其中，所述第二台阶（321、322、323）沿垂直于晶圆表面方向的尺寸为第一宽度（501），所述第三台阶沿垂直于晶圆表面方向的尺寸为第二宽度（502）；
表面处理单元（50）氧化或实施表面处理所述衬底（100）于所述第二台阶（321、322、323）及所述第三台阶（331、332、333）处裸露部分预设的深度或持续氧化或实施表面处理预设的时长；形成第一处理层（611、612、613）及第二处理层（621、622、623），所述第一处理层（611、612、613）沿垂直于晶圆底面方向的深度为第一处理深度，所述第二处理层（621、622、623）沿平行于所述晶圆底面方向的深度为第二处理深度；
台阶清理单元（60）去除所述鳍造型区（301、302、303）的所述第二临时层（103）、所述第一处理层（611、612、613）及所述第二处理层（621、622、623），在所述鳍造型区（301、302、303）与所述第一工艺沟道（201、202、203、204）相接处形成凹槽结构（701、702、703）。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446972A (zh) * | 2010-10-08 | 2012-05-09 | 台湾积体电路制造股份有限公司 | 具有带凹口的鳍片结构的晶体管及其制造方法 |
| US20120292672A1 (en) * | 2011-05-19 | 2012-11-22 | Globalfoundries Inc. | Finfet integrated circuits and methods for their fabrication |
| CN103426757A (zh) * | 2012-05-15 | 2013-12-04 | 中芯国际集成电路制造(上海)有限公司 | Ω形鳍式场效应晶体管的形成方法 |
| CN109087861A (zh) * | 2017-06-14 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112670179A (zh) * | 2019-10-15 | 2021-04-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446972A (zh) * | 2010-10-08 | 2012-05-09 | 台湾积体电路制造股份有限公司 | 具有带凹口的鳍片结构的晶体管及其制造方法 |
| US20120292672A1 (en) * | 2011-05-19 | 2012-11-22 | Globalfoundries Inc. | Finfet integrated circuits and methods for their fabrication |
| CN103426757A (zh) * | 2012-05-15 | 2013-12-04 | 中芯国际集成电路制造(上海)有限公司 | Ω形鳍式场效应晶体管的形成方法 |
| CN109087861A (zh) * | 2017-06-14 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN112670179A (zh) * | 2019-10-15 | 2021-04-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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