CN110880510B - 半导体器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件结构及其制备方法，制备方法包括：提供半导体衬底，形成有若干个有源区及隔离有源区的隔离结构，每一有源区包括第一接触区及第二接触区；基于不同材料之间不同的刻蚀选择比于有源区内形成若干个栅沟槽结构，以分离第一接触区与第二接触区，栅沟槽结构包括沟槽主体及微沟结构，栅沟槽结构的最大深度小于隔离结构的深度；于栅沟槽结构的内表面形成栅介质层，并于栅沟槽结构内填充栅电极层，以形成埋入式栅极字线结构。本发明通过不同材料间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，提高制备精度，在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，提高场效应晶体管的器件性能。

Description

半导体器件结构及其制备方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
随着半导体制程的演进，半导体器件特征尺寸的不断微缩，对于场效应晶体管，由于短沟道效应、亚阈值电流大和栅漏电等问题使晶体管已经难以满足对器件性能的需求。现在越来越多的关注点集中到鳍式场效应晶体管(Fin FET)。
晶体管用于许多不同类型的集成电路，常见的有：逻辑器件、存储器件和模拟电路，其中，存储器件在集成电路产品中占了相当大的比例，存储器基本结构为一个晶体管加一个电容结构，所使用的晶体管为埋入式结构以增加沟道长度。
然而，随着器件尺寸的进一步缩小，现有存储器晶体管的器件性能难以满足更高的要求，需要进一步优化晶体管结构，以进一步提高器件性能，特别是解决短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中存储晶体管的驱动电压以及导通电流下降等问题。
因此，如何提供一种半导体器件结构及制备方法以解决现有技术中的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中晶体管性能难以满足需求及驱动电压、导通电流下降等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
1)提供一半导体衬底，在所述半导体衬底内形成若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区；
2)基于不同材料之间不同的刻蚀选择比于所述有源区内形成若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，其中，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的最大深度小于所述隔离结构的深度；及
3)于所述栅沟槽结构的内表面形成栅介质层，并于所述栅沟槽结构内填充栅电极层，以形成埋入式栅极字线结构。
作为本发明的一种可选方案，步骤3)后还包括步骤：于所述栅沟槽结构内填充绝缘层，其中，所述绝缘层形成于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构；所述微沟结构的最大高度大于所述栅介质层的厚度。
作为本发明的一种可选方案，步骤2)中，形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成刻蚀掩膜层，且所述刻蚀掩膜层上形成有若干个栅沟槽窗口，所述栅沟槽窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)于所述栅沟槽窗口中形成刻蚀辅助层及刻蚀体部，其中，所述刻蚀辅助层包括位于所述栅沟槽窗口的底部的刻蚀底部以及位于所述栅沟槽窗口侧壁的刻蚀侧部，所述刻蚀体部位于所述刻蚀底部表面且位于所述刻蚀侧部之间，且所述刻蚀辅助层与所述刻蚀体部之间具有不同的刻蚀选择比；
2-3)对步骤2-2)得到的结构进行刻蚀，以于所述栅沟槽窗口对应位置的所述有源区中形成所述栅沟槽结构，其中，基于所述刻蚀辅助层与所述刻蚀体部之间不同的刻蚀选择比形成所述微沟结构，所述微沟结构包括对应所述刻蚀侧部的形成的微沟单元以及对应所述刻蚀体部形成的微沟中心。
作为本发明的一种可选方案，步骤2-2)形成所述刻蚀辅助层及所述刻蚀体部的步骤包括：
2-2-1)于所述栅沟槽窗口的底部、侧壁及所述栅沟槽窗口周围的所述刻蚀掩膜层表面形成第一电介质层，并于所述第一电介质层表面形成第二电介质层，所述第二电介质层填充满所述栅沟槽窗口并延伸覆盖所述栅沟槽窗口周围的所述第一电介质层，且所述第一电介质层与所述第二电介质层之间具有不同的刻蚀选择比；以及
2-2-2)去除所述刻蚀掩膜层上的所述第一电介质层及所述第二电介质层，其中，剩余的形成在所述栅沟槽窗口侧壁的所述第一电介质层构成所述刻蚀侧部，剩余的形成在所述栅沟槽窗口底部的所述第一电介质层构成所述刻蚀底部，剩余的填充在所述栅沟槽窗口内的所述第二电介质层构成所述刻蚀体部。
作为本发明的一种可选方案，步骤2-2)中，形成的所述第一电介质层的厚度数值介于所述栅沟槽窗口的宽度数值的20％-40％之间。
作为本发明的一种可选方案，步骤2)中，形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成硬掩膜层，且所述硬掩膜层上形成有若干个刻蚀窗口，所述刻蚀窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)基于所述刻蚀窗口于所述有源区中对应刻蚀形成若干个第一凹槽；
2-3)于所述刻蚀凹槽的底部、侧壁及所述刻蚀凹槽周围的所述硬掩膜层上形成注入介质层，并对所述注入介质层进行离子注入，以于所述刻蚀凹槽的底部形成至少一个注入区与至少一个未注入区；以及
2-4)以离子注入后的所述注入介质层作为掩膜，对步骤2-3)得到的结构进行刻蚀，以于所述第一凹槽对应位置的所述有源区中形成第二凹槽，所述第一凹槽及所述第二凹槽构成所述栅沟槽结构，且所述第二凹槽包括所述微沟结构，其中，基于进行离子注入所述注入介质层与未进行离子注入的所述注入电介质层之间不同的刻蚀选择比形成的所述微沟结构，所述微沟结构包括对应所述注入区的形成的微沟单元以及对应所述未注入区形成的微沟中心。
作为本发明的一种可选方案，步骤2-3)与步骤2-4)之间包括步骤：对进行所述离子注入后的所述注入介质层进行氧化以形成氧化介质层，所述氧化介质层包括由所述注入区形成的注入氧化介质层及由所述未注入区形成的未注入氧化介质层，步骤2-4)中的刻蚀具体包括：
2-4-1)以所述注入氧化介质层及所述未注入氧化介质层为掩膜进行第一次刻蚀，以去除所述注入氧化介质层，并暴露出所述硬掩膜层；以及
2-4-2)以所述硬掩膜层及所述未注入氧化介质层进行第二次刻蚀，以于所述第一凹槽对应位置的所述有源区中形成所述第二凹槽。
作为本发明的一种可选方案，步骤2-2)中，所述第一凹槽的深度介于所述栅沟槽结构最大深度的5％-30％之间。
作为本发明的一种可选方案，步骤2-3)中，形成所述注入区及所述未注入区的方式包括：沿第一方向对所述注入介质层进行第一离子注入，以至少于所述第一凹槽底部的一侧形成第一注入区，沿第二方向所述注入介质层进行第二离子注入，以至少于所述第一凹槽底部的相对的另一侧形成第二注入区，且所述第一注入区与所述第二注入区之间形成有所述未注入区。
作为本发明的一种可选方案，所述第一注入区及所述第二注入区相对于所述未注入区呈对称排布，且所述未注入区的宽度介于所述第一凹槽底部宽度的5％-30％之间。
作为本发明的一种可选方案，步骤2)中，形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成硬掩膜层，且所述硬掩膜层上形成有若干个过刻蚀窗口，所述过刻蚀窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)基于所述过刻蚀窗口于所述有源区中对应刻蚀形成若干个过刻蚀凹槽；
2-3)于所述过刻蚀凹槽的底部、侧壁及所述过刻蚀凹槽周围的所述硬掩膜层上形成刻蚀介质层，并对所述刻蚀介质层进行回刻，以暴露出所述过刻蚀凹槽的底部以及所述过刻蚀凹槽周围的所述硬掩膜层；
2-4)于所述过刻蚀凹槽内填充补偿材料层，所述补偿材料层延伸至所述硬掩膜层表面；
2-5)对步骤2-4)得到的结构进行刻蚀，基于所述刻蚀介质层与所述补偿材料层之间不同的刻蚀选择比于所述过刻蚀凹槽中形成刻蚀侧壁层及填充部，其中，所述刻蚀侧壁层位于所述过刻蚀凹槽的侧壁上，所述刻蚀侧壁层基于所述刻蚀介质层形成，所述填充部位于所述刻蚀凹槽的底部且位于所述刻蚀侧壁层之间，所述填充部基于所述补偿材料层形成；
2-6)去除所述刻蚀侧壁层，以形成所述栅沟槽结构，其中，所述填充部的上表面、侧壁以及所述填充部的上表面所在平面之下的所述过刻蚀凹槽构成所述微沟结构，所述微沟结构包括对应所述刻蚀侧壁层形成的微沟单元以及基于所述填充部形成的微沟中心。
作为本发明的一种可选方案，步骤2-2)中，所述过刻蚀沟槽的深度与所述栅沟槽结构的最大深度概呈相同；步骤2-5)中，控制形成的所述填充部的高度介于所述过刻蚀沟槽的深度的5％-30％；控制形成的所述填充部的宽度介于所述过刻蚀沟槽的宽度的20％-40％之间。
作为本发明的一种可选方案，步骤2)与步骤3)之间包括步骤：于所述有源区之间的所述隔离结构内形成导线槽结构，所述导线槽结构与所述栅沟槽结构沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区及所述隔离结构。
作为本发明的一种可选方案，所述导线槽结构的深度大于所述栅沟槽结构的最大深度，所述导线槽结构的深度小于所述隔离结构的深度；所述微沟结构包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
作为本发明的一种可选方案，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。
本发明还提供一种半导体器件结构，包括：
半导体衬底，所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区，且所述有源区底内形成有若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的深度小于所述隔离结构的深度；以及
埋入式栅极字线，填充于所述栅沟槽结构中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层，以及填充于所述栅沟槽结构内栅电极层。
作为本发明的一种可选方案，所述半导体器件结构还包括绝缘层，位于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构；所述微沟结构的最大高度大于所述栅介质层的厚度。
作为本发明的一种可选方案，所述隔离结构内还形成有若干个导线槽结构，所述导线槽结构与所述栅沟槽结构沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区及所述隔离结构。
作为本发明的一种可选方案，所述导线槽结构的深度大于所述栅沟槽结构的最大深度，所述导线槽结构的深度小于所述隔离结构的深度；所述微沟结构包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
作为本发明的一种可选方案，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。
如上所述，本发明的半导体器件结构及其制备方法，具有以下有益效果：
本发明提供一种半导体器件结构及制备方法，通过不同材料之间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，且提高制备精度，从而在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，改善器件结构的短沟道效应等问题，改善短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中的存储晶体管的驱动电压和导通电流下降的问题，大大提高场效应晶体管的器件性能。
附图说明
图1显示为本发明的半导体器件结构制备的工艺流程图。
图2-4显示为本发明半导体器件结构制备中提供半导体衬底的结构示意图，图2显示为俯视图，图3显示为图2中A-A’方向的截面图，图4显示为图2中B-B’方向的截面图。
图5-7显示为本发明半导体器件结构制备中形成栅沟槽结构的结构示意图，图5显示为俯视图，图6显示为图5中A-A’方向的截面图，图7显示为图5中B-B’方向的截面图。
图8-10显示为本发明实施例一中形成刻蚀掩膜层的结构示意图，图8显示为俯视图，图9显示为图8中A-A’方向的截面图，图10显示为图8中B-B’方向的截面图。
图11-13显示为本发明中实施例一种形成第一、第二电介质层的结构示意图，图11显示为俯视图，图12显示为图11中A-A’方向的截面图，图13显示为图11中B-B’方向的截面图。
图14-16显示为本发明实施例一中去除多余电介质层的结构示意图，图14显示为俯视图，图15显示为图14中A-A’方向的截面图，图16显示为图14中B-B’方向的截面图。
图17-19显示为本发明实施例一刻蚀形成栅沟槽结构的结构示意图，图17显示为俯视图，图18显示为图17中A-A’方向的截面图，图19显示为图17中B-B’方向的截面图。
图20-22显示为本发明实施例二中形成硬掩膜层的结构示意图，图20显示为俯视图，图21显示为图20中A-A’方向的截面图，图22显示为图20中B-B’方向的截面图。
图23-25显示为本发明实施例二中形成第一凹槽的结构示意图，图23显示为俯视图，图24显示为图23中A-A’方向的截面图，图25显示为图23中B-B’方向的截面图。
图26-28显示为本发明实施例二中形成注入介质层的结构示意图，图26显示为俯视图，图27显示为图26中A-A’方向的截面图，图28显示为图26中B-B’方向的截面图。
图29-31显示为本发明实施例二中进行第一离子注入的结构示意图，图29显示为俯视图，图30显示为图29中A-A’方向的截面图，图31显示为图29中B-B’方向的截面图。
图32-34显示为本发明实施例二中进行第二离子注入的结构示意图，图32显示为俯视图，图33显示为图32中A-A’方向的截面图，图34显示为图32中B-B’方向的截面图。
图35-37显示为本发明实施例二中形成氧化注入介质层的结构示意图，图35显示为俯视图，图36显示为图35中A-A’方向的截面图，图37显示为图35中B-B’方向的截面图。
图38-40显示为本发明实施例二中形成栅沟槽结构的结构示意图，图38显示为俯视图，图39显示为图38中A-A’方向的截面图，图40显示为图38中B-B’方向的截面图。
图41-43显示为本发明实施例三中形成硬掩膜层的结构示意图，图41显示为俯视图，图42显示为图41中A-A’方向的截面图，图43显示为图41中B-B’方向的截面图。
图44-46显示为本发明实施例三中形成过刻蚀凹槽的结构示意图，图44显示为俯视图，图45显示为图44中A-A’方向的截面图，图46显示为图44中B-B’方向的截面图。
图47-49显示为本发明实施例三中形成刻蚀介质层的结构示意图，图47显示为俯视图，图48显示为图47中A-A’方向的截面图，图49显示为图47中B-B’方向的截面图。
图50-52显示为本发明实施例三中回刻刻蚀介质层的结构示意图，图50显示为俯视图，图51显示为图50中A-A’方向的截面图，图52显示为图50中B-B’方向的截面图。
图53-55显示为本发明实施例三中形成补偿材料层的结构示意图，图53显示为俯视图，图54显示为图53中A-A’方向的截面图，图55显示为图53中B-B’方向的截面图。
图56-58显示为本发明实施例三中形成刻蚀侧壁层及填充部的结构示意图，图56显示为俯视图，图57显示为图56中A-A’方向的截面图，图58显示为图56中B-B’方向的截面图。
图59-61显示为本发明实施例三中形成栅沟槽结构的结构示意图，图59显示为俯视图，图60显示为图59中A-A’方向的截面图，图61显示为图59中B-B’方向的截面图。
图62-64显示为本发明实施例三中形成字线沟槽及栅结构的结构示意图，图62显示为俯视图，图63显示为图62中A-A’方向的截面图，图64显示为图62中B-B’方向的截面图。
元件标号说明
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图64。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1所示，本发明一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
1)提供一半导体衬底，且所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区；
2)基于不同材料之间不同的刻蚀选择比于所述有源区内形成若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，其中，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的最大深度小于所述隔离结构的深度；及
3)于所述栅沟槽结构的内表面形成栅介质层，并于所述栅沟槽结构内填充栅电极层，以形成埋入式栅极字线结构。
下面将结合附图详细说明本发明的半导体器件结构的制备工艺。
首先，如图1中的S1及图2-4所示，进行步骤1)，提供一半导体衬底100，在所述半导体衬底100内形成若干个有源区101及隔离所述有源区101的隔离结构102，每一所述有源区101包括第一接触区101a及第二接触区101b。
具体的，该步骤中，首先提供一半导体衬底100，所述半导体衬底100可以是硅衬底、绝缘体上硅衬底以及锗衬底等，依据实际需求选择。另外，所述半导体衬底100内还形成有所述有源区101以及隔离结构102，其中，所述隔离结构102可以为浅沟槽隔离结构(STI)，通常浅沟槽隔离结构所用的材料为氧化硅，但不以此为限，在一示例中，所述隔离结构的深度介于350nm-450nm，宽度介于20nm-25nm之间；另外，在半导体有源区101内可以设置源极和漏极，关于存储器埋入式晶体管器件的源极、漏极、漂移区等部分的结构、材料、制作工艺、原理已为本领域技术人员习知，故在此不作赘述，本发明器件结构中的源极、漏极、漂移区等部分可以采用任何适合的结构、材料及制作工艺，本发明对此不作限制。此外，所述有源区101及所述隔离结构102的形成工艺可以采用现有的离子注入及刻蚀等工艺，不做具体限制。在一示例中，如图2所示，显示为所述半导体衬底100的俯视图，所述有源区101的形状包括条状，所述有源区101具有两个所述第二接触区101b以及一个所述第一接触区101a，所述第一接触区101a位于中间，用于进行位线连接，两个所述第二接触区101b分别位于两侧，用于进行电容连接，在该示例排布中，每一行(如A-A’方向)包括若干个所述有源区101，所述隔离结构位于所述有源区101外围。此外，图3显示为图2中A-A’方向的截面图，图4显示为图2中B-B’方向的截面图。
接着，如图1中的S2及图5-7所示，进行步骤2)，基于不同材料之间不同的刻蚀选择比于所述有源区101内形成若干个栅沟槽结构103，以分离所述第一接触区101a与所述第二接触区101b，其中，所述栅沟槽结构103包括沟槽主体103a及连接于所述沟槽主体103a下方的微沟结构103b，且所述栅沟槽结构103的最大深度小于所述隔离结构102的深度。
具体的，在该步骤中，于所述有源区101中形成后续用于填充形成栅结构的栅沟槽结构103，本发明中，基于不同材料间的刻蚀选择比不同，刻蚀形成所述栅沟槽结构103，包括沟槽主体103a及微沟结构103b，从而可以通过简单的工艺制备得到所述栅沟槽结构103，进一步，所述微沟结构103b相对于所述沟槽主体进一步深入到所述半导体衬底的内部，可以增加晶体管的沟道面积，增加电子传输的通道，改善器件结构的短沟道效应等问题，改善短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中的存储晶体管的驱动电压和导通电流下降的问题，提高半导体器件结构的性能，其中，随着DRAM制程的演进，埋入式栅极的沟道长度会相应越来越短，短的沟道会更容易漏电，在很小的有电压加入或有很小电流通过时，晶体管就打开了，导致栅极起不到开关作用。
具体的，对于所述微沟结构103b的形状，其截面形状可以是圆弧形、V形、U形、长方形与不规则形中的至少一种，可以增加晶体管的沟道面积，另外，所述微沟结构103b的底部的形状、布局可以依据具体工艺改进。在一示例中，所述栅沟槽结构103的最大深度介于180nm-200nm之间，所述栅沟槽结构的宽度介于18nm-23nm之间；所述隔离结构的深度介于350nm-450nm之间，所述隔离结构的宽度介于20nm-25nm之间，其中，本发明中所指的“介于…之间”是指包括端点值的数值范围，另外，所指的“深度”是指自所述半导体衬底表面向半导体衬底内延伸的尺寸，如栅沟槽结构的深度是指自半导体衬底表面向半导体衬底内延伸至所述栅沟槽结构底部的尺寸，所指的“宽度”是指沿某一所述半导体衬底表面所在的平面内的某一方向的尺寸，如沿所述有源区延伸的方向上的宽度，本示例中，栅沟槽结构的宽度是指沿所述有源区101延伸方向上的栅沟槽结构的宽度。
最后，如图1中的S3及图61-63所示，进行步骤3)，于所述栅沟槽结构103的内表面形成栅介质层401，并于所述栅沟槽结构内填充栅电极层402，以形成埋入式栅极字线结构。
具体的，该步骤中，在形成的所述栅沟槽结构中进行填充，以形成栅结构，形成的栅结构的材料层同时填充在所述沟槽结构的沟槽主体103a和微沟结构103b中，形成的埋入式栅极字线结构的沟道面积得以增加，从而进一步增加了传输通道的宽度，改善了器件结构的短沟道效应等问题，改善了短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中的存储晶体管的驱动电压和导通电流下降的问题，大大提高场效应晶体管的器件性能。
在一示例中，步骤2)与步骤3)之间，还包括步骤：于所述有源区101之间的所述隔离结构102内形成导线槽结构400，其中，所述导线槽结构400与所述栅沟槽结构103沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区101及所述隔离结构102，所述预定列方向与所述有源区的延伸方向相交。
具体的，在一示例中，还包括在形成所述栅沟槽结构103之后形成导线沟槽400的步骤，且二者相互连通以构成所述字线沟槽，其中，所述预定列方向如图61中所示的B-B’方向，贯穿间隔的所述有源区101及所述隔离结构102，也就是说，本示例中，通过两步工艺制备字线沟槽结构，即先同时形成各所述有源区101中的栅沟槽结构103，再同时形成所述隔离结构102中的导线沟槽结构400，基于上述形成方式，一方面有利于某一种沟槽结构(栅沟槽结构、导线槽结构)的工艺控制，另一方面，可以有助于在保留完整的隔离结构102的辅助的情况下定义所述栅沟槽结构103的所述微沟结构部分沿着所述预定列方向上的形状，从而有利于进行微沟结构的形状的布局设置，有利于基于微沟结构改善器件性能。
另外，在形成所述埋入式栅极字线的过程中，所述栅介质层401同时形成于所述字线沟槽的内表面，所述栅电极层402填充于整个所述字线沟槽中，即所述导线沟槽400中也同时填充与所述栅沟槽结构103中相同的材料层，以在所述导线沟槽结构中形成导线结构，其中，所述导线结构与埋入式栅极字线结构为同时形成的一体结构。在一可选示例中，所述栅介质层401的厚度介于1-3nm之间，其材质包括氧化硅，所述栅电极层402的高度介于120-150nm之间，所述栅电极层的宽度介于14-18nm之间，其材质包括钨。作为一示例，在所述栅介质层401与栅电极层402之间还形成一层功函数层，如氮化钛(TiN)层。
作为示例，所述微沟结构103b包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
具体的，在一示例中，所述微沟结构103b由两部分结构构成，即所述微沟中心及所述微沟单元，其中，所述微沟中心及所述微沟单元的形状依据实际需求得到，在一可选示例中，所述微沟单元排布在所述微沟中心的外围，且使得微沟单元在有源区延伸方向(如A-A’方向)与字线沟槽延伸方向(如B-B’方向)的排布相同，从而有利于器件性能提升的最大化，并进一步使得器件结构的均一性得到提高，提高器件性能的稳定性。
作为示例，所述导线槽结构400的深度大于所述栅沟槽结构103的最大深度，所述导线槽结构400的深度小于所述隔离结构102的深度。
具体的，在一示例中，制备的所述导线沟槽结构400的深度与所述栅沟槽结构103的深度，即所述字线沟槽在所述隔离结构102中与所述有源区101中的深度不同，在一可选实施方式中，所述导线槽结构400的深度大于所述栅沟槽结构103的最大深度且小于所述隔离结构102的深度，从而有利于增加后续填充的栅结构及导线结构在所述字线沟槽中的结构强度。
作为示例，步骤3)之后还包括步骤：于所述栅沟槽结构103内填充绝缘层403，其中，所述绝缘层403形成于所述栅介质层401的表面且位于所述栅电极层402的上表面，所述绝缘层403与所述栅电极层402填充满所述栅沟槽结构103。
作为示例，所述微沟结构103b的最大高度大于所述栅介质层401的厚度，且所述微沟结构103b的最大高度小于所述绝缘层403的厚度。
具体的，在一示例中，还包括在所述栅沟槽结构103中填充一绝缘层403，所述绝缘层403的高度介于50-60nm之间，宽度介于14-18nm之间，可以采用氧化硅或氮化硅等绝缘材料，当形成有所述导线槽结构构成所述字线沟槽时，所述绝缘层403同时形成于所述导线沟槽结构中，如图62所示。进一步，在一可选示例中，控制所述微沟结构103b的高度大于所述栅介质层401的厚度，从而使得所述微沟结构中可以填充所述栅电极结构，防止在所述微沟结构103b中完全填充所述栅介质层401，从而可以有利于器件性能的提升。
作为示例，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。控制所述微沟结构的最大高度大于所述沟槽主体的高度的5％，优选大于10％，以有利于所述微沟结构发挥其作用，控制所述微沟结构的最大高度小于所述沟槽主体的高度的30％，优选小于20％，以有利于所述微沟结构的形成。
下面对本发明中形成包括所述微沟结构103b的栅沟槽结构103的步骤进行举例说明。
实施例一：
如图8-19所示，本实施例提供一种所述栅沟槽结构103的形成方法，形成步骤具体包括：
如图8-10所示，进行步骤2-1)，于所述半导体衬底100上形成刻蚀掩膜层112，且所述刻蚀掩膜层上形成有若干个栅沟槽窗口106，所述栅沟槽窗口106暴露出所述有源区101并定义出所述栅沟槽结构103的位置；具体的，首先定义出所述栅沟槽结构103在所述有源区101内的位置，在一示例中，每个所述有源区101上对应形成有两个所述栅沟槽窗口106，位于相邻的所述第一接触区101a及所述第二接触区101b之间。
作为示例，所述刻蚀掩膜层112包括依次形成于所述半导体衬底100上的硬掩膜层104及光阻层105，所述硬掩膜层501的厚度介于80nm-120nm之间，所述光阻层105的厚度介于80nm-120nm之间，以沿所述光阻层105向下刻蚀形成所述栅沟槽结构103。
如图11-13所示，进行步骤2-2)，于所述栅沟槽窗口106中形成刻蚀辅助层110及刻蚀体部109，其中，所述刻蚀辅助层110包括位于所述栅沟槽窗口106的底部的刻蚀底部110b以及位于所述栅沟槽窗口106侧壁的刻蚀侧部110a，所述刻蚀体部109位于所述刻蚀底部110b表面且位于所述刻蚀侧部110a之间，且所述刻蚀辅助层110与所述刻蚀体部109之间具有不同的刻蚀选择比；
作为示例，形成所述刻蚀辅助层110及所述刻蚀体部109的步骤包括：
2-2-1)于所述栅沟槽窗口106的底部、侧壁及所述栅沟槽窗口周围的所述刻蚀掩膜层表面形成第一电介质层107，并于所述第一电介质层107表面形成第二电介质层108，所述第二电介质层108填充满所述栅沟槽窗口106并延伸覆盖所述栅沟槽窗口周围的所述第一电介质层107，且所述第一电介质层107与所述第二电介质层108之间具有不同的刻蚀选择比；
2-2-3)去除所述刻蚀掩膜层112上的所述第一电介质层107及所述第二电介质层108，其中，剩余的形成在所述栅沟槽窗口106侧壁的所述第一电介质层107构成所述刻蚀侧部110a，剩余的形成在所述栅沟槽窗口106底部的所述第一电介质层107构成所述刻蚀底部110b，剩余的填充在所述栅沟槽窗口106内的所述第二电介质层108构成所述刻蚀体部109。
具体的，该步骤中形成具有不同刻蚀选择比的两种材料层，以为后续刻蚀形成所述微沟结构103b提供结构基础，其中，所述刻蚀辅助层110与所述刻蚀体部109之间具有不同的刻蚀选择比，是指在进行刻蚀的过程中，二者对相同的刻蚀气体具有不同的刻蚀速率。在一示例中，通过形成两种不同的电介质层的方式形成所述刻蚀辅助层及所述刻蚀体部。在一示例中，所述第一电介质层107包括氧化硅层，厚度介于5nm-8nm之间，沉积方法可以为化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层气象沉积(ALD)等，所述第二电介质层108包括氮化硅层，沉积方法可以为化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层气象沉积(ALD)等。
具体的，对形成好两层电介质层的结构进行平坦化处理，所述刻蚀掩膜层112作为停止层，在一示例中，所述刻蚀掩膜层112包括所述光阻层105时，沉积所述第一电介质层107前仍保留所述光阻层105，所述光阻层105作为该步骤中平坦化的停止层，如可以采用化学机械抛光(CMP)去除刻蚀掩模上的多余电介质，最终只保留所述栅沟槽窗口106中的电介质层，包括保留的所述第一电介质层，即第一电介质层刻蚀剩余层，构成所述刻蚀辅助层110，第一电介质层刻蚀剩余层110包括刻蚀侧部110a及刻蚀底部110b，还包括位于所述刻蚀底部110b上的剩余的第二电介质层，即所述刻蚀体部109。
如图17-19所示，进行步骤2-3)，对步骤2-2)得到的结构进行刻蚀，以于所述栅沟槽窗口106对应位置的所述有源区101中形成所述栅沟槽结构103，其中，基于所述刻蚀辅助层110与所述刻蚀体部之间不同的刻蚀选择比形成所述微沟结构103b，所述微沟结构103b包括对应所述刻蚀侧部110a的形成的微沟单元以及对应所述刻蚀体部109形成的微沟中心。
具体的，在该步骤中，对步骤2-3)得到的结构进行干法刻蚀，由于所述刻蚀体部109与所述刻蚀侧部110b具有不同的刻蚀选择比，从而在刻蚀的过程中可以最终得到不同刻蚀深度的结构，即可以得到所述微沟结构103b的形貌，从而在U形通道的基础上在其底部刻蚀出微沟结构，其中，可以通过刻蚀时间，以及最终形成的所述刻蚀体部109与所述刻蚀侧部110a之间的比例调整得到的所述微沟结构的形貌，即调整得到的所述微沟单元与所述微沟中心的尺寸和布局，最终，去除刻蚀后剩余的硬掩膜层以得到包括微沟结构的栅沟槽结构，例如，可以采用湿法刻蚀工艺去除所述硬掩膜层。
作为示例，步骤2-2)中，形成的所述第一电介质层107的厚度介于所述栅沟槽窗口106的宽度的20％-40％之间。具体的，在该示例中，控制形成的所述第一电介质层107的厚度与所述栅沟槽窗口106的宽度的关系，从而在栅沟槽窗口中形成第一层电介质和第二层电介质，其中，第一种电介质有更快刻蚀速率，控制其厚度从而合理地控制形成的微沟结构的形貌，在本示例中，选择为30％，从而可以基于所述刻蚀体部形成微沟中心，并基于形成在所述刻蚀体部外围的所述刻蚀侧部形成位于所述微沟中心外围的微沟单元。
实施例二：
如图20-39所示，本实施例提供另一种所述栅沟槽结构的形成方法，形成步骤具体包括：
如图20-22所示，进行步骤2-1)，于所述半导体衬底100上形成硬掩膜层201，且所述硬掩膜层上形成有若干个刻蚀窗口203，所述刻蚀窗口203暴露出所述有源区101并定义出所述栅沟槽结构103的位置；具体的，首先定义出所述栅沟槽结构103在所述有源区101内的位置，在一示例中，每个所述有源区101上对应形成有两个所述栅沟槽窗口106，位于相邻的所述第一接触区101a及所述第二接触区101b之间。
作为示例，基于一光阻层202形成所述硬掩膜层201，以沿所述光阻层202向下刻蚀形成所述栅沟槽结构103，其中，所述硬掩膜层201的厚度介于80nm-120nm之间，所述光阻层202的厚度介于80nm-120nm之间。
如图23-25所示，进行步骤2-2)，基于所述刻蚀窗口203于所述有源区101中对应刻蚀形成若干个第一凹槽204；具体的，该步骤中，在所述有源区101中首先形成第一凹槽204，所述第一凹槽204的深度小于所述栅沟槽结构103的最大深度，在一可选示例中，所述第一凹槽的深度小于等于所述沟槽主体的深度，另外，在形成所述第一凹槽204之后还包括去除所述光阻层202的步骤，所述第一凹槽204用于辅助形成所述栅沟槽结构103。
如图26-34所示，进行步骤2-3)，于所述刻蚀凹槽104的底部、侧壁及所述刻蚀凹槽周围的所述硬掩膜层上形成注入介质层205，并对所述注入介质层205进行离子注入，以于所述刻蚀凹槽的底部形成至少一个注入区与至少一个未注入区；
作为示例，形成所述注入区及所述未注入区的方式包括：沿第一方向对所述注入介质层205进行第一离子注入，以至少于所述第一凹槽204底部的一侧形成第一注入区206a，沿第二方向对所述注入介质层205进行第二离子注入，以至少于所述第一凹槽204底部的相对的另一侧形成第二注入区206b，且所述第一注入区206a与所述第二注入区206b之间形成有未注入区206c。
作为示例，所述第一方向与所述半导体衬底100表面之间形成的锐角介于0°-90°之间，所述第二方向与所述半导体衬底100表面之间形成的锐角介于0°-90°之间，且基于遮蔽效应于所述第一凹槽204底部的所述注入介电层205中形成所述未注入区206c；
具体的，该步骤中，先形成所述注入介质层205，所述注入介质层205的厚度介于2nm-5nm之间，其材料可以选择为多晶硅或单晶硅，接着，对形成的注入介质层205进行离子注入，以在所述第一凹槽204的底部形成至少一个注入区及至少一个未注入区，其中，经过所述离子注入后，注入区与未注入区之间具有不同的刻蚀选择比，从而在后续的干法刻蚀过程中，在所述注入区与所述未注入区对应的位置刻蚀出不同的深度，其中，注入可以使得接收注入的区域的刻蚀速率变大，也可是使得注入的区域的刻蚀速率变小，在一示例中，注入的离子具体可以是硼元素，另外，对于所述注入区及所述未注入区的位置关系，可以依据需要得到的微沟结构的形状进行选择，如可以是所述未注入区位于中心，注入区分布在所述未注入区的外围，当然，对于注入区与未注入区的数量，也可以在所述第一凹槽的底部的所述注入介质层中形成两个及以上的未注入区和两个及以上的注入区。
另外，在一示例中，如图30及图33所示，对形成的所述注入介质层205进行不同方向的离子注入，以形成离子注入介电层注入后结构层206，其中，包括接收离子注入的离子注入区，即所述第一注入区206a及所述第二注入区206b，优选二者至少形成在所述第一凹槽底部的注入介质层相对的两侧，以及形成未接收离子注入的非注入区206c，该示例中，所述第一方向与所述第二方向相交，在所述第一凹槽204的底部形成注入的时候同时在所述第一凹槽204的侧壁及第一凹槽204周围的所述注入介电层205中形成离子注入，为后续刻蚀形成微沟结构提供结构基础。在一可选示例中，所述第一方向与所述半导体衬底100表面之间形成的锐角介于82°-85°之间，所述第二方向与所述半导体衬底100表面之间形成的锐角介于82°-85°之间，二者分别从左右两侧进行注入，从而使得所述第一凹槽底部中央区域基于遮蔽效应形成未注入区，从而可以保证形成的微沟结构的结构精确性。
如图38-40所示，进行步骤2-4)，对步骤2-3)得到的结构进行刻蚀，以于所述第一凹槽204对应位置的所述有源区中形成第二凹槽，所述第一凹槽及所述第二凹槽构成所述栅沟槽结构103，且所述第二凹槽包括所述微沟结构103b，其中，基于进行离子注入的所述注入介质层与未进行离子注入的所述注入电介质层之间不同的刻蚀选择比形成的所述微沟结构103b，所述微沟结构包括对应所述注入区(如所述第一注入区206a和所述第二注入区206b)形成的微沟单元以及对应所述未注入区206c形成的微沟中心。
具体的，在该步骤中，基于步骤2-3)得到的结构进行干法刻蚀，由于所述注入区(如所述第一注入区206a和所述第二注入区206b)与所述未注入区206c具有不同的刻蚀选择比，从而在刻蚀的过程中可以最终得到不同刻蚀深度的结构，即可以得到所述微沟结构的形貌，其中，可以通过刻蚀时间，以及最终形成的所述注入区与所述未注入区之间的比例调整得到的所述微沟结构的形貌，即调整得到的所述微沟单元与所述微沟中心的尺寸和布局。
作为示例，所述第一注入区206a及所述第二注入区206b相对于所述未注入区206c呈对称排布，且所述未注入区206c的宽度介于所述第一凹槽底部宽度的5％-30％之间，其中，控制所述未注入区206c的宽度，可以合理控制所述微沟结构的高度，使得有利于保证所述微沟结构在保证一定的高度可以增加沟道长度的同时有利于通过刻蚀等工艺形成所述微沟结构，从而进一步合理地控制形成的微沟结构的形貌。
具体的，该示例中，提供一种所述注入区与所述未注入区的布局关系，包括两部分离子注入的区域及位于二者中间的未注入区域，所述未注入区206c的宽度优选介于所述第一凹槽底部宽度的20％-25％之间，从而可以进一步提高沟道面积。
如图35-37所示，作为示例，步骤2-3)与步骤2-4)之间还包括步骤：对进行所述离子注入之后的所述注入介质层205进行氧化以形成氧化介质层207，所述氧化介质层207包括由所述注入区形成的注入氧化介质层以及由所述未注入区形成的未注入氧化介质层，步骤2-4)中的刻蚀具体包括：
2-4-1)以所述注入氧化介质层及所述未注入氧化介质层为掩膜进行第一次刻蚀，以去除所述注入氧化介质层，并暴露出所述硬掩膜层201；以及
2-4-2)以所述硬掩膜层及所述未注入氧化介质层进行第二次刻蚀，以于所述第一凹槽204对应位置的所述有源区中形成所述第二凹槽。
具体的，该步骤中对注入介质层注入后结构层进行氧化形成氧化介质层，实现离子注入后的区域相较于未离子注入的区域形成的氧化介质层有不同刻蚀速率，从而可以进一步改善所述注入区与所述未注入区之间的刻蚀选择比的差异，提高微沟结构形貌的可控性。其中，采用两次刻蚀的工艺，在一示例中，所述注入介质层205可以是单晶硅或多晶硅，则进行氧化后形成注入掺杂的氧化硅及未注入掺杂的氧化硅，经过第一次刻蚀去除注入掺杂的氧化硅，再基于未注入掺杂的氧化硅和原有的硬掩膜层为掩膜进行第二次刻蚀。其中，在一示例中，所述第一次刻蚀包括干法刻蚀刻蚀，所述第二次刻蚀包括干法刻蚀，且所述第二次刻蚀对所述未注入氧化介质层和所述硬掩膜层的刻蚀选择比大于5:1，本示例中选择为8:1。
作为示例，步骤2-2)中，所述第一凹槽204的深度介于所述栅沟槽结构103最大深度的5％-30％之间。具体的，控制首先形成的所述第一凹槽204的深度，从而可以有利于控制形成的微沟结构与所述栅沟槽结构的尺寸关系，控制所述第一凹槽204的深度，可以合理控制所述微沟结构的高度，使得有利于保证所述微沟结构在保证一定的高度可以增加沟道长度的同时有利于通过刻蚀等工艺形成所述微沟结构，从而进一步合理地控制形成的微沟结构的形貌。在一示例中，所述第一凹槽204的深度介于10nm-60nm之间，优选介于20nm-40nm之间。
实施例三：
如图41-61所示，本实施例提供又一种所述栅沟槽结构的形成方法，形成步骤具体包括：
如图41-43所示，进行步骤2-1)，于所述半导体衬底100上形成硬掩膜层301，且所述硬掩膜层301上形成有若干个过刻蚀窗口301a，所述过刻蚀窗口301a暴露出所述有源区100并定义出所述栅沟槽结构103的位置；具体的，首先定义出所述栅沟槽结构103在所述有源区101内的位置，在一示例中，每个所述有源区101上对应形成有两个所述栅沟槽窗口106，位于相邻的所述第一接触区101a及所述第二接触区101b之间。
作为示例，基于一光阻层302形成所述硬掩膜层301，以沿所述光阻层302向下刻蚀形成所述栅沟槽结构103，其中，所述硬掩膜层301的厚度介于80nm-120nm之间，所述光阻层302的厚度介于80nm-120nm之间。
如图44-46所示，进行步骤2-2)，基于所述过刻蚀窗口301a于所述有源区101中对应刻蚀形成若干个过刻蚀凹槽303；
具体的，该步骤中，在所述有源区101中首先形成过刻蚀凹槽303，在形成所述过刻蚀凹槽303之后还包括去除所述光阻层302的步骤，可以为干法或湿法刻蚀，所述过刻蚀凹槽303用于辅助形成所述栅沟槽结构103。在一示例中，采用干法刻蚀形成所述过刻蚀凹槽303，所述过刻蚀凹槽的深度可以为所述沟槽主体103a的深度的105％～130％，在一示例中，所述过刻蚀凹槽的深度介于200nm-260nm之间，可以通过调整刻蚀时间达到刻蚀所需要的深度。
如图47-52所示，进行步骤2-3)，于所述过刻蚀凹槽303的底部、侧壁及所述过刻蚀凹槽周围的所述硬掩膜层301上形成刻蚀介质层304，并对所述刻蚀介质层304进行回刻，形成刻蚀介质层回刻层305，以暴露出所述过刻蚀凹槽303的底部以及所述过刻蚀凹槽周围的所述硬掩膜层301；
具体的，在该步骤中，形成用于刻蚀形成微沟结103b的第一种辅助材料层，即对所述刻蚀介质层304进行回刻后得到的刻蚀介质层回刻层305，所述刻蚀介质层回刻层305位于所述过刻蚀凹槽303的内侧壁上。所述刻蚀介质层304的厚度介于7nm-9nm之间，所述刻蚀介质层的材料可以为氧化硅或氮化硅，沉积所述刻蚀介质层的方法可以采用化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层气相沉积(ALD)等。
如图53-55所示，进行步骤2-4)，于所述过刻蚀凹槽内填充补偿材料层306，所述补偿材料层306延伸至所述硬掩膜层301表面；具体的，该步骤中，填充用于刻蚀形成微沟结构103b的第二种辅助材料层，即所述补偿材料层306，在一可选示例中，所述补偿材料层306与所述有源区101的材料选择为相同的材料，以有利于保证器件结构的稳定性。所述补偿材料层306的材料可以为多晶硅或单晶硅，采用的方法可以为化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层气相沉积(ALD)等。
如图56-58所示，进行步骤2-5)，对步骤2-4)得到的结构进行刻蚀，基于所述刻蚀介质层304与所述补偿材料层306之间不同的刻蚀选择比于所述过刻蚀凹槽303中形成刻蚀侧壁层307及填充部308，其中，所述刻蚀侧壁层307位于所述过刻蚀凹槽303的侧壁上，所述刻蚀侧壁307基于所述刻蚀介质层304形成，所述填充部308位于所述刻蚀凹槽303的底部且位于所述刻蚀侧壁层307之间，所述填充部308基于所述补偿材料层306形成；
具体的，该步骤中，对填充了所述补偿材料层306的结构进行刻蚀，形成刻蚀侧壁层307及填充部308，从而作为后续形成微沟结构形貌的结构基础，其中，基于所述刻蚀介质层304与所述补偿材料层306之间不同的刻蚀选择比，在进行干法刻蚀过程中会刻蚀得到不同的深度，即可以得到所述微沟结构的形貌，其中，可以通过刻蚀时间，以及最终形成的所述注入区与所述未注入区之间的比例调整得到的所述微沟结构的形貌，即调整得到的所述微沟单元与所述微沟中心的尺寸和布局。
如图59-61所示，进行步骤2-6)，去除所述刻蚀侧壁层307，如可以采用湿法刻蚀去除，以形成所述栅沟槽结构103，其中，所述填充部308周围的部分所述过刻蚀凹槽303构成所述微沟结构103b，所述微沟结构103b包括对应所述刻蚀侧壁层形成的微沟单元以及基于所述填充部形成的微沟中心。具体的，去除所述刻蚀侧壁层307后，以所述填充部308的上表面为界，所述填充部308上表面之下的部分构成所述微沟结构103b。
作为示例，步骤2-2)中，所述过刻蚀沟槽303的深度与所述栅沟槽结构103的最大深度概呈相同。具体的，该示例中，在形成过刻蚀沟槽303的同时定义了所要形成的栅沟槽结构103的深度，从而无需再在后续的工艺中进行控制，不仅提高了栅沟槽结构位置控制的精确度，也简化了后续工艺，提高了工艺效率。
作为示例，步骤2-5)中，控制形成的所述填充部308的高度介于所述过刻蚀沟槽的深度的5％-30％；控制形成的所述填充部的宽度介于所述过刻蚀沟槽的宽度的20％-40％之间。
具体的，在该步骤中，通过刻蚀工艺定义出所述微沟结构103b的高度以及宽度，优选地，所述填充部308的高度介于所述过刻蚀沟槽的深度的15％-25％，所述填充部的宽度介于所述过刻蚀沟槽的宽度的25％-35％之间，在一示例中，所述填充部308的高度介于10-60nm之间。
另外，本发明还提供一种半导体器件结构，所述半导体器件结构优选采用本发明的半导体器件结构的制备方法制备得到，所述半导体器件结构包括：
半导体衬底100，所述半导体衬底内形成有若干个有源区101及隔离所述有源区101的隔离结构102，每一所述有源区101包括第一接触区101a及第二接触区101b，且所述有源区底内还形成有若干个栅沟槽结构103，以分离所述第一接触区101a与所述第二接触区101b，所述栅沟槽结构103包括沟槽主体103a及连接于所述沟槽主体下方的微沟结构103b，且所述栅沟槽结构103的深度小于所述隔离结构102的深度；以及
埋入式栅极字线，填充于所述栅沟槽结构103中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层401，以及填充于所述栅沟槽结构内栅电极层402。
具体的，所述半导体衬底100可以是硅衬底、绝缘体上硅衬底以及锗衬底等，依据实际需求选择。另外，所述半导体衬底100内还形成有所述有源区101以及隔离结构102，其中，所述隔离结构102可以为浅沟槽隔离结构(STI)，通常浅沟槽隔离结构所用的材料为氧化硅，但不以此为限，在一示例中，所述隔离结构的深度介于350nm-450nm，宽度介于20nm-25nm之间；另外，在半导体有源区101内可以设置源极和漏极。在一示例中，如图2所示，显示为所述半导体衬底100的俯视图，所述有源区101的形状包括条状，所述有源区101具有两个所述第二接触区101b以及一个所述第一接触区101a，所述第一接触区101a位于中间，用于进行位线连接，两个所述第二接触区101b分别位于两侧，用于进行电容连接，在该示例排布中，每一行(如A-A’方向)包括若干个所述有源区101，所述隔离结构位于所述有源区101外围。此外，图3显示为图2中A-A’方向的截面图，图4显示为图2中B-B’方向的截面图。
另外，所述栅沟槽结构103，包括沟槽主体103a及微沟结构103b，所述微沟结构103b相对于所述沟槽主体103a进一步深入到所述半导体衬底100的内部，可以增加晶体管的沟道面积，增加电子传输的通道，改善器件结构的短沟道效应等问题，改善短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中的存储晶体管的驱动电压和导通电流下降的问题，提高半导体器件结构的性能。具体的，对于所述微沟结构103b的形状，其截面形状可以是圆弧形、V形、U形、长方形与不规则形中的至少一种，可以增加晶体管的沟道面积，另外，所述微沟结构103b的底部的形状、布局可以依据具体工艺改进。在一示例中，所述栅沟槽结构103的最大深度介于180nm-200nm之间，所述栅沟槽结构的宽度介于18nm-23nm之间；所述隔离结构的深度介于350nm-450nm之间，所述隔离结构的宽度介于20nm-25nm之间
另外，在形成所述埋入式栅极字线的过程中，所述栅介质层401同时形成于所述字线沟槽的内表面，所述栅电极层402填充于整个所述字线沟槽中，即所述导线沟槽400中也同时填充与所述栅沟槽结构103中相同的材料层，以在所述导线沟槽结构中形成导线结构，其中，所述导线结构与埋入式栅极字线结构为同时形成的一体结构。在一可选示例中，所述栅介质层401的厚度介于1-3nm之间，其材质包括氧化硅，所述栅电极层402的高度介于120-150nm之间，所述栅电极层的宽度介于14-18nm之间，其材质包括钨。
作为一示例，在所述栅介质层401与栅电极层402之间还形成一层共函数层。
作为示例，所述半导体器件结构还包括绝缘层403，所述绝缘层位于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构。
作为示例，所述微沟结构103b的最大高度大于所述栅介质层401的厚度，且所述微沟结构103b的最大高度小于所述绝缘层403的厚度。
具体的，在一示例中，在所述栅沟槽结构103中还填充一绝缘层403，所述绝缘层403的高度介于50-60nm之间，宽度介于14-18nm之间，可以采用氧化硅或氮化硅等绝缘材料，当形成有所述导线槽结构构成所述字线沟槽时，所述绝缘层403同时形成于所述导线沟槽结构中，如图62所示。进一步，在一可选示例中，控制所述微沟结构103b的高度大于所述栅介质层401的厚度，从而使得所述微沟结构中可以填充所述栅电极结构，防止在所述微沟结构103b中完全填充所述栅介质层，从而可以有利于器件性能的提升。
作为示例，所述隔离结构102内还形成有若干个导线槽结构400，所述导线槽结构400与所述栅沟槽结构103沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区101及所述隔离结构102。
作为示例，所述导线槽结构400的深度大于所述栅沟槽结构103的最大深度，所述导线槽结构400的深度小于所述隔离结构102的深度。
具体的，在一示例中，还包括形成在所述隔离结构内的导线沟槽400，所述导线槽结构与所述栅沟槽结构相互连通以构成所述字线沟槽，其中，所述预定列方向如图61中所示的B-B’方向，贯穿间隔的所述有源区101及所述隔离结构102。
具体的，在一示例中，制备的所述导线沟槽结构400的深度与所述栅沟槽结构103的深度，即所述字线沟槽在所述隔离结构102中与所述有源区101中的深度不同，在一可选实施方式中，所述导线槽结构400的深度大于所述栅沟槽结构103的最大深度且小于所述隔离结构102的深度，从而有利于增加后续填充的栅结构及导线结构在所述字线沟槽中的结构强度。
作为示例，所述微沟结构103b包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
具体的，在一示例中，所述微沟结构103b由两部分结构构成，即所述微沟中心及所述微沟单元，其中，所述微沟中心及所述微沟单元的形状依据实际需求得到，在一可选示例中，所述微沟单元排布在所述微沟中心的外围，且使得微沟单元在有源区延伸方向(如A-A’方向)与字线沟槽延伸方向(如B-B’方向)的排布相同，从而有利于器件性能提升的最大化，并进一步使得器件结构的均一性得到提高，提高器件性能的稳定性。
作为示例，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。
综上所述，通过上述方案，本发明提供一种半导体器件结构及制备方法，通过不同材料之间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，且提高制备精度，从而在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，大大提高场效应晶体管的器件性能。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
1)提供一半导体衬底，在所述半导体衬底内形成若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区；
2)基于不同材料之间不同的刻蚀选择比于所述有源区内形成若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，其中，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的最大深度小于所述隔离结构的深度；形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成刻蚀掩膜层，且所述刻蚀掩膜层上形成有若干个栅沟槽窗口，所述栅沟槽窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)于所述栅沟槽窗口中形成刻蚀辅助层及刻蚀体部，其中，所述刻蚀辅助层包括位于所述栅沟槽窗口的底部的刻蚀底部以及位于所述栅沟槽窗口侧壁的刻蚀侧部，所述刻蚀体部位于所述刻蚀底部表面且位于所述刻蚀侧部之间，且所述刻蚀辅助层与所述刻蚀体部之间具有不同的刻蚀选择比；以及
2-3)对步骤2-2)得到的结构进行刻蚀，以于所述栅沟槽窗口对应位置的所述有源区中形成所述栅沟槽结构，其中，基于所述刻蚀辅助层与所述刻蚀体部之间不同的刻蚀选择比形成所述微沟结构，所述微沟结构包括对应所述刻蚀侧部的形成的微沟单元以及对应所述刻蚀体部形成的微沟中心；及
3)于所述栅沟槽结构的内表面形成栅介质层，并于所述栅沟槽结构内填充栅电极层，以形成埋入式栅极字线结构。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤3)之后还包括步骤：于所述栅沟槽结构内填充绝缘层，所述绝缘层形成于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构；所述微沟结构的最大高度大于所述栅介质层的厚度。
3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2-2)中形成所述刻蚀辅助层及所述刻蚀体部的步骤包括：
2-2-1)于所述栅沟槽窗口的底部、侧壁及所述栅沟槽窗口周围的所述刻蚀掩膜层表面形成第一电介质层，并于所述第一电介质层表面形成第二电介质层，所述第二电介质层填充满所述栅沟槽窗口并延伸覆盖所述栅沟槽窗口周围的所述第一电介质层，且所述第一电介质层与所述第二电介质层之间具有不同的刻蚀选择比；以及
2-2-2)去除所述刻蚀掩膜层上的所述第一电介质层及所述第二电介质层，其中，剩余的形成在所述栅沟槽窗口侧壁的所述第一电介质层构成所述刻蚀侧部，剩余的形成在所述栅沟槽窗口底部的所述第一电介质层构成所述刻蚀底部，剩余的填充在所述栅沟槽窗口内的所述第二电介质层构成所述刻蚀体部。
4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，步骤2-2)中，形成的所述第一电介质层的厚度数值介于所述栅沟槽窗口的宽度数值的20％-40％之间。
5.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2)中，形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成硬掩膜层，且所述硬掩膜层上形成有若干个刻蚀窗口，所述刻蚀窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)基于所述刻蚀窗口于所述有源区中对应刻蚀形成若干个第一凹槽；
2-3)于所述第一凹槽的底部、侧壁及所述第一凹槽周围的所述硬掩膜层上形成注入介质层，并对所述注入介质层进行离子注入，以于所述第一凹槽的底部形成至少一个注入区与至少一个未注入区；以及
2-4)以离子注入后的所述注入介质层作为掩膜，对步骤2-3)得到的结构进行刻蚀，以于所述第一凹槽对应位置的所述有源区中形成第二凹槽，所述第一凹槽及所述第二凹槽构成所述栅沟槽结构，且所述第二凹槽包括所述微沟结构，其中，基于进行离子注入所述注入介质层与未进行离子注入的所述注入介质层之间不同的刻蚀选择比形成所述微沟结构，所述微沟结构包括对应所述注入区形成的微沟单元以及对应所述未注入区形成的微沟中心。
6.根据权利要求5所述的半导体器件结构的制备方法，其特征在于，步骤2-3)与步骤2-4)之间还包括步骤：对进行所述离子注入后的所述注入介质层进行氧化以形成氧化介质层，所述氧化介质层包括由所述注入区形成的注入氧化介质层以及由所述未注入区形成的未注入氧化介质层，步骤2-4)中的刻蚀具体包括：
2-4-1)以所述注入氧化介质层及所述未注入氧化介质层为掩膜进行第一次刻蚀，以去除所述注入氧化介质层，并暴露出所述硬掩膜层；以及
2-4-2)以所述硬掩膜层及所述未注入氧化介质层进行第二次刻蚀，以于所述第一凹槽对应位置的所述有源区中形成所述第二凹槽。
7.根据权利要求5所述的半导体器件结构的制备方法，其特征在于，步骤2-2)中，所述第一凹槽的深度介于所述栅沟槽结构最大深度的5％-30％之间。
8.根据权利要求5所述的半导体器件结构的制备方法，其特征在于，步骤2-3)中，形成所述注入区及所述未注入区的方式包括：沿第一方向对所述注入介质层进行第一离子注入，以至少于所述第一凹槽底部的一侧形成第一注入区，沿第二方向对所述注入介质层进行第二离子注入，以至少于所述第一凹槽底部的相对的另一侧形成第二注入区，且所述第一注入区与所述第二注入区之间形成有所述未注入区。
9.根据权利要求8所述的半导体器件结构的制备方法，其特征在于，所述第一注入区及所述第二注入区相对于所述未注入区呈对称排布，且所述未注入区的宽度介于所述第一凹槽底部宽度的5％-30％之间。
10.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2)中，形成所述栅沟槽结构的步骤具体包括：
2-1)于所述半导体衬底上形成硬掩膜层，且所述硬掩膜层上形成有若干个过刻蚀窗口，所述过刻蚀窗口暴露出所述有源区并定义出所述栅沟槽结构的位置；
2-2)基于所述过刻蚀窗口于所述有源区中对应刻蚀形成若干个过刻蚀凹槽；
2-3)于所述过刻蚀凹槽的底部、侧壁及所述过刻蚀凹槽周围的所述硬掩膜层上形成刻蚀介质层，并对所述刻蚀介质层进行回刻，以暴露出所述过刻蚀凹槽的底部以及所述过刻蚀凹槽周围的所述硬掩膜层；
2-4)于所述过刻蚀凹槽内填充补偿材料层，所述补偿材料层延伸至所述硬掩膜层表面；
2-5)对步骤2-4)得到的结构进行刻蚀，基于所述刻蚀介质层与所述补偿材料层之间不同的刻蚀选择比于所述过刻蚀凹槽中形成刻蚀侧壁层及填充部其中，所述刻蚀侧壁层位于所述过刻蚀凹槽的侧壁上，所述刻蚀侧壁层基于所述刻蚀介质层形成，所述填充部位于所述刻蚀凹槽的底部且位于所述刻蚀侧壁层之间，所述填充部基于所述补偿材料层形成；
2-6)去除所述刻蚀侧壁层，以形成所述栅沟槽结构，其中，所述填充部的上表面、侧壁以及所述填充部的上表面所在平面之下的所述过刻蚀凹槽构成所述微沟结构，所述微沟结构包括对应所述刻蚀侧壁层形成的微沟单元以及基于所述填充部形成的微沟中心。
11.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，步骤2-2)中，所述过刻蚀凹槽的深度与所述栅沟槽结构的最大深度概呈相同；步骤2-5)中，控制形成的所述填充部的高度介于所述过刻蚀凹槽的深度的5％-30％；控制形成的所述填充部的宽度介于所述过刻蚀凹槽的宽度的20％-40％之间。
12.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2)与步骤3)之间，还包括步骤：于所述有源区之间的所述隔离结构内形成导线槽结构，其中，所述导线槽结构与所述栅沟槽结构沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区及所述隔离结构，且所述预定列方向与所述有源区的延伸方向相交。
13.根据权利要求12所述的半导体器件结构的制备方法，其特征在于，所述导线槽结构的深度大于所述栅沟槽结构的最大深度，所述导线槽结构的深度小于所述隔离结构的深度；所述微沟结构包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
14.根据权利要求1-13中任意一项所述的半导体器件结构的制备方法，其特征在于，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。
15.一种半导体器件结构，其采用权利要求1-14中任一项所述的半导体器件的制备方法形成，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区，且所述有源区底内形成有若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的深度小于所述隔离结构的深度；以及埋入式栅极字线结构，填充于所述栅沟槽结构中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层，以及填充于所述栅沟槽结构内的栅电极层，所述栅介质层的材质为氧化硅。
16.根据权利要求15所述的半导体器件结构，其特征在于，所述半导体器件结构还包括绝缘层，所述绝缘层位于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构；所述微沟结构的最大高度大于所述栅介质层的厚度。
17.根据权利要求15所述的半导体器件结构，其特征在于，所述隔离结构内还形成有若干个导线槽结构，所述导线槽结构与所述栅沟槽结构沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区及所述隔离结构。
18.根据权利要求17所述的半导体器件结构，其特征在于，所述导线槽结构的深度大于所述栅沟槽结构的最大深度，所述导线槽结构的深度小于所述隔离结构的深度；所述微沟结构包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。
19.根据权利要求15-18中任意一项所述的半导体器件结构，其特征在于，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116133395A (zh) * 2021-09-15 2023-05-16 长鑫存储技术有限公司 存储器件及其形成方法
CN116113232A (zh) * 2021-11-08 2023-05-12 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN116171036A (zh) * 2021-11-24 2023-05-26 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN209029381U (zh) * 2018-09-06 2019-06-25 长鑫存储技术有限公司 半导体器件结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033476A (ja) * 2000-07-13 2002-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20060042460A (ko) * 2004-11-09 2006-05-15 삼성전자주식회사 반도체소자의 리세스 채널을 갖는 트랜지스터 제조방법
KR20060046909A (ko) * 2004-11-12 2006-05-18 삼성전자주식회사 리세스 채널을 갖는 트랜지스터 제조방법
JP2007220783A (ja) * 2006-02-15 2007-08-30 Tohoku Univ 半導体装置及びその製造方法
KR20140028907A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 소자의 제조방법
CN107342327A (zh) * 2017-08-10 2017-11-10 睿力集成电路有限公司 一种半导体存储器的晶体管结构及制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN209029381U (zh) * 2018-09-06 2019-06-25 长鑫存储技术有限公司 半导体器件结构

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