CN111162043B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和多个分立于衬底上的鳍部；对鳍部进行切断处理，形成切口，切口底面与衬底表面齐平，或者低于衬底表面；在切口中形成隔离结构，且隔离结构顶面低于鳍部顶壁；在未被隔离结构覆盖的切口侧壁上形成绝缘层；在隔离结构上以及绝缘层上形成第一栅极结构；在鳍部上形成第二栅极结构，第二栅极结构横跨鳍部，第二栅极结构覆盖鳍部的部分顶壁和部分侧壁；在第二栅极结构两侧的鳍部中形成源漏掺杂层。第一栅极结构与源漏掺杂层和鳍部之间也不会形成泄露通道，也就是说第一栅极结构与源漏掺杂层和鳍部之间不会出现漏电流的情况，优化了半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off) 沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET 向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。 FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面 MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部；对所述鳍部进行切断处理，形成切口，所述切口底面与所述衬底表面齐平，或者低于所述衬底表面；在所述切口中形成隔离结构，且所述隔离结构顶面低于所述鳍部顶壁；在未被所述隔离结构覆盖的所述切口侧壁上形成绝缘层；在所述隔离结构上以及绝缘层上形成第一栅极结构；在所述鳍部上形成第二栅极结构，所述第二栅极结构横跨所述鳍部，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个鳍部，分立于所述衬底上；切口，位于所述鳍部内，且所述切口的底面与所述衬底表面齐平，或者低于所述衬底表面；隔离结构，位于所述切口中，且所述隔离结构的顶面低于所述鳍部顶壁；绝缘层，位于未被所述隔离结构覆盖的切口侧壁上；第一栅极结构，位于所述隔离结构和绝缘层上；第二栅极结构，横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；源漏掺杂层，位于所述第二栅极结构两侧的所述鳍部中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述切口中形成隔离结构，且所述隔离结构顶面低于所述鳍部顶壁；在未被所述隔离结构覆盖的所述切口侧壁上形成绝缘层；在所述隔离结构上以及绝缘层上形成第一栅极结构，所述第一栅极结构与所述源漏掺杂层通过绝缘层分隔开来，所述第一栅极结构与所述源漏掺杂层之间不会形成泄露通道，所述第一栅极结构与所述鳍部之间也不会形成泄露通道，也就是说所述第一栅极结构与所述源漏掺杂层和鳍部之间不会出现漏电流的情况，优化了半导体结构的电学性能。
可选方案中，在形成所述隔离结构后，形成所述绝缘层前，形成覆盖所述栅介质层的保护层，所述保护层用于在形成绝缘层的过程中避免所述栅介质层受到损伤。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤的结构示意图；
图4至图21是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图22至图23是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，所述基底包括：衬底1和位于所述衬底1上的鳍部2，对所述鳍部2进行单次扩散切断(Single Diffusion Break，SDB)，形成切口3，所述切口3底面与所述衬底1表面齐平，或者低于所述衬底1表面。
如图2所示，在所述切口3(如图1所示)中形成隔离结构4；在所述切口 3中的隔离结构4上形成第一伪栅结构5，在所述鳍部2上形成第二伪栅结构6，所述第二伪栅结构6横跨所述鳍部2，且所述第二伪栅结构6覆盖所述鳍部2 的部分顶壁和部分侧壁；在所述第一伪栅结构5和第二伪栅结构6的侧壁上形成侧墙层10；在所述第二伪栅结构6两侧的所述鳍部2中形成源漏掺杂层7。
如图3所示，形成覆盖所述源漏掺杂层7的介质层(图中未示出)，形成介质层后去除所述第一伪栅结构5(如图2所示)和第二伪栅结构6(如图2所示)，形成第一沟槽(图中未示出)和第二沟槽(图中未示出)；在所述第一沟槽和第二沟槽中分别形成第一金属栅极结构8和第二金属栅极结构9。
所述第一金属栅极结构8包括第一栅介质层(图中未示出)和位于所述第一栅介质层上的第一栅极层(图中未示出)。
需要说明的是，所述隔离结构4还形成在所述鳍部2露出的所述衬底1上。
所述切口3通过单次扩散切断操作形成，所述切口3的尺寸小，且所述切口3的开口从下往上渐宽。所述第一伪栅结构5形成在所述切口3中，所述切口3的侧壁与所述第一伪栅结构5的侧壁的间隙从上往下越来越小，所述侧墙层10形成在所述间隙中，因此所述侧墙层10的横向尺寸从上往下也越来越小，此处所述的横向指代的是垂直于第一伪栅结构5侧壁的方向，后续制程中去除所述第一伪栅结构5，形成第一沟槽，在所述第一沟槽中形成第一金属栅极结构8，在所述第一金属栅极结构8的底部处所述侧墙层10较薄，且所述第一栅介质层中也易存在薄弱点，因此在所述第一金属栅极结构8的底部与所述源漏掺杂层7之间易存在泄露通道，半导体结构易出现漏电的情况。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部；对所述鳍部进行切断处理，形成切口，所述切口底面与所述衬底表面齐平，或者低于所述衬底表面；在所述切口中形成隔离结构，且所述隔离结构顶面低于所述鳍部顶壁；在未被所述隔离结构覆盖的所述切口侧壁上形成绝缘层；在所述隔离结构上以及绝缘层上形成第一栅极结构；在所述鳍部上形成第二栅极结构，所述第二栅极结构横跨所述鳍部，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
本发明实施例在所述切口中形成隔离结构，且所述隔离结构顶面低于所述鳍部顶壁；在未被所述隔离结构覆盖的所述切口侧壁上形成绝缘层；在所述隔离结构上以及绝缘层上形成第一栅极结构，所述第一栅极结构与所述源漏掺杂层通过绝缘层分隔开来，所述第一栅极结构与所述源漏掺杂层之间不会形成泄露通道，所述第一栅极结构与所述鳍部之间不会形成泄露通道，也就是说所述第一栅极结构与所述源漏掺杂层和鳍部之间不会出现漏电流的情况，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图21是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4和图5，图4为沿垂直于鳍部延伸方向的剖面结构示意图，图5 为沿平行于鳍部延伸方向的剖面结构示意图。提供基底，所述基底包括衬底100 和多个分立于所述衬底100上的鳍部101。
本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、 CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
其他实施例中，所述鳍部和衬底的材料还可以不相同，所述鳍部还可以通过键合工艺形成在所述衬底上，或者通过外延生长的工艺形成在所述衬底上。
本实施例中，所述鳍部101上形成有硬掩膜层103。所述硬掩膜层103可以作为后续平坦化处理的过程中起到的刻蚀停止层的作用。
本实施例中，所述硬掩膜层103的材料为氮化硅。其他实施例中，所述硬掩膜层的材料还可以为氮氧化硅。
需要说明的是，硬掩膜层103的材料与鳍部101的材料的热膨胀系数相差较大，若所述硬掩膜层103直接形成在所述鳍部101上，所述硬掩膜层103容易出现裂纹甚至脱落，以至于不能起到掩膜层的作用，因此，在所述硬掩膜层 103与鳍部101之间形成有缓冲层102，所述缓冲层102起到缓冲的作用。
本实施例中，缓冲层102的材料为氧化硅。
需要说明的是，提供基底的步骤还包括：在所述鳍部101顶部、鳍部101 侧壁以及所述鳍部101露出的衬底100上形成氧化层104。氧化层104可以修复鳍部101表面在刻蚀过程中形成的损伤，提高后续形成的隔离结构的质量。
参考图6，图6为在图5基础上的进行切断处理形成的结构示意图，对所述鳍部101进行切断处理，形成切口105，所述切口105底面与所述衬底100 表面齐平，或者低于所述衬底100表面。所述切口105为后续制程中形成隔离结构做准备。
本实施例中，所述切断处理为单次扩散切断。
本实施例中，所述切口105的切口宽度D1不宜太大，也不宜太小。若所述切口宽度D1过大，会误刻蚀所述鳍部101，且会占用过多的空间，不利于缩小器件的尺寸，若所述切口宽度D1过小，器件的隔离效果受到影响。相应的，所述切口105的切口宽度D1为25纳米至35纳米，所述切口宽度D1指代的是鳍部101延伸方向的宽度。
需要说明的是，在形成切口105后，对所述切口105的底面和侧壁进行氧化处理。
参考图7至图12，在所述切口105(如图5所示)中形成隔离结构106，且所述隔离结构106顶面低于所述鳍部101顶壁。
如图7和图8所示，图7为在图4基础上的结构示意图，图8为在图6基础上的结构示意图。形成覆盖所述鳍部101的隔离材料结构107。
所述隔离材料结构107的顶部高于所述鳍部101顶壁。本实施例中，所述隔离材料结构107的材料为氧化硅。其他实施例中，所述隔离材料结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，采用可流动化学气相沉积工艺(Flowable chemical vapordeposition，FCVD)形成隔离材料结构107。
如图9和图10所示，图9为沿垂直于鳍部101延伸方向的剖面结构示意图，图10为沿平行于鳍部101延伸方向的剖面结构示意图，以所述硬掩膜层103 为刻蚀停止层对所述隔离材料结构107进行机械平坦化处理。
如图11和图12所示，图11为基于图9的后续示意图，图12为基于图10 的后续示意图，回刻蚀部分厚度的所述隔离材料结构107(如图9和图10所示) 形成隔离结构106。
本实施例中，在回刻蚀部分厚度的所述隔离材料结构107形成隔离结构106 的过程中，去除所述硬掩膜层104和缓冲层102。
需要说明的是，在形成隔离结构106的步骤中：还在所述鳍部101露出的衬底100上形成隔离层108，所述隔离层108覆盖所述鳍部101部分侧壁。所述隔离层108用于隔离相邻鳍部101。
参考图13至图19，在未被所述隔离结构106覆盖的所述切口105(如图5 所示)侧壁上形成绝缘层112(如图18所示)。后续制程中，在所述隔离结构 106以及绝缘层112上形成第一栅极结构，在所述鳍部101上形成第二栅极结构，所述第二栅极结构横跨所述鳍部101；在所述第二栅极结构两侧的所述鳍部101中形成源漏掺杂层，所述绝缘层112用于将所述第一栅极结构与所述源漏掺杂层和鳍部101进行隔离。
如图13和图14所示，在形成隔离结构106后，形成绝缘层112前，形成覆盖所述鳍部101顶壁和鳍部101部分侧壁的栅介质层109。所述栅介质层109 用于实现后续形成的第一栅极层和第二栅极层与鳍部101之间的电隔离。
本实施例中，采用原位水蒸气氧化工艺(In Situ Steam Generation，ISSG)形成栅介质层109。原位水蒸气氧化工艺能够降低热预算，在氧化过程中会导入少许氢气参与反应，氢气的增加可以帮助产生更多的氧自由基，增加原位水蒸气氧化工艺的氧化速率，采用原位水蒸气氧化工艺形成的栅介质层109比传统的炉管方式有较好的致密度及可靠度。
需要说明的是，隔离结构106和隔离层108上也形成有栅介质109。
本实施例中，所述栅介质层109的材料为氧化硅。
其他实施例中，采用原位水蒸气氧化工艺在所述鳍部顶壁和鳍部部分侧壁上形成氧化层，对所述氧化层进行去耦合等离子体氮化处理(Decoupled Plasma Nitridation，DPN)形成所述栅介质层。
相应的，所述栅介质层的材料为氮氧化硅。
另一些实施例中，所述栅介质层的材料还可以为高K介质层。高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。所述高K介质层的材料为HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
如图15和图16所示，形成所述绝缘层的步骤包括：在所述鳍部101顶壁、未被所述隔离结构106覆盖的切口105侧壁以及隔离结构106上形成绝缘材料层111。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)或者化学气相沉积工艺(Low Pressure Chemical Vapor Deposition，LPCVD)形成绝缘材料层111。
本实施例中，绝缘材料层111不能过厚也不能过薄。若所述绝缘材料层111 过厚，后续制程中去除未被遮挡层覆盖的绝缘材料层111的工艺时间过长；若所述绝缘材料层111过薄，后续制程中不能起到隔离第一金属栅极结构和源漏掺杂层的作用。相应的，所述绝缘材料层111的厚度为40埃米至60埃米。
本实施例中，所述绝缘材料层111的材料为氮化硅，其他实施例中，所述绝缘材料层的材料还可以为氮氧化硅。
需要说明的是，在形成所述栅介质层109后，形成所述绝缘层前，形成覆盖所述栅介质层109的保护层110。所述保护层110用于后续制程中，以所述遮挡层为掩膜刻蚀所述绝缘材料层111，避免对所述栅介质层109造成损伤。
本实施例中，采用原子层沉积工艺或者低压化学气相沉积工艺形成所述保护层110。
本实施例中，所述保护层110的材料为氧化硅。
本实施例中，保护层110不能过厚也不能过薄。若所述保护层110过厚，形成绝缘层后，去除所述绝缘层露出的保护层110的工艺时间过长；若所述保护层110过薄，去除所述绝缘层露出的保护层110时，所述保护层110不能起到保护栅介质层109的作用。相应的，所述保护层110的厚度为40埃米至60 埃米。
如图17所示，形成覆盖所述切口105(如图6所示)的遮挡层113。所述遮挡层113用于作为掩膜刻蚀所述绝缘材料层111形成绝缘层。
本实施例中，所述遮挡层113的材料为光刻胶。
如图18所示，以所述遮挡层113(如图17所示)为掩膜刻蚀所述绝缘材料层111，形成绝缘层112，且所述绝缘层112还形成在所述隔离结构106上。
后续制程中形成的所述第一栅极结构和所述源漏掺杂层通过绝缘层112分隔开来，所述第一栅极结构与所述源漏掺杂层之间不会形成泄露通道，所述第一栅极结构与所述鳍部101之间也不会形成泄露通道，也就是说所述第一栅极结构与所述源漏掺杂层和鳍部101之间不会出现漏电流的情况，优化了半导体结构的电学性能。
继续参考图18，形成所述绝缘层112后，去除所述遮挡层113。
本实施例中，采用灰化处理去除所述遮挡层113。
如图19所示，所述半导体结构的形成方法包括：在形成所述绝缘层112 后，形成第二栅极结构前，采用湿法刻蚀工艺去除所述绝缘层112露出的所述保护层110，形成位于所述绝缘层112和所述栅介质层109之间的剩余保护层 115。
本实施例中，采用湿法刻蚀工艺去除所述保护层110，所述保护层110的被刻蚀速率高于所述栅介质层109的被刻蚀速率。
本实施例中，所述保护层110的材料为原子层沉积形成的氧化硅，栅介质层109的材料为原位水蒸气氧化工艺形成氧化硅，所述湿法刻蚀工艺去除所述绝缘层112露出的所述保护层110的溶液为高稀释氢氟酸溶液，所述保护层110 的被刻蚀速率高于所述栅介质层109的被刻蚀速率。
其他实施例中，所述保护层的材料为氧化硅，栅介质层的材料为氮氧化硅，所述湿法刻蚀工艺去除所述绝缘层露出的所述保护层采用的溶液为高稀释氢氟酸溶液，所述保护层的被刻蚀速率高于所述栅介质层的被刻蚀速率。
另一些实施例中，所述保护层的材料为氧化硅，栅介质层的材料为高K介质材料，所述湿法刻蚀工艺去除所述绝缘层露出的所述保护层采用的溶液为高稀释氢氟酸溶液，所述保护层的被刻蚀速率高于所述栅介质层的被刻蚀速率。
参考图20，在所述隔离结构106上以及绝缘层112上形成第一栅极结构 116，在所述鳍部101上形成第二栅极结构117，所述第二栅极结构117横跨所述鳍部101，所述第二栅极结构117覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，所述第一栅极结构116和第二栅极结构117在同一步骤中形成。
形成所述第一栅极结构116和第二栅极结构117的步骤包括：形成覆盖所述鳍部101的栅极材料层，对所述栅极材料层进行平坦化处理，在所述栅极材料层上形成掩膜层，并以所述掩膜层为掩膜刻蚀所述栅极材料层，形成第一栅极结构116和第二栅极结构117。
本实施例中，所述第一栅极结构116和第二栅极结构117为伪栅结构。相应的，所述栅极材料层的材料为多晶硅。
其他实施例中，所述栅极材料层的材料为金属栅极结构。
需要说明的是，在形成所述第一栅极结构116和第二栅极结构117后，在所述第一栅极结构116的侧壁上和第二栅极结构117的侧壁上形成侧墙层114。
参考图21，在所述第二栅极结构117两侧的所述鳍部101中形成源漏掺杂层118。
在所述第二栅极结构117两侧的所述鳍部101中形成源漏掺杂层118的步骤包括：刻蚀所述第二栅极结构117两侧的部分厚度的所述鳍部101形成凹槽 (图中未示出)，采用选择性外延生长法在所述凹槽中外延生长外延层，在形成外延层后，向所述外延层中掺杂离子，形成源漏掺杂层118。
本实施例中，所述半导体器件为PMOS(Positive Channel Metal OxideSemiconductor)。相应地，所述凹槽为U型凹槽或西格玛型凹槽。所述外延层的材料为锗化硅，掺杂的离子为硼，也就是说，所述源漏掺杂层118的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体器件为NMOS(Negative channe Metal OxideSemiconductor)，相应的，所述凹槽为U型凹槽或西格玛型凹槽。所述外延层的材料为碳化硅或磷化硅，掺杂的离子为磷或砷，也就是说，所述源漏掺杂层的材料为掺杂磷的碳化硅。本实施例通过在所述碳化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
本实施例中，在形成所述源漏掺杂层118后，后续制程还包括：形成覆盖所述源漏掺杂层118的介质层(图中未示出)，去除所述第一栅极结构116和第二栅极结构117，在所述介质层中形成第一沟槽(图中未示出)和第二沟槽(图中未示出)，在所述第一沟槽和第二沟槽中分别形成第一金属栅极结构(图中未示出)和第二金属栅极结构(图中未示出)。
所述第一金属栅极结构包括第一栅介质层(图中未示出)和位于所述第一栅介质层上的第一栅极层(图中未示出)，所述第二金属栅极结构包括第二栅介质层(图中未示出)和位于所述第二栅介质层上的第二栅极层(图中未示出)。所述第一栅介质层上易存在薄弱点，在半导体结构工作时，在第一栅介质层上的薄弱点与源漏掺杂层和鳍部之间易存在泄漏通道。
所述第一金属栅极结构和鳍部101与所述源漏掺杂层118通过绝缘层112 分隔开来，所述第一金属栅极结构与所述源漏掺杂层118之间不会形成泄露通道，所述第一金属栅极结构与所述鳍部101之间也不会形成泄露通道，也就是说，所述第一金属栅极结构与所述源漏掺杂层118和鳍部101之间不会出现漏电流的情况，优化了半导体结构的电学性能。
图22和图23是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与一实施例的相同之处，在此不再赘述。本实施例与一实施例的不同之处在于：形成绝缘层的步骤不同。
参考图22和图23，形成绝缘层214的步骤包括：在所述鳍部201顶壁、隔离结构206顶面以及所述隔离结构206露出的切口205侧壁上形成绝缘材料层211，采用无掩膜刻蚀工艺去除位于所述隔离结构206上和所述鳍部201顶壁上的绝缘材料层211，形成绝缘层214。
需要说明的是，去除位于所述隔离结构206上的绝缘材料层211的步骤包括去除位于所述隔离层208上的绝缘材料层211。
后续制程中形成的所述第一栅极结构和所述源漏掺杂层通过绝缘层214分隔开来，所述第一栅极结构与所述源漏掺杂层之间不会形成泄露通道，所述第一栅极结构与所述鳍部201之间也不会形成泄露通道，也就是说所述第一栅极结构与所述源漏掺杂层和鳍部201之间不会出现漏电流的情况，优化了半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图21，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；多个鳍部101，分立于所述衬底100上；切口105(如图6所示)，位于所述鳍部101上，且所述切口105的底面与所述衬底100表面齐平，或者低于所述衬底100表面；隔离结构106，位于所述切口105中，且所述隔离结构106的顶面低于所述鳍部101顶壁；绝缘层112，位于未被所述隔离结构106覆盖的切口105侧壁上；第一栅极结构116，位于所述隔离结构106和绝缘层112上；第二栅极结构117，横跨所述鳍部101，且所述第二栅极结构117覆盖所述鳍部101的部分顶壁和部分侧壁；源漏掺杂层 118，位于所述第二栅极结构117两侧的所述鳍部101中。
本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有元器件，例如，PMOS晶体管、 CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
其他实施例中，所述鳍部和衬底的材料还可以不相同，所述鳍部还可以通过键合工艺形成在所述衬底上，或者通过外延生长的工艺形成在所述衬底上。
本实施例中，所述切口105的切口宽度D1(如图6所示)不宜太大也不宜太小，若所述切口宽度D1过大，在形成所述切口105的过程中会误刻蚀所述鳍部101，且会占用过多的空间，不利于缩小器件的尺寸，若所述切口宽度D1过小，不利于起到器件隔离的作用。相应的，所述切口105的切口宽度D1为25 纳米至35纳米，所述切口宽度D1指代的是鳍部101延伸方向的宽度。
本实施例中，隔离结构106的材料为氧化硅。其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，隔离层108位于所述鳍部101露出的衬底100上，所述隔离层108用于隔离相邻鳍部101。
所述半导体结构还包括形成在所述鳍部101顶壁与所述第二栅极结构117 之间的栅介质层109。所述栅介质层109用于实现第二栅极层117与鳍部101 之间的电隔离。
本实施例中，所述栅介质层109的材料为氧化硅。相应的，所述第一栅极结构116和第二栅极结构117的材料为多晶硅。
其他实施例中，所述栅介质层的材料为氮氧化硅。
另一些实施例中，所述栅介质层的材料还可以为高K介质层，所述栅介质除了形成在所述鳍部顶壁与所述第二栅极结构之间还形成在所述第二栅极层与侧墙之间。所述栅介质层用于实现第二栅极层与鳍部之间的电隔离。高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。所述高K介质层的材料为HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。相应的，所述第一栅极结构和第二栅极结构的材料为金属栅极结构。所述金属栅极结构的材料为镁钨合金、Al、Cu、Ag、Au、Pt、Ni或 Ti。
本实施例中，所述绝缘层112的材料为氮化硅，其他实施例中，所述绝缘层的材料还可以为氮氧化硅。
本实施例中，绝缘层112不能过厚也不能过薄。若所述绝缘层112过厚，形成绝缘层112的工艺时间过长；若绝缘层112过薄，不能起到隔离所述第一栅极结构116与源漏掺杂层118和鳍部101的作用。相应的，所述绝缘层112 的厚度为40埃米至60埃米。
本实施例中，剩余保护层115位于所述绝缘层112和所述栅介质层109之间。
本实施例中，所述剩余保护层115的材料为氧化硅。
本实施例中，所述剩余保护层115不能过厚也不能过薄。若所述剩余保护层115过厚，去除绝缘层112露出的保护层的工艺时间过长；若所述剩余保护层115过薄，不能在形成绝缘层112的过程中起到保护栅介质层109的作用。相应的，所述剩余保护层110的厚度为40埃米至60埃米。
本实施例中，所述绝缘层112还位于所述隔离结构106与所述第一栅极结构116之间。
具体的，位于所述隔离结构106上的绝缘层112和切口105侧壁上的绝缘层112为一体结构。
在其他实施例中，所述绝缘层可以仅位于未被所述隔离结构覆盖的切口侧壁上。
本实施例中，侧墙层114，位于所述第一栅极结构116的侧壁上和第二栅极结构117的侧壁。
本实施例中，所述半导体器件为PMOS(Positive Channel Metal OxideSemiconductor)。所述源漏掺杂层118的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
其他实施例中，所述半导体器件为NMOS(Negative channel Metal OxideSemiconductor)，所述源漏掺杂层的材料为掺杂磷的碳化硅或磷化硅。本实施例通过在所述碳化硅中掺杂磷离子或砷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
所述第一栅极结构116和所述源漏掺杂层118通过绝缘层112分隔开来，所述第一栅极结构116与所述源漏掺杂层118之间不会形成泄露通道，所述第一栅极结构116与所述鳍部101之间也不会形成泄露通道，也就是说所述第一栅极结构116与所述源漏掺杂层118和鳍部101之间出现漏电流的情况，优化了半导体结构的电学性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部；对所述鳍部进行切断处理，形成切口，所述切口底面与所述衬底表面齐平，或者低于所述衬底表面；
在所述切口中形成隔离结构，且所述隔离结构顶面低于所述鳍部顶壁；
在未被所述隔离结构覆盖的所述切口侧壁上形成绝缘层，所述绝缘层还形成在靠近切口的所述鳍部顶部；
在所述隔离结构上以及绝缘层上形成第一栅极结构；
在所述鳍部上形成第二栅极结构，所述第二栅极结构横跨所述鳍部，所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
在所述第二栅极结构两侧的所述鳍部中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述绝缘层的步骤包括：
在所述鳍部顶壁、未被所述隔离结构覆盖的切口侧壁以及隔离结构上形成绝缘材料层；
形成覆盖所述切口的遮挡层；
以所述遮挡层为掩膜刻蚀所述绝缘材料层，形成所述绝缘层，且所述绝缘层还形成在所述隔离结构上；
形成所述绝缘层后，去除所述遮挡层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述绝缘层的步骤包括：
在所述鳍部顶壁、隔离结构顶面以及所述隔离结构露出的切口侧壁上形成绝缘材料层；
采用无掩膜刻蚀工艺去除位于所述隔离结构上和所述鳍部顶壁上的绝缘材料层，形成所述绝缘层。
4.如权利要求2或3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述绝缘材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述隔离结构后，形成所述绝缘层前，形成覆盖所述鳍部顶壁和鳍部部分侧壁的栅介质层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：在形成所述栅介质层后，形成所述绝缘层前，形成覆盖所述栅介质层的保护层；
在形成所述绝缘层后，形成所述第二栅极结构前，采用湿法刻蚀工艺去除所述绝缘层露出的所述保护层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用原子层气相沉积或者低压化学气相沉积工艺形成所述保护层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，形成覆盖所述栅介质层的保护层的步骤中，所述保护层的厚度为40埃米至60埃米。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅，所述栅介质层的材料为氮氧化硅，所述湿法刻蚀工艺去除所述绝缘层露出的所述保护层采用的溶液为高稀释氢氟酸溶液。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，所述保护层的材料为原子层沉积形成的氧化硅，栅介质层的材料为原位水蒸气氧化工艺形成氧化硅，所述湿法刻蚀工艺去除所述绝缘层露出的所述保护层采用的溶液为高稀释氢氟酸溶液。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅，栅介质层的材料为高K介质材料，所述湿法刻蚀工艺去除所述绝缘层露出的所述保护层采用的溶液为高稀释氢氟酸溶液。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构在同一步骤中形成。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构为伪栅结构；
所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，形成覆盖所述源漏掺杂层的介质层；去除所述第一栅极结构和第二栅极结构，在所述介质层中形成第一沟槽和第二沟槽；在所述第一沟槽和第二沟槽中分别形成第一金属栅极结构和第二金属栅极结构。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述隔离结构的工艺步骤中，还在所述鳍部露出的所述衬底上形成隔离层，所述隔离层覆盖所述鳍部部分侧壁。
16.一种半导体结构，其特征在于，包括：
衬底；
多个鳍部，分立于所述衬底上；
切口，位于所述鳍部内，且所述切口的底面与所述衬底表面齐平，或者低于所述衬底表面；
隔离结构，位于所述切口中，且所述隔离结构的顶面低于所述鳍部顶壁；
绝缘层，位于未被所述隔离结构覆盖的切口侧壁上，所述绝缘层还位于靠近切口的所述鳍部顶部；
第一栅极结构，位于所述隔离结构和绝缘层上；
第二栅极结构，横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
源漏掺杂层，位于所述第二栅极结构两侧的所述鳍部中。
17.如权利要求16所述的半导体结构，其特征在于，所述绝缘层的材料为氮化硅或氮氧化硅。
18.如权利要求16所述的半导体结构，其特征在于，所述绝缘层的厚度为40埃米至60埃米。
19.如权利要求16所述的半导体结构，其特征在于，沿所述鳍部的延伸方向，所述切口的切口宽度为25纳米至35纳米。
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