CN106952911A - 鳍式半导体器件的形成方法 - Google Patents

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Abstract

一种鳍式半导体器件的形成方法，包括：提供包括电路区和存储区的衬底，电路区和存储区的衬底表面分别具有鳍部；在衬底表面形成隔离层，隔离层表面低于鳍部的顶部表面；在隔离层和鳍部表面形成介质层，存储区的介质层内具有横跨鳍部的第一沟槽，第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，电路区的介质层内具有横跨鳍部的第二沟槽，第二沟槽暴露出电路区的部分鳍部侧壁和顶部；在第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；在第二沟槽底部的鳍部侧壁和顶部上、以及第一栅介质层表面形成第二栅介质层；之后，在第一沟槽内形成第一栅极，在第二沟槽内形成第二栅极。减少鳍式半导体器件内的漏电流，提高鳍式半导体器件的稳定性。

Description

鳍式半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种鳍式半导体器件的形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
图1为现有6T(Transistor，晶体管)结构的静态随机存储器的存储单元的电路结构示意图，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术将鳍式场效应晶体管(Fin FET)引入静态随机存储器。鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着静态随机存储器内的元件密度提高、尺寸缩小，由鳍式场效应晶体管构成的静态随机存储器性能也随之下降。
发明内容
本发明解决的问题是提供一种鳍式半导体器件的形成方法，减少鳍式半导体器件内的漏电流，提高鳍式半导体器件的稳定性。
为解决上述问题，本发明提供一种鳍式半导体器件的形成方法，包括：提供衬底，所述衬底包括电路区和存储区，所述电路区和存储区的衬底表面分别具有鳍部；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；在所述隔离层和鳍部表面形成介质层，所述存储区的介质层内具有横跨所述鳍部的第一沟槽，所述第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，所述电路区的介质层内具有横跨所述鳍部的第二沟槽，所述第二沟槽暴露出电路区的部分鳍部侧壁和顶部；在所述第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；在第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层；在形成所述第二栅介质层之后，在所述第一沟槽内形成第一栅极，在所述第二沟槽内形成第二栅极。
可选的，所述第一栅介质层的材料为高K介质材料；所述第二栅介质层的材料为高K介质材料。
可选的，所述第一栅介质层的厚度为5埃～10埃；所述第二栅介质层的厚度为5埃～15埃。
可选的，所述第一栅介质层的形成步骤包括：在所述介质层表面、第一沟槽和第二沟槽底部暴露出的隔离层表面、以及第一沟槽和第二沟槽底部暴露出的鳍部侧壁和顶部上形成第一栅介质膜；在所述第一栅介质膜表面形成第一图形化层，所述第一图形化层覆盖第一沟槽内的第一栅介质膜；以所述第一图形化层为掩膜，刻蚀所述第一栅介质膜，直至暴露出介质层表面、以及第二沟槽底部的隔离层和鳍部表面为止，形成所述第一栅介质层。
可选的，还包括：在形成所述第一栅介质层之后，进行第一退火工艺。
可选的，所述第一退火工艺为尖峰退火或激光退火。
可选的，所述第二栅介质层的形成步骤包括：在所述介质层表面、第二沟槽底部的隔离层表面、第二沟槽底部的鳍部侧壁和顶部上、以及第一栅介质层表面形成第二栅介质层；去除介质层表面的第二栅极层，形成所述第二栅介质层。
可选的，在形成所述第一栅极和第二栅极之前或之后，去除所述介质层表面的第二栅介质层。
可选的，还包括：在形成所述第二栅介质层之后，进行第二退火工艺。
可选的，所述第二退火工艺为尖峰退火或激光退火。
可选的，所述介质层的形成步骤包括：在所述隔离层和鳍部表面形成分别横跨所述电路区和存储区鳍部的伪栅层，所述伪栅层覆盖在部分所述鳍部的侧壁和顶部上；在所述隔离层和鳍部表面形成介质层，所述介质层覆盖所述伪栅层的侧壁，且所述介质层暴露出所述伪栅层顶部；去除所述伪栅层，在所述存储区的介质层内形成第一沟槽，在所述电路区的介质层内形成第二沟槽。
可选的，还包括：在形成伪栅层之前，在所述隔离层和鳍部表面形成伪栅介质层；在去除所述伪栅层之后，去除第一沟槽和第二沟槽底部的伪栅介质层。
可选的，所述伪栅介质层的形成工艺为原子层沉积工艺或化学气相沉积工艺。
可选的，所述电路区包括核心区和逻辑区，所述核心区和逻辑区的衬底表面分别具有鳍部。
可选的，在形成所述伪栅层之前，在所述逻辑区暴露出的鳍部和顶部表面形成第一栅氧层。
可选的，所述第一栅氧层的形成步骤包括：在所述核心区、逻辑区和存储区暴露出的鳍部侧壁和顶部表面形成第一栅氧膜；去除所述核心区和存储区的第一栅氧膜，形成第一栅氧层。
可选的，所述第一栅氧膜的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
可选的，还包括：在形成所述第一栅介质层之前，在所述第一沟槽和第二沟槽底部暴露出的鳍部侧壁和顶部表面形成第二栅氧层。
可选的，所述第二栅氧层的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
可选的，所述第一栅极和第二栅极的形成步骤包括：在所述第二栅介质层表面形成填充满所述第一沟槽和第二沟槽的栅极膜；平坦化所述栅极膜和栅介质膜直至暴露出所述介质层表面为止，形成第一栅极和第二栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在形成具有第一沟槽和第二沟槽的鳍部之后，首先在第一沟槽底部的鳍部和侧壁和顶部上形成第一栅介质层。所述第一沟槽横跨所述存储区的鳍部，且暴露出存储区的部分鳍部侧壁和顶部表面，则所述第一栅介质层位于存储区的鳍部的侧壁和顶部表面。之后再于第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层，所述第二沟槽横跨所述电路区的鳍部，且暴露出电路区的部分侧壁和顶部。因此，在所述存储区，由第一栅介质层和第二栅介质层构成晶体管的栅介质；在所述电路区，由所述第二栅介质层作为晶体管的栅介质。由于存储区的栅介质的物理厚度大于电路区的栅介质，存储区栅介质的抗载流子击穿的能力提高，因此，在存储区形成的鳍式晶体管中，栅极漏电流得到抑制。因此，在存储区形成的静态随机存储器的存储单元漏电流减小、稳定性提高。
附图说明
图1为现有6T结构的静态随机存储器的存储单元的电路结构示意图；
图2至图11是本发明实施例的鳍式半导体器件的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着静态随机存储器内的元件密度提高、尺寸缩小，由鳍式场效应晶体管构成的静态随机存储器性能也随之下降，稳定性变差。
经过研究发现，当随机静态存储器处于待机状态时，静态随机存储器的存储单元内的漏电流主要包括各晶体管(即上拉晶体管、下拉晶体管和传输晶体管)的栅极漏电流。
随着随机静态存储器的特征尺寸缩小，用于构成随机静态存储器的晶体管中，栅介质层的等效氧化层厚度(Equivalent Oxide Thickness，简称EOT)也随之减小，导致用于构成随机静态存储器的存储单元的晶体管内，栅介质层更容易击穿，导致栅极漏电流增加。因此，当随机静态存储器处于待机状态时，存储单元的漏电流增加，导致静态随机存储器的性能下降。
为了解决上述问题，本发明提供一种鳍式半导体器件的形成方法，包括：提供衬底，所述衬底包括电路区和存储区，所述电路区和存储区的衬底表面分别具有鳍部；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；在所述隔离层和鳍部表面形成介质层，所述存储区的介质层内具有横跨所述鳍部的第一沟槽，所述第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，所述电路区的介质层内具有横跨所述鳍部的第二沟槽，所述第二沟槽暴露出电路区的部分鳍部侧壁和顶部；在所述第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；在第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层；在形成所述第二栅介质层之后，在所述第一沟槽内形成第一栅极，在所述第二沟槽内形成第二栅极。
其中，在形成具有第一沟槽和第二沟槽的鳍部之后，首先在第一沟槽底部的鳍部和侧壁和顶部上形成第一栅介质层。所述第一沟槽横跨所述存储区的鳍部，且暴露出存储区的部分鳍部侧壁和顶部表面，则所述第一栅介质层位于存储区的鳍部的侧壁和顶部表面。之后再于第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层，所述第二沟槽横跨所述电路区的鳍部，且暴露出电路区的部分侧壁和顶部。因此，在所述存储区，由第一栅介质层和第二栅介质层构成晶体管的栅介质；在所述电路区，由所述第二栅介质层作为晶体管的栅介质。由于存储区的栅介质的物理厚度大于电路区的栅介质，存储区栅介质的抗载流子击穿的能力提高，因此，在存储区形成的鳍式晶体管中，栅极漏电流得到抑制。因此，在存储区形成的静态随机存储器的存储单元漏电流减小、稳定性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例的鳍式半导体器件的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200包括电路区和存储区210，所述电路区和存储区210的衬底200表面分别具有鳍部201。
所述存储器210用于形成静态随机存储器的存储单元。在本实施例中，所述电路区包括核心区230和逻辑区220，所述核心区230和逻辑区220的衬底200表面分别具有鳍部201。所述核心区230用于形成核心器件，所述逻辑区220用于形成逻辑器件，例如输入输出(I/O)器件；所述核心器件的密度大于逻辑器件的密度，所述核心器件的特征尺寸(Critical Dimention，简称CD)小于所述逻辑器件的特征尺寸，所述逻辑器件的工作电压或工作电压高于核心器件的阈值电压。
所述衬底200和鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层，所述掩膜层覆盖需要形成鳍部201的对应位置和形状；以所述掩膜层为掩膜，刻蚀所述半导体基底，形成所述衬底200和鳍部201。
所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部201和衬底200的材料为单晶硅。
所述掩膜层的形成步骤包括：在所述半导体基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成第二图形化层；以第二图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体基底表面为止，形成所述掩膜层。在本实施例中，在形成所述鳍部201之后去除所述掩膜层。在其它实施例中，在后续形成隔离层之后去除所述掩膜层。
在一实施例中，所述第二图形化层为图形化的光刻胶层，所述第二图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述第二图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-alignedTriple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于衬底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于衬底200表面倾斜。
所述核心区230、逻辑区220和存储区210的衬底200和鳍部201内还具有阱区，所述阱区采用离子注入工艺形成。所述阱区能够在刻蚀半导体基底以形成鳍部201之前或之后形成。
在另一实施例中，所述鳍部通过刻蚀形成于衬底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底表面。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述半导体层的材料为硅、锗、碳化硅或硅锗。
在本实施例中，在后续形成所述隔离层之前，还包括在所述衬底200和鳍部201表面形成衬垫氧化层。所述衬垫氧化层的形成工艺为原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺。所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为20秒钟～10分钟。
请参考图3，在所述衬底200表面形成隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202表面低于所述鳍部201的顶部表面。
所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜直至暴露出部分鳍部201侧壁为止。
在本实施例中，所述隔离层202的材料为氧化硅；所述隔离层202的厚度是所述鳍部201高度的1/4～1/2。所述隔离膜的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)。在其它实施例中，所述隔离膜还能够采用其它化学气相沉积工艺或物理气相沉积工艺形成；所述其它化学气相沉积工艺包括等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。
在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述衬底200和鳍部201表面形成前驱介质膜；进行退火工艺，使前驱介质膜固化，形成所述隔离膜。所述前驱介质膜的材料为含硅的可流动材料；所述可流动材料能够为含Si-H键、Si-N键和Si-O键中的一种或多种聚合的聚合体。所述前驱介质膜的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。
所述流体化学气相沉积工艺中的退火工艺能够为湿法退火工艺或干法退火工艺；所述退火工艺的参数包括：温度小于或等于600℃，退火气体包括H2、O2、N2、Ar和He中的一种或多种组合，退火时间为5秒～1分钟。其中，当退火气体包括H2和O2时，所述退火工艺为湿法退火工艺。
所述平坦化工艺为化学机械抛光工艺(CMP)。回刻蚀所述隔离膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。在一实施例中，在形成所述隔离层202之后，去除暴露出的衬垫氧化层。
请参考图4，在所述逻辑区220暴露出的鳍部201和顶部表面形成第一栅氧层221。
所述第一栅氧层221的形成步骤包括：在所述核心区230、逻辑区220和存储区210暴露出的鳍部201侧壁和顶部表面形成第一栅氧膜；去除所述核心区230和存储区210的第一栅氧膜，形成第一栅氧层221。
所述第一栅氧层221作为逻辑区220的鳍式晶体管内的栅氧层，用于在逻辑区220增强鳍部201与后续形成的第二栅介质层之间的结合强度，所述第二栅介质层的材料为高K介质材料(介电系数大于3.9)，所述第二栅介质层作为逻辑区220所形成的晶体管的栅介质层。
所述第一栅氧层221的材料为氧化硅，所述第一栅氧层221的厚度为10埃～35埃；在本实施例中，所述第一栅氧层221的厚度为15埃。所述第一栅氧膜的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
在本实施例中，所述第一栅氧膜的形成工艺为原位蒸汽生成工艺；所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为10秒钟～5分钟。
在另一实施例中，所述第一栅氧膜的形成工艺为化学氧化工艺；所述化学氧化工艺的步骤包括：采用通入臭氧的水溶液对所述鳍部201暴露出的侧壁和顶部表面进行氧化，在所述鳍部201的侧壁和顶部表面形成第一氧化层。其中，在所述通入臭氧的水溶液中，臭氧在水中的浓度为1％～15％。
去除所述核心区230和存储区210的第一栅氧膜的步骤包括：在所述逻辑区220的第一栅氧膜表面形成第四图形化层；以所述第四图形化层为掩膜，刻蚀核心区230和存储区210的第一栅氧膜，直至暴露出鳍部201表面为止；在刻蚀所述第一栅氧膜之后，去除所述第四图形化层。
所述第四图形化层包括图形化的光刻胶层。刻蚀所述第一栅氧膜的工艺均为各向同性的干法刻蚀工艺。
在本实施例中，刻蚀所述第一栅氧膜的各向同性干法刻蚀工艺能够为SICONI工艺。所述SICONI工艺在各个不同方向上的刻蚀速率均匀，能够均匀地去除位于鳍部201侧壁和顶部表面的第一栅氧膜，而且对所述鳍部201侧壁和顶部表面的损伤较小。
所述SICONI工艺的参数包括：功率10W～100W，频率小于100kHz，刻蚀温度为40摄氏度～80摄氏度，压强为0.5托～50托，刻蚀气体包括NH3、NF3、He，其中，NH3的流量为0sccm～500sccm，NF3的流量为20sccm～200sccm，He的流量为400sccm～1200sccm，NF3与NH3的流量比为1:20～5:1。
后续在所述隔离层202和鳍部201表面形成介质层，所述存储区210的介质层内具有横跨所述鳍部201的第一沟槽，所述第一沟槽暴露出存储区210的部分鳍部201侧壁和顶部表面，所述电路区的介质层内具有横跨所述鳍部201的第二沟槽，所述第二沟槽暴露出电路区的部分鳍部201侧壁和顶部。以下结合图5至图6对介质层的形成步骤进行说明。
请参考图5，在所述隔离层202和鳍部201表面形成分别横跨所述电路区和存储区210鳍部201的伪栅层204，所述伪栅层204覆盖在部分所述鳍部201的侧壁和顶部上。
所述伪栅层204的材料为多晶硅。所述伪栅层204的形成步骤包括：在所述隔离层202表面、鳍部201表面和第一栅氧层221表面形成伪栅极膜；对所述伪栅极膜进行平坦化；在所述平坦化工艺之后，在所述伪栅极膜表面形成第三图形化层，所述第三图形化层覆盖需要形成伪栅层204的位置和形状；以所述第三图形化层为掩膜，刻蚀所述伪栅极膜，直至暴露出隔离层202和鳍部201表面为止，形成伪栅层204。
在本实施例中，还包括在形成所述伪栅极膜之前，在所述隔离层202和鳍部201表面形成伪栅介质层205；在所述伪栅介质层205表面形成所述伪栅极膜。
在一实施例中，在刻蚀所述伪栅极膜之后，刻蚀所述伪栅介质层205，直至暴露出鳍部201和隔离层202表面为止。在另一实施例中，在刻蚀所述伪栅极膜之后，不刻蚀所述伪栅介质层205。
所述伪栅介质层205的材料为氧化硅；所述伪栅介质层205的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述伪栅介质层205的厚度为5埃～15埃。在本实施例中，所述伪栅介质层205的厚度为10埃。所述伪栅介质层205用于在后续去除伪栅层204时，保护鳍部201和第一栅氧层221表面。
在本实施例中，还包括在所述伪栅层204的侧壁表面形成侧墙；在所述伪栅层204和侧墙两侧的鳍部201内形成源区和漏区。
所述侧墙的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种组合。所述侧墙的形成步骤包括：采用沉积工艺在所述保护层和伪栅层204表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出鳍部201表面为止，形成侧墙。
在一实施例中，所述源区和漏区以离子注入工艺形成。在另一实施例中，所述源区和漏区的形成步骤还包括：在所述伪栅层204和侧墙两侧的鳍部201内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源区和漏区。所述掺杂工艺为离子注入工艺、原位掺杂工艺中的一种或两种组合。
当所形成的鳍式晶体管为PMOS晶体管时，所述应力层的材料为硅锗，所述应力层内掺杂的离子为P型离子，且所述应力层为Σ型应力层。当所形成的鳍式晶体管为NMOS晶体管时，所述应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子。
请参考图6，在所述隔离层202和鳍部201表面形成介质层206，所述介质层206覆盖所述伪栅层204的侧壁，且所述介质层206暴露出所述伪栅层204顶部。
所述介质层206的形成步骤包括：在所述隔离层202、鳍部201和伪栅层204的表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅层204的顶部表面为止，形成所述介质层206。
所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层206的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质层206的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。
请参考图7，去除所述伪栅层204(如图6所示)，在所述存储区210的介质层206内形成第一沟槽211，在所述电路区的介质层206内形成第二沟槽222。
去除所述伪栅层204的工艺为干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合；其中，所述干法刻蚀工艺为各向同性的干法刻蚀工艺。
在本实施例中，所述伪栅层204的材料为多晶硅，去除所述伪栅层204的工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或两种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm～400sccm，压力为3毫托～8毫托。
在另一实施例中，去除所述伪栅层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在去除所述伪栅层204之后，去除第一沟槽211和第二沟槽222底部的伪栅介质层205(如图6所示)。
在本实施例中，所述伪栅介质层205的材料为氧化硅，去除所述伪栅介质层205的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。当采用湿法刻蚀工艺去除所述伪栅介质层205时，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。当采用各向同性的干法刻蚀工艺去除所述伪栅介质层205时，所述各向同性的干法刻蚀工艺能够为SICONI工艺。
后续在所述第一沟槽211底部的鳍部201侧壁和顶部上形成第一栅介质层。以下结合图8和图9对所述第一栅介质层的形成步骤进行说明。
请参考图8，在所述介质层206表面、第一沟槽211和第二沟槽222底部暴露出的隔离层202表面、以及第一沟槽211和第二沟槽222底部暴露出的鳍部201侧壁和顶部上形成第一栅介质膜212。
在本实施例中，在形成所述第一栅介质膜212之前，还包括在所述第一沟槽211和第二沟槽222底部暴露出的鳍部201侧壁和顶部表面形成第二栅氧层207。所述第二栅氧层207的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
所述第二栅氧层207用于作为核心区230和存储区210所形成的鳍式晶体管的栅氧层。所述第二栅氧层207的材料为氧化硅；所述第二栅氧层207的形成工艺为热氧化工艺或湿法氧化工艺。
所述第二栅氧层207的厚度为3纳米～10纳米。在本实施例中，所述第二栅氧层207的形成工艺为化学氧化工艺；所述化学氧化工艺的步骤包括：采用通入臭氧的水溶液对所述鳍部201暴露出的侧壁和顶部表面进行氧化，在所述鳍部201的侧壁和顶部表面形成第二栅氧层207。其中，在所述通入臭氧的水溶液中，臭氧在水中的浓度为1％～15％。
所述第一栅介质膜212用于在存储区210作为栅介质层的一部分，后续由所述第一栅介质膜212形成的第一栅介质层与后续形成的第二栅介质层共同形成存储区210的栅介质层，因此存储区210所形成的晶体管的栅介质层物理厚度较大，有利于减少存储区210所形成的晶体管的栅漏电流，从而减少存储区210形成的静态随机存储器内的漏电流。
所述第一栅介质膜212的材料为高K介质材料，则后续形成的第一栅介质层的材料为高K介质材料。所述高K介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述第一栅介质膜212的材料为高K介质材料，则不易过度提高存储区210晶体管的阈值电压，依旧能够使存储区210形成的静态随机存储器的性能改善。
所述第一栅介质膜212的形成工艺为化学气相沉积工艺或原子层沉积工艺。所述第一栅介质膜212的厚度为5埃～10埃。所述第一栅介质膜212的厚度不宜过厚，否则会使存储区210形成的晶体管阈值电压过大，不利于提高静态随机存储器的性能；所述第一栅介质膜212的厚度也不宜过小，否则存储区210的栅介质层的厚度较小，不利于减小存储区210晶体管的栅漏电流。
请参考图9，去除介质层206表面和第二沟槽222内的第一栅介质膜212(如图8所示)，在所述第一沟槽211底部的鳍部201侧壁和顶部上形成第一栅介质层212a。
在所述第一栅介质膜212表面形成第一图形化层，所述第一图形化层覆盖第一沟槽211内的第一栅介质膜212；以所述第一图形化层为掩膜，刻蚀所述第一栅介质膜212，直至暴露出介质层206表面、以及第二沟槽222底部的隔离层202和鳍部201表面为止，形成所述第一栅介质层212a。
所述第一图形化层为图形化的光刻胶层，所述第一图形化层采用涂布工艺和光刻工艺形成。刻蚀所述第一栅介质膜212的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。
在本实施例中，所述第一栅介质膜212的材料包括高K介质材料，刻蚀所述第一栅介质膜212的工艺均为各向同性的干法刻蚀工艺。所述各向同性的干法刻蚀工艺在各个不同方向上的刻蚀速率相同或相近，从而能够去除鳍部201侧壁和顶部上的第一栅介质膜212。
所形成的第一栅介质层212a与后续形成的第二栅介质层共同作为存储区210形成的晶体管栅介质层，而电路区形成的晶体管仅以所述第二栅介质层作为晶体管的栅介质层，因此，存储区210形成的晶体管栅介质层厚度大于电路区晶体管的栅介质层厚度，有利于使存储区210晶体管的栅漏电流减小，而存储区210形成的晶体管用于构成静态随机存储器的存储单元。因此，所形成的静态随机存储器内的漏电流减小，性能改善，稳定性提高。
在本实施例中，在形成所述第一栅介质层212a之后，还包括进行第一退火工艺；所述第一退火工艺为尖峰退火或激光退火。所述第一退火工艺用于减少或消除第一栅氧层203、第二栅氧层205以及第一栅介质层212a内的缺陷或杂质，提高所述第一栅氧层203、第二栅氧层205和第一栅介质层212a的质量。此外，所述第一退火工艺还能够用于激活源区和漏区内的掺杂离子。
请参考图10，在第二沟槽222底部的鳍部201侧壁和顶部上、以及所述第一栅介质层212a表面形成第二栅介质层223。
在本实施例中，所述第二栅介质层223形成于所述介质层206表面、第二沟槽222底部的隔离层202表面、第二沟槽222底部的鳍部201侧壁和顶部上、以及第一栅介质层212a表面。后续在形成第一栅极和第二栅极之后，去除所述介质层206表面的第二栅介质层。在其它实施例中，还能够在形成所述第一栅极和第二栅极之前，去除所述介质层206表面的第二栅介质层。
所述第二栅介质层223的材料为高K介质材料。所述高K介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述第二栅介质层223的形成工艺为化学气相沉积工艺或原子层沉积工艺。
所述第二栅介质层223的厚度为5埃～15埃。所述第二栅介质层223的厚度不宜过厚，否则会使电路区和存储区210形成的晶体管阈值电压过大，不利于提高鳍式半导体器件的性能；所述第二栅介质层223的厚度也不宜过小，否则所述存储区210的栅介质层的厚度较小，不利于减小存储区210晶体管的栅漏电流。
所述第一栅介质层212a与所述第二栅介质层223共同形成存储区210晶体管的栅介质层，而所述第二栅介质层223作为电路区晶体管的栅介质层，因此，所述存储区210所形成的晶体管的栅介质层物理厚度较大，有利于减少存储区210形成的静态随机存储器内的漏电流。
在本实施例中，在形成所述第二栅介质层223之后，还包括进行第二退火工艺；所述第二退火工艺为尖峰退火或激光退火。所述第二退火工艺用于减少或消除第一栅氧层203、第二栅氧层205、第一栅介质层212a和第二栅介质层223内的缺陷或杂质，提高所述第一栅氧层203、第二栅氧层205、第一栅介质层212a和第二栅介质层223的质量。此外，所述第二退火工艺还能够用于激活源区和漏区内的掺杂离子。
请参考图11，在形成所述第二栅介质层223之后，在所述第一沟槽211内形成第一栅极213，在所述第二沟槽222内形成第二栅极224。
所述第一栅极213和第二栅极224的形成步骤包括：在所述第二栅介质层223表面形成填充满所述第一沟槽211和第二沟槽222的栅极膜；平坦化所述栅极膜直至暴露出所述介质层206表面为止，形成第一栅极213和第二栅极224。
所述第一栅极213和第二栅极224的材料包括铜、钨、铝或银；所述栅极膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、电镀工艺或化学镀工艺。平坦化所述栅极膜的工艺为化学机械抛光工艺(CMP)。
在一实施例中，在形成所述栅极膜之前，还包括在所述第二栅介质层223表面形成功函数膜；在所述功函数膜表面形成栅极膜；在平坦化所述栅极膜之后，平坦化所述功函数膜直至暴露出所述介质层206表面为止，形成功函数层。在第一沟槽211和第二沟槽222内形成的功函数层的材料能够相同或不同。
综上，本实施例中，在形成具有第一沟槽和第二沟槽的鳍部之后，首先在第一沟槽底部的鳍部和侧壁和顶部上形成第一栅介质层。所述第一沟槽横跨所述存储区的鳍部，且暴露出存储区的部分鳍部侧壁和顶部表面，则所述第一栅介质层位于存储区的鳍部的侧壁和顶部表面。之后再于第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层，所述第二沟槽横跨所述电路区的鳍部，且暴露出电路区的部分侧壁和顶部。因此，在所述存储区，由第一栅介质层和第二栅介质层构成晶体管的栅介质；在所述电路区，由所述第二栅介质层作为晶体管的栅介质。由于存储区的栅介质的物理厚度大于电路区的栅介质，存储区栅介质的抗载流子击穿的能力提高，因此，在存储区形成的鳍式晶体管中，栅极漏电流得到抑制。因此，在存储区形成的静态随机存储器的存储单元漏电流减小、稳定性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括电路区和存储区，所述电路区和存储区的衬底表面分别具有鳍部；
在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；
在所述隔离层和鳍部表面形成介质层，所述存储区的介质层内具有横跨所述鳍部的第一沟槽，所述第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，所述电路区的介质层内具有横跨所述鳍部的第二沟槽，所述第二沟槽暴露出电路区的部分鳍部侧壁和顶部；
在所述第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；
在第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层；
在形成所述第二栅介质层之后，在所述第一沟槽内形成第一栅极，在所述第二沟槽内形成第二栅极。
2.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅介质层的材料为高K介质材料；所述第二栅介质层的材料为高K介质材料。
3.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅介质层的厚度为5埃～10埃；所述第二栅介质层的厚度为5埃～15埃。
4.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅介质层的形成步骤包括：在所述介质层表面、第一沟槽和第二沟槽底部暴露出的隔离层表面、以及第一沟槽和第二沟槽底部暴露出的鳍部侧壁和顶部上形成第一栅介质膜；在所述第一栅介质膜表面形成第一图形化层，所述第一图形化层覆盖第一沟槽内的第一栅介质膜；以所述第一图形化层为掩膜，刻蚀所述第一栅介质膜，直至暴露出介质层表面、以及第二沟槽底部的隔离层和鳍部表面为止，形成所述第一栅介质层。
5.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，还包括：在形成所述第一栅介质层之后，进行第一退火工艺。
6.如权利要求5所述的鳍式半导体器件的形成方法，其特征在于，所述第一退火工艺为尖峰退火或激光退火。
7.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述第二栅介质层的形成步骤包括：在所述介质层表面、第二沟槽底部的隔离层表面、第二沟槽底部的鳍部侧壁和顶部上、以及第一栅介质层表面形成第二栅介质层；去除介质层表面的第二栅极层，形成所述第二栅介质层。
8.如权利要求7所述的鳍式半导体器件的形成方法，其特征在于，在形成所述第一栅极和第二栅极之前或之后，去除所述介质层表面的第二栅介质层。
9.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，还包括：在形成所述第二栅介质层之后，进行第二退火工艺。
10.如权利要求9所述的鳍式半导体器件的形成方法，其特征在于，所述第二退火工艺为尖峰退火或激光退火。
11.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述介质层的形成步骤包括：在所述隔离层和鳍部表面形成分别横跨所述电路区和存储区鳍部的伪栅层，所述伪栅层覆盖在部分所述鳍部的侧壁和顶部上；在所述隔离层和鳍部表面形成介质层，所述介质层覆盖所述伪栅层的侧壁，且所述介质层暴露出所述伪栅层顶部；去除所述伪栅层，在所述存储区的介质层内形成第一沟槽，在所述电路区的介质层内形成第二沟槽。
12.如权利要求11所述的鳍式半导体器件的形成方法，其特征在于，还包括：在形成伪栅层之前，在所述隔离层和鳍部表面形成伪栅介质层；在去除所述伪栅层之后，去除第一沟槽和第二沟槽底部的伪栅介质层。
13.如权利要求12所述的鳍式半导体器件的形成方法，其特征在于，所述伪栅介质层的形成工艺为原子层沉积工艺或化学气相沉积工艺。
14.如权利要求11所述的鳍式半导体器件的形成方法，其特征在于，所述电路区包括核心区和逻辑区，所述核心区和逻辑区的衬底表面分别具有鳍部。
15.如权利要求14所述的鳍式半导体器件的形成方法，其特征在于，在形成所述伪栅层之前，在所述逻辑区暴露出的鳍部和顶部表面形成第一栅氧层。
16.如权利要求15所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅氧层的形成步骤包括：在所述核心区、逻辑区和存储区暴露出的鳍部侧壁和顶部表面形成第一栅氧膜；去除所述核心区和存储区的第一栅氧膜，形成第一栅氧层。
17.如权利要求16所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅氧膜的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
18.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，还包括：在形成所述第一栅介质层之前，在所述第一沟槽和第二沟槽底部暴露出的鳍部侧壁和顶部表面形成第二栅氧层。
19.如权利要求18所述的鳍式半导体器件的形成方法，其特征在于，所述第二栅氧层的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
20.如权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述第一栅极和第二栅极的形成步骤包括：在所述第二栅介质层表面形成填充满所述第一沟槽和第二沟槽的栅极膜；平坦化所述栅极膜直至暴露出所述介质层表面为止，形成第一栅极和第二栅极。
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