CN114068704A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括第一器件区，基底包括衬底以及分立于衬底上的鳍部；在鳍部露出的衬底上形成隔离结构；在隔离结构上形成横跨鳍部的伪栅结构，包括位于鳍部的顶面和侧壁的栅氧化层、以及位于栅氧化层上的伪栅层；在伪栅结构侧部的隔离结构上形成层间介质层；去除伪栅层，形成栅极开口；在第一器件区的栅极开口下方的隔离结构上形成覆盖层，覆盖层的顶面低于鳍部的顶面；去除覆盖层露出的栅氧化层，以及沿覆盖层和栅氧化层的界面处，去除被覆盖层覆盖的栅氧化层；去除覆盖层。本发明实施例有利于降低隔离结构受损的几率，进而提高隔离结构的顶面高度一致性和平坦度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(Pinch off)沟道的难度也越来越大，使得亚阈值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(Short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高隔离结构的顶面平坦度和高度一致性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区，所述基底包括衬底以及分立于衬底上的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构的顶面低于所述鳍部的顶面；在所述隔离结构上形成横跨鳍部的伪栅结构，包括位于所述鳍部的顶面和侧壁的栅氧化层、以及位于栅氧化层上的伪栅层；在所述伪栅结构侧部的隔离结构上形成层间介质层；去除所述伪栅层，在所述层间介质层中形成暴露出栅氧化层的栅极开口；在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，所述覆盖层的顶面低于鳍部的顶面；去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层；去除所述覆盖层。
可选的，采用具有自由基的刻蚀工艺，去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层。
可选的，所述具有自由基的刻蚀工艺包括Certas刻蚀工艺、SiCoNi刻蚀工艺或远程等离子体刻蚀工艺。
可选的，所述具有自由基的刻蚀工艺为Certas刻蚀工艺；所述Certas刻蚀工艺的刻蚀气体包括NF3和H2，所述Certas刻蚀工艺的参数包括：NF3的气体流量为50sccm至5000sccm，H2的气体流量为50sccm至5000sccm，腔室压强为5mTorr至1000mTorr，源功率为50W至3000W，温度为0℃至300℃。
可选的，所述隔离结构露出的所述鳍部的高度为第一数值；形成所述覆盖层的步骤中，所述覆盖层的厚度为第二数值，所述第二数值为所述第一数值的5％至50％。
可选的，所述覆盖层的厚度为2nm至30nm。
可选的，形成所述覆盖层的步骤包括：形成填充于所述栅极开口且覆盖层间介质层的平坦层；去除位于所述第一器件区的栅极开口中的部分厚度所述平坦层，形成所述覆盖层。
可选的，所述基底还包括用于形成第二器件的第二器件区，所述第二器件的工作电压大于所述第一器件的工作电压；形成所述平坦层的步骤中，所述平坦层填充于所述第一器件区和第二器件区的栅极开口中，且覆盖所述第一器件区和第二器件区的层间介质层，位于所述第二器件区的平坦层用于作为掩膜层；以所述掩膜层为掩膜，去除所述覆盖层露出的栅氧化层和被所述覆盖层覆盖的栅氧化层；去除所述覆盖层的步骤中，还去除所述掩膜层。
可选的，所述覆盖层的材料包括BARC材料、SOC材料或ODL材料。
可选的，所述隔离结构的材料包括氧化硅或氮氧化硅；所述栅氧化层的材料包括氧化硅或氮氧化硅。
可选的，形成所述隔离结构的工艺包括流动式化学气相沉积工艺。
可选的，形成所述栅氧化层的工艺包括热氧化工艺。
可选的，去除所述覆盖层的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
可选的，去除所述覆盖层之后，所述半导体结构的形成方法还包括：在所述栅极开口中形成栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成第一器件的第一器件区，所述基底包括衬底以及分立于衬底上的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构的顶面低于所述鳍部的顶面；层间介质层，位于所述隔离结构上，所述层间介质层中具有横跨所述鳍部的栅极开口；栅氧化层，位于所述栅极开口下方的鳍部的顶面和侧壁上；覆盖层，位于所述第一器件区的栅极开口下方的隔离结构上，所述覆盖层的顶面低于所述鳍部的顶面。
可选的，所述隔离结构露出的鳍部的高度为第一数值；所述覆盖层的厚度为第二数值，所述第二数值为所述第一数值的5％至50％。
可选的，所述覆盖层的厚度为2nm至30nm。
可选的，所述基底还包括用于形成第二器件的第二器件区，所述第二器件的工作电压大于所述第一器件的工作电压；所述半导体结构还包括：掩膜层，填充于所述第二器件区的栅极开口且覆盖第二器件区的层间介质层，所述掩膜层的材料与所述覆盖层的材料相同。
可选的，所述覆盖层的材料包括BARC材料、SOC材料或ODL材料。
可选的，所述隔离结构的材料包括氧化硅或氮氧化化硅；所述栅氧化层的材料包括氧化硅或氮氧化硅。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，所述覆盖层顶面低于鳍部顶面；之后去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层，由于本发明实施例在形成所述栅极开口之后，在去除第一器件区的栅极开口下方的栅氧化层之前，还在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，因此，在去除第一器件区的栅极开口下方的栅氧化层的过程中，所述覆盖层位于第一器件区的栅极开口下方的隔离结构上，有利于防止所述隔离结构暴露在去除栅氧化层的工艺环境中，从而有利于降低所述隔离结构顶面受损的几率，相应提高了隔离结构的顶面平坦度和高度一致性，进而有利于提高半导体结构的性能。
可选方案中，本发明实施例采用具有自由基的刻蚀工艺，去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层；具有自由基的刻蚀工艺不仅能够将覆盖层露出的栅氧化层去除，而且，自由基能够沿所述覆盖层和栅氧化层的界面处，将被所述覆盖层覆盖的栅氧化层去除，从而有利于将第一器件区栅极开口下方的栅氧化层去除干净。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图6，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，包括用于形成第一器件的第一器件区I，基底包括衬底1和鳍部2，鳍部2露出的衬底1上形成有隔离结构3。
参考图2，图2a为俯视图，图2b为图2a在cc位置处的剖面图，在所述隔离结构3上形成横跨所述鳍部2的伪栅结构4，伪栅结构4包括位于所述鳍部2的顶面和侧壁的栅氧化层41、以及位于所述栅氧化层41上的伪栅层42。
参考图3，在伪栅结构4侧部的隔离结构3上形成层间介质层5。
参考图4，去除所述伪栅层42，在所述层间介质层5中形成栅极开口6，栅极开口6的底部露出所述栅氧化层41。
参考图5，去除第一器件区I的栅极开口6下方的栅氧化层41，露出所述鳍部2。
参考图6，在所述栅极开口6中形成栅极结构7。
在半导体领域中，隔离结构3与栅氧化层41通常为刻蚀性质类似的材料，例如：隔离结构3与栅氧化层41的材料都为氧化硅，且隔离结构4材料的致密度低于栅氧化层材料的致密度。
随着鳍部2之间的间距越来越小，为了把栅氧化层41去除干净，通常会对栅氧化层41进行过刻蚀，隔离结构3与栅氧化层41通常为刻蚀性质类似的材料，且隔离结构3材料的致密度低于栅氧化层41材料的致密度，在对栅氧化层41进行过刻蚀的过程中，容易对隔离结构3造成损伤，而且对隔离结构3的刻蚀速率高，从而导致隔离结构3的顶面平坦度和高度一致性较差，例如：如图5中虚线框所示，隔离结构3的顶面容易出现凹陷(Dishing)、侧掏(Undercut)等问题，进而导致器件的性能不佳，例如：在隔离结构3与栅极结构7接触的界面处容易存在薄弱点(Weak point)，容易产生漏电流。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区，所述基底包括衬底以及分立于衬底上的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构的顶面低于所述鳍部的顶面；在所述隔离结构上形成横跨鳍部的伪栅结构，包括位于所述鳍部的顶面和侧壁的栅氧化层、以及位于栅氧化层上的伪栅层；在所述伪栅结构侧部的隔离结构上形成层间介质层；去除所述伪栅层，在所述层间介质层中形成暴露出栅氧化层的栅极开口；在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，所述覆盖层的顶面低于鳍部的顶面；去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层；去除所述覆盖层。
本发明实施例提供的半导体结构的形成方法中，在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，所述覆盖层顶面低于鳍部顶面；之后去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层；由于本发明实施例在形成所述栅极开口之后，在去除第一器件区的栅极开口下方的栅氧化层之前，还在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，因此，在去除第一器件区的栅极开口下方的栅氧化层的过程中，所述覆盖层位于第一器件区的栅极开口下方的隔离结构上，有利于防止所述隔离结构暴露在去除栅氧化层的工艺环境中，从而有利于降低所述隔离结构顶面受损的几率，相应提高了隔离结构的顶面平坦度和高度一致性，进而有利于提高半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，提供基底，包括用于形成第一器件的第一器件区(未标示)，所述基底包括衬底100以及分立于衬底100上的鳍部110。
所述基底为工艺制程提供工艺平台。
本实施例中，所述第一器件为核心器件(Core device)。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且工作频率较高。
本实施例中，所述基底还包括用于形成第二器件的第二器件区(未标示)，所述第二器件的工作电压大于所述第一器件的工作电压，所述第二器件的工作频率小于所述第一器件的工作频率，即本实施例采用双栅极(Dual gate，DG)工艺，后续能够在基底上形成两种器件：第一器件和第二器件，所述第一器件和第二器件的工作电压和工作频率不同，从而满足不同的设计需求。
本实施例中，所述第二器件为输入/输出器件(Input/Output device)。其中，输入/输出器件通常指芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作电压通常大于核心器件的工作电压，且输入/输出器件的工作频率通常小于核心器件的工作频率。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
鳍部110用于提供器件工作时的导电沟道。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
继续参考图7，在所述鳍部110露出的衬底上形成隔离结构120，所述隔离结构120的顶面低于所述鳍部110的顶面。
所述隔离结构120用于对相邻鳍部110之间起到隔离作用，所述隔离结构120还用于隔离所述衬底100与后续形成的栅极。
所述隔离结构120露出的鳍部110用于作为有效鳍部(Active Fin)，相应地，后续形成的栅极横跨所述有效鳍部，被栅极覆盖的有效鳍部用于在器件工作时提供导电沟道。
本实施例中，所述隔离结构120露出的鳍部110的高度为第一数值。
本实施例中，所述隔离结构120为浅沟槽隔离结构(STI)，所述隔离结构120的材料包括氧化硅或氮氧化硅等绝缘材料。作为一种示例，隔离结构120的材料为氧化硅。
本实施例中，形成所述隔离结构120的工艺包括流动式化学气相沉积(FlowableChemical Vapor Deposition，FCVD)工艺。
具体地，本实施例中，形成隔离结构120的步骤包括：在衬底100上形成覆盖鳍部110的顶面和侧壁的隔离材料层(图未示)；采用平坦化工艺，去除高于鳍部110的顶面的隔离材料层；在平坦化工艺后，回刻蚀部分厚度的隔离材料层，保留位于衬底100上且覆盖鳍部110部分侧壁的隔离材料层作为隔离结构120。
其中，采用流动式化学气相沉积工艺，形成所述隔离材料层。流动式化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于提高隔离材料层在相邻鳍部110之间的填充能力，进而降低所述隔离材料层内形成空洞等缺陷的概率，相应有利于提高隔离结构120的形成质量。
作为一种示例，所述流动式化学气相沉积工艺的步骤包括：在所述鳍部110露出的所述衬底100上沉积包含Si和O的薄膜前驱体；对所述薄膜前驱体进行所述水汽退火处理，形成前驱隔离膜；采用退火工艺，在氮气氛围下对所述前驱隔离膜进行致密化处理，将所述前驱隔离膜转化为所述隔离材料层。
需要说明的是，所述流动式化学气相沉积工艺中，在形成薄膜前驱体或前驱隔离膜的过程中，薄膜前驱体和前驱隔离膜的具有较高的流动性，从而保证流动式化学沉积工艺具有较好的填充能力，相应地，所述隔离材料层的材料也为较为疏松、致密度低的结构，隔离结构120的材料也较为疏松、致密度较低。
参考图8和图9，图8为俯视图，图9为图8在AA位置处的剖面图，在所述隔离结构120上形成横跨鳍部110的伪栅结构130，包括位于所述鳍部110的顶面和侧壁的栅氧化层31、以及位于栅氧化层31上的伪栅层32。
伪栅结构130用于为形成栅极结构占据空间位置。
具体地，伪栅层32用于为形成栅极结构占据空间。
后续去除伪栅层32的过程中，栅氧化层31能够作为刻蚀停止层，从而减小去除伪栅层32对鳍部110造成损伤的概率。而且，后续还会去除第一器件区的栅氧化层31，并保留第二器件区的栅氧化层31用于隔离后续第二器件区的栅极结构与鳍部110。
本实施例中，所述栅氧化层31的材料包括氧化硅或氮氧化硅。
本实施例中，形成所述栅氧化层31的工艺包括热氧化工艺。热氧化工艺是通过对鳍部110的顶面和侧壁进行氧化的方式，将部分厚度的鳍部110氧化成所述栅氧化层31，热氧化工艺形成的氧化薄膜的致密度和纯度较高，还有利于减少氧化薄膜中的缺陷和杂质，从而提高栅氧化层31的薄膜质量。
相应地，本实施例中，所述栅氧化层31的材料致密度大于所述隔离结构120的材料致密度。
具体地，所述热氧化工艺可以为原位蒸汽生成工艺(ISSG)、干氧氧化工艺等工艺。
本实施例中，所述伪栅层32的材料包括多晶硅。
本实施例中，所述伪栅结构130的延伸方向与鳍部110的延伸方向垂直。作为一种示例，沿垂直于鳍部110的延伸方向，伪栅结构130横跨多个所述鳍部110。
本实施例中，在形成所述伪栅结构130后，所述半导体结构的形成方法还包括：在所述伪栅结构130的侧壁形成侧墙(图未示)。
所述侧墙用于保护伪栅结构130的侧壁，所述侧墙还用于定义源漏掺杂区的形成位置。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。
本实施例中，在形成侧墙后，所述半导体结构的形成方法还包括：在所述伪栅结构130的两侧的鳍部110中形成源漏掺杂区(图未示)。
所述源漏掺杂区用于在器件工作时提供载流子源。
本实施例中，源漏掺杂区的材料包括掺杂有离子的应力层，从而能够为沟道提供应力，有利于提高沟道区的载流子迁移率。
当形成PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当形成NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
参考图10，在所述伪栅结构130侧部的隔离结构120上形成层间介质层140。所述层间介质层140用于隔离相邻器件。
所述层间介质层140的材料为介质材料。本实施例中，所述层间介质层140的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
参考图11，去除所述伪栅层32，在所述层间介质层140中形成暴露出栅氧化层31的栅极开口10。
第二器件区的栅极开口10用于为形成栅极结构提供空间。
后续步骤还包括：去除第一器件区的栅极开口10下方的栅氧化层31，第一器件区的栅极开口10用于为形成栅极结构提供空间。
去除伪栅层32后，栅极开口10的下方还暴露出隔离结构120。
本实施例中，以栅氧化层31作为刻蚀停止层，去除所述伪栅层31，从而有利于降低对鳍部110造成损伤的概率。
作为一种示例，去除伪栅层32的步骤包括：采用干法刻蚀工艺，去除部分厚度的所述伪栅层32，剩余的伪栅层32的顶面高于所述鳍部110的顶面；采用湿法刻蚀工艺，去除剩余的所述伪栅层32。
通过先采用干法刻蚀工艺，去除部分厚度的伪栅层32，有利于提高去除伪栅层32的效率；湿法刻蚀工艺具有各向同性刻蚀的特性，从而有利于在干法刻蚀工艺后，将位于鳍部110的顶面和侧壁上的伪栅层32去除干净，且有利于减少对鳍部110的损伤。
在其他实施例中，还能够采用其他的刻蚀工艺去除伪栅层，本实施例在此不做限定。
参考图12至图13，在所述第一器件区的栅极开口10下方的隔离结构120上形成覆盖层150，所述覆盖层150的顶面低于鳍部110的顶面。
通过形成覆盖层150，在后续去除第一器件区的栅极开口10下方的栅氧化层31的过程中，有利于防止所述隔离结构120暴露在去除栅氧化层31的工艺环境中，从而能够对第一器件区的栅极开口10露出的隔离结构120起到保护的作用，降低后续去除第一器件区的栅氧化层31对隔离结构120造成损伤的概率，相应提高了隔离结构120的顶面平坦度和高度一致性，进而有利于提高半导体结构的性能。
而且，覆盖层150的顶面低于鳍部110的顶面，从而后续能够去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31。
因此，形成所述覆盖层150的步骤中，所述覆盖层150的厚度不宜过小，也不宜过大。如果覆盖层150的厚度过小，容易降低覆盖层150对隔离结构120的保护效果；后续沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31，如果覆盖层150的厚度过大，容易增加去除被覆盖层150所覆盖的栅氧化层31的难度，进而容易增加第一器件区的栅氧化层31产生残留的风险。为此，本实施例中，所述覆盖层150的厚度为第二数值，所述第二数值为第一数值的5％至50％。
作为一种示例，所述覆盖层150的厚度为2nm至30nm。
本实施例中，所述覆盖层150的材料为有机平坦化材料，有机平坦化材料与栅氧化层31界面的粘合度较低，从而后续易于沿着沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31；而且，所述覆盖层150的材料为有机材料，有利于降低后续去除覆盖层150的难度，从而减小去除覆盖层150的工艺对其他膜层的影响；此外，有机材料的填充能力高，有利于使覆盖层150形成在第一器件区栅极开口10下方的鳍部110之间的隔离结构120上，从而提高所述覆盖层150对隔离结构120的保护效果。
本实施例中，所述覆盖层150的材料包括BARC(Bottom Anti-reflectivecoating，底部抗反射涂层)材料、SOC(Spin on carbon，旋涂碳)材料或ODL(OrganicDielectric layer，有机介电层)材料。
本实施例中，形成所述覆盖层150的步骤包括：
如图12所示，形成填充于所述栅极开口10且覆盖层间介质层140的平坦层145。
本实施例中，形成平坦层145的工艺包括旋涂工艺。平坦层145用于形成覆盖层150，因此，平坦层145的材料为有机材料，平坦层145能够通过旋涂工艺形成，旋涂工艺简单，有利于降低平坦层145的形成难度，而且，采用旋涂工艺还有利于提高平坦层145的顶面平坦度，以及提高平坦层145在栅极开口10中的填充质量。
需要说明的是，本实施例中，形成所述平坦层145的步骤中，所述平坦层145填充于所述第一器件区和第二器件区的栅极开口10中，且覆盖所述第一器件区和第二器件区的层间介质层140，位于所述第二器件区的平坦层145用于作为掩膜层(图未示)。
其中，所述掩膜层用于作为后续去除第一器件区的栅极开口10下方的栅氧化层31的掩膜，后续去除第一器件区的栅极开口10中的部分厚度平坦层145以形成覆盖层，从而能够将形成覆盖层与形成掩膜层的工艺相兼容，有利于简化工艺复杂度、提高工艺整合度，而且，形成覆盖层150的过程还不需额外使用一张光罩，有利于节约工艺成本。
如图13所示，去除位于所述第一器件区的栅极开口10中的部分厚度所述平坦层145，形成所述覆盖层150。
本实施例中，采用干法刻蚀工艺，去除位于第一器件区的栅极开口10中的部分厚度平坦层145。具体地，干法刻蚀工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性的刻蚀特性，工艺可控性较高，有利于对第一器件区的栅极开口10中的平坦层145的刻蚀厚度进行精确控制。
参考图14，去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层31覆盖的栅氧化层31。
本实施例中，所述第一器件为核心器件，所述第二器件为输入/输出器件，所述第一器件的工作频率高于第二器件的工作频率，且第一器件的工作电压低于第二器件的工作电压。通过去除所述第一器件区的栅氧化层31，保留第二器件区的栅氧化层31用于形成栅介质层，从而后续在栅极开口10中形成栅极结构后，第二器件区的栅介质层的厚度大于第一器件区的栅介质层厚度，有利于保证第二器件的性能(例如：使第二器件具有较高的击穿电压)，同时，使第一器件的电学性能满足设计的要求。
本发明实施例提供的半导体结构的形成方法中，在所述第一器件区的栅极开口10下方的隔离结构120上形成覆盖层150，所述覆盖层150顶面低于鳍部110顶面；之后去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31；在去除第一器件区栅极开口10下方的栅氧化层31的过程中，所述覆盖层150位于第一器件区的栅极开口10下方的隔离结构120上，有利于防止所述隔离结构150暴露在去除栅氧化层31的工艺环境中，从而有利于降低所述隔离结构120顶面受损的几率，相应提高了隔离结构120的顶面平坦度和高度一致性，进而有利于提高半导体结构的性能。
具体地，本实施例中，以所述掩膜层为掩膜，去除所述覆盖层150露出的栅氧化层31和被所述覆盖层150覆盖的栅氧化层31。
本实施例中，采用具有自由基的刻蚀工艺，去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层31覆盖的栅氧化层31；具有自由基的刻蚀工艺不仅能够将覆盖层150露出的栅氧化层31去除，而且，自由基能够沿所述覆盖层150和栅氧化层31的界面处，将被所述覆盖层150覆盖的栅氧化层31去除，从而有利于将第一器件区栅极开口10下方的栅氧化层31去除干净。
具体地，所述具有自由基的刻蚀工艺为各向同性的刻蚀工艺。所述具有自由基的刻蚀工艺中，对刻蚀气体进行解离产生自由基，所述自由基能够钻入到膜层之间的界面处进行刻蚀，通过选用具有自由基的刻蚀工艺，根据渗透作用(Infiltration Effect)，所述自由基能够钻入到所述覆盖层150与所述栅氧化层31之间的界面处，从而能够对被所述覆盖层150所覆盖的栅氧化层31进行刻蚀，而且，所述具有自由基的刻蚀工艺具有较高的刻蚀选择比，去除较小尺寸或位于较小间隙中的膜层的能力较高，从而在随着相邻鳍部110之间的间隙越来越小的情况下，也易于将位于所述第一器件区栅极开口10下方鳍部110顶面和侧壁的栅氧化层31去除干净，有利于降低第一器件区产生栅氧化层31残留的概率。
本实施例中，所述覆盖层150的材料为有机平坦化材料，所述覆盖层150与栅氧化层31界面的粘合度较低，从而使得自由基易于沿着沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31；而且，在实际工艺中，还能够对第一器件区的栅氧化层31进行过刻蚀(over etch)，以保证将第一器件区的栅极开口10下方的栅氧化层31去除干净。
本实施例中，所述具有自由基的刻蚀工艺包括Certas刻蚀工艺、SiCoNi刻蚀工艺或远程等离子体刻蚀(Remote plasma etch)工艺。
在其他实施例中，还能够采用其他合适的工艺，去除所述覆盖层露出的栅氧化层和被所述覆盖层覆盖的栅氧化层。
作为一种示例，所述具有自由基的刻蚀工艺为Certas工艺。
本实施例中，Certas刻蚀工艺的刻蚀气体包括NF3和H2。
本实施例中，所述Certas刻蚀工艺的参数包括：NF3的气体流量为50sccm至5000sccm，H2的气体流量为50sccm至5000sccm，腔室压强为5mTorr至1000mTorr，源功率为50W至3000W，温度为0℃至300℃。
所述Certas刻蚀工艺的刻蚀气体流量不宜过小，也不宜过大。如果气体流量过小，容易降低刻蚀速率，导致刻蚀时间过长；如果气体流量过大，容易降低刻蚀的稳定性。为此，本实施例中，NF3的气体流量为50sccm至5000sccm，H2的气体流量为50sccm至5000sccm。
所述Certas刻蚀工艺的腔室压强不宜过小，也不宜过大。如果腔室压强过小，容易降低刻蚀速率；如果腔室压强过大，容易导致刻蚀速率过高，进而易降低刻蚀稳定性和可控性。为此，本实施例中，Certas刻蚀工艺的腔室压强为5mTorr至1000mTorr。
所述Certas刻蚀工艺的源功率不宜过小，也不宜过大。所述源功率用于控制刻蚀气体的解离度，如果源功率过小，刻蚀气体的解离度过低，产生的自由基过少，容易降低刻蚀速率，而且还容易降低对被所述覆盖层150覆盖的栅氧化层31进行刻蚀的效果；如果源功率过大，容易降低刻蚀稳定性和可控性。为此，本实施例中，所述Certas刻蚀工艺的源功率为50W至3000W。
所述Certas刻蚀工艺的温度不宜过低，也不宜过高。如果温度过低，容易导致刻蚀速率过低；如果温度过高，容易降低刻蚀稳定性，而且还容易对半导体结构造成不良影响。为此，本实施例中，所述Certas刻蚀工艺的温度0℃至300℃。
参考图15，去除所述覆盖层150。
去除覆盖层150，从而暴露出所述隔离结构120的顶面以及所述鳍部110的顶面和侧壁，从而后续能够在栅极开口10中形成栅极结构。
本实施例中，去除所述覆盖层150的步骤中，还去除所述掩膜层。在同一步骤中去除覆盖层150和掩膜层，工艺整合度和工艺兼容度较高。
本实施例中，去除所述覆盖层150的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
结合参考图16，图16为在第一器件区的剖面图，去除所述覆盖层150之后，所述半导体结构的形成方法还包括：在所述栅极开口10中形成栅极结构160。
由前述可知，本实施例中的栅极开口10下方的隔离结构120的顶面平坦度和高度一致性较好，相应地，在形成所述栅极结构160的过程中，有利于提高所述栅极结构160的形成质量，从而提高了器件的性能，例如：提高栅极结构160的高度一致性、减少漏电流等。
本实施例中，所述栅极结构160为金属栅极结构。栅极结构160包括高k栅介质层(图未示)、以及位于高k栅介质层上的功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。
本实施例中，由于去除了第一器件区的栅氧化层31，保留了第二器件区的栅氧化层31，因此，所述第一器件区的栅介质层仅包括所述高k栅介质层，第二器件区的栅介质层包括所述栅氧化层31以及位于所述栅氧化层31上的高k栅介质层，从而使得所述第二器件区的栅介质层的厚度大于所述第一器件区的栅介质层的厚度。
高k栅介质层用于使鳍部110与栅极结构160之间实现电隔离。所述高k栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。本实施例中，高k栅介质层的材料为HfO2。
当形成NMOS晶体管时，所述功函数层为N型功函数层，功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种；当形成PMOS晶体管时，所述功函数层为P型功函数层，功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
栅电极层用于作为电极，从而使栅极结构160与其他互连结构或外部电路实现电连接。
所述栅电极层的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。本实施例中，所述栅电极层的材料为W。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：提供基底，包括用于形成第一器件的第一器件区，所述基底包括衬底100以及分立于衬底100上的鳍部110；隔离结构120，位于所述鳍部110露出的衬底100上，所述隔离结构120的顶面低于所述鳍部110的顶面；层间介质层140，位于所述隔离结构120上，所述层间介质层140中具有横跨所述鳍部110的栅极开口10；栅氧化层31，位于所述栅极开口10下方的鳍部110的顶面和侧壁上；覆盖层150，位于所述第一器件区的栅极开口10下方的隔离结构120上，所述覆盖层150的顶面低于所述鳍部110的顶面。
后续步骤还包括：去除第一器件区的栅极开口10下方的栅氧化层31，通过设置覆盖层150，在后续去除第一器件区的栅极开口10下方的栅氧化层31的过程中，有利于防止所述隔离结构120暴露在去除栅氧化层31的工艺环境中，从而能够对第一器件区的栅极开口10露出的隔离结构120起到保护的作用，降低后续去除第一器件区的栅氧化层31对隔离结构120造成损伤的概率，相应提高了隔离结构120的顶面平坦度和高度一致性，进而有利于提高半导体结构的性能。
而且，覆盖层150的顶面低于鳍部110的顶面，从而后续能够采用具有自由基的刻蚀工艺，去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31。
本实施例中，所述第一器件为核心器件(Core device)。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且工作频率较高。
本实施例中，所述基底还包括用于形成第二器件的第二器件区(未标示)，所述第二器件的工作电压大于所述第一器件的工作电压，所述第二器件的工作频率小于所述第一器件的工作频率，即本实施例采用双栅极(Dual gate，DG)工艺，后续能够在基底上形成两种器件：第一器件和第二器件，所述第一器件和第二器件的工作频率不同，从而满足不同的设计需求。
本实施例中，所述第二器件为输入/输出器件(Input/Output device)。其中，输入/输出器件通常指芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作电压通常大于核心器件的工作电压，且输入/输出器件的工作频率通常小于核心器件的工作频率。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
鳍部110用于提供器件工作时的导电沟道。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述隔离结构120用于对相邻鳍部110之间起到隔离作用，所述隔离结构120还用于隔离所述衬底100与后续形成的栅极。
本实施例中，所述隔离结构120露出的鳍部110用于作为有效鳍部(Active Fin)，相应地，后续形成的栅极横跨所述有效鳍部，被栅极覆盖的有效鳍部用于在器件工作时提供导电沟道。
本实施例中，所述隔离结构120露出的鳍部110的高度为第一数值。
本实施例中，所述隔离结构120为浅沟槽隔离结构(STI)，所述隔离结构120的材料包括氧化硅或氮氧化硅等绝缘材料。作为一种示例，隔离结构120的材料为氧化硅。
所述层间介质层140用于隔离相邻器件。
所述层间介质层140的材料为介质材料。本实施例中，所述层间介质层140的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
第二器件区的栅极开口10用于为形成栅极结构提供空间。
后续去除第一器件区的栅极开口10下方的栅氧化层31后，第一器件区的栅极开口10用于为形成栅极结构提供空间。
栅极开口10的下方暴露出相邻鳍部110之间的隔离结构120。
栅极开口10通过去除伪栅层形成，在去除伪栅层的过程中，栅氧化层31能够作为刻蚀停止层，从而减小去除伪栅层对鳍部110造成损伤的概率。而且，后续去除第一器件区的栅氧化层31，并保留第二器件区的栅氧化层31用于隔离后续第二器件区的栅极结构与鳍部110。
本实施例中，所述栅氧化层31的材料包括氧化硅或氮氧化硅。
本实施例中，所述半导体结构还包括：位于栅极开口10侧壁的侧墙(图未示)。所述侧墙用于保护栅极结构的侧壁，所述侧墙还用于定义源漏掺杂区的形成位置。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。
本实施例中，所述半导体结构还包括：源漏掺杂区(图未示)，位于所述栅极开口10两侧的鳍部110中。
所述源漏掺杂区用于在器件工作时提供载流子源。
本实施例中，源漏掺杂区的材料包括掺杂有离子的应力层，从而能够为沟道提供应力，有利于提高沟道区的载流子迁移率。
当形成PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当形成NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
覆盖层150位于第一器件区栅极开口10下方的隔离结构120上，用于对隔离结构120的顶面起到保护的作用。
覆盖层150的顶面低于鳍部110的顶面，从而后续能够采用具有自由基的刻蚀工艺，去除所述覆盖层150露出的栅氧化层31，以及沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31。
因此，所述覆盖层150的厚度不宜过小，也不宜过大。如果覆盖层150的厚度过小，容易降低覆盖层150对隔离结构120的保护效果；由于后续采用具有自由基的刻蚀工艺，沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31，如果覆盖层150的厚度过大，容易增加后续去除被覆盖层150所覆盖的栅氧化层31的难度，进而容易增加第一器件区的栅氧化层31产生残留的风险。为此，本实施例中，所述覆盖层150的厚度为第二数值，所述第二数值为所述第一数值的5％至50％。
作为一种示例，所述覆盖层150的厚度为2nm至30nm。
本实施例中，所述覆盖层150的材料为有机平坦化材料，有机平坦化材料与栅氧化层31界面的粘合度较低，从而后续易于沿着沿所述覆盖层150和栅氧化层31的界面处，去除被所述覆盖层150覆盖的栅氧化层31；而且，所述覆盖层150的材料为有机材料，有利于降低后续去除覆盖层150的难度，从而减小去除覆盖层150的工艺对其他膜层的影响，而且，有机材料的填充能力较好，有利于使所述覆盖层150形成在所述第一器件区的栅极开口10下方的鳍部110之间的隔离结构120上，从而提高所述覆盖层150对隔离结构120的保护效果。
本实施例中，所述覆盖层150的材料包括BARC材料、SOC材料或ODL材料。
需要说明的是，本实施例中，所述半导体结构还包括：掩膜层(图未示)，填充于第二器件区的栅极开口10中且覆盖第二器件区的层间介质层140，所述掩膜层的材料与所述覆盖层150的材料相同。
所述掩膜层用于作为后续去除第一器件区的栅极开口10下方的栅氧化层31的掩膜。
所述掩膜层与覆盖层150的材料相同，是由于覆盖层150的形成步骤包括：形成填充于所述栅极开口10且覆盖层间介质层140的平坦层；去除位于所述第一器件区的栅极开口10中的部分厚度所述平坦层，形成所述覆盖层150，其中，位于第二器件区的平坦层用于作为所述掩膜层。
因此，本发明实施例能够将覆盖层150与掩膜层的形成工艺相兼容，有利于简化工艺复杂度、提高工艺整合度，而且，覆盖层150的形成过程还不需额外使用一张光罩，有利于节约工艺成本。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一器件的第一器件区，所述基底包括衬底以及分立于衬底上的鳍部；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构的顶面低于所述鳍部的顶面；
在所述隔离结构上形成横跨鳍部的伪栅结构，包括位于所述鳍部的顶面和侧壁的栅氧化层、以及位于栅氧化层上的伪栅层；
在所述伪栅结构侧部的隔离结构上形成层间介质层；
去除所述伪栅层，在所述层间介质层中形成暴露出栅氧化层的栅极开口；
在所述第一器件区的栅极开口下方的隔离结构上形成覆盖层，所述覆盖层的顶面低于鳍部的顶面；
去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层；
去除所述覆盖层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用具有自由基的刻蚀工艺，去除所述覆盖层露出的栅氧化层，以及沿所述覆盖层和栅氧化层的界面处，去除被所述覆盖层覆盖的栅氧化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述具有自由基的刻蚀工艺包括Certas刻蚀工艺、SiCoNi刻蚀工艺或远程等离子体刻蚀工艺。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述具有自由基的刻蚀工艺为Certas刻蚀工艺；所述Certas刻蚀工艺的刻蚀气体包括NF3和H2，所述Certas刻蚀工艺的参数包括：NF3的气体流量为50sccm至5000sccm，H2的气体流量为50sccm至5000sccm，腔室压强为5mTorr至1000mTorr，源功率为50W至3000W，温度为0℃至300℃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构露出的所述鳍部的高度为第一数值；
形成所述覆盖层的步骤中，所述覆盖层的厚度为第二数值，所述第二数值为所述第一数值的5％至50％。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖层的厚度为2nm至30nm。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述覆盖层的步骤包括：形成填充于所述栅极开口且覆盖层间介质层的平坦层；
去除位于所述第一器件区的栅极开口中的部分厚度所述平坦层，形成所述覆盖层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述基底还包括用于形成第二器件的第二器件区，所述第二器件的工作电压大于所述第一器件的工作电压；
形成所述平坦层的步骤中，所述平坦层填充于所述第一器件区和第二器件区的栅极开口中，且覆盖所述第一器件区和第二器件区的层间介质层，位于所述第二器件区的平坦层用于作为掩膜层；
以所述掩膜层为掩膜，去除所述覆盖层露出的栅氧化层和被所述覆盖层覆盖的栅氧化层；
去除所述覆盖层的步骤中，还去除所述掩膜层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖层的材料包括BARC材料、SOC材料或ODL材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氧化硅或氮氧化硅；
所述栅氧化层的材料包括氧化硅或氮氧化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的工艺包括流动式化学气相沉积工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅氧化层的工艺包括热氧化工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述覆盖层的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述覆盖层之后，所述半导体结构的形成方法还包括：在所述栅极开口中形成栅极结构。
15.一种半导体结构，其特征在于，包括：
基底，包括用于形成第一器件的第一器件区，所述基底包括衬底以及分立于衬底上的鳍部；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构的顶面低于所述鳍部的顶面；
层间介质层，位于所述隔离结构上，所述层间介质层中具有横跨所述鳍部的栅极开口；
栅氧化层，位于所述栅极开口下方的鳍部的顶面和侧壁上；
覆盖层，位于所述第一器件区的栅极开口下方的隔离结构上，所述覆盖层的顶面低于所述鳍部的顶面。
16.如权利要求15所述的半导体结构，其特征在于，所述隔离结构露出的鳍部的高度为第一数值；
所述覆盖层的厚度为第二数值，所述第二数值为所述第一数值的5％至50％。
17.如权利要求15所述的半导体结构，其特征在于，所述覆盖层的厚度为2nm至30nm。
18.如权利要求15所述的半导体结构，其特征在于，所述基底还包括用于形成第二器件的第二器件区，所述第二器件的工作电压大于所述第一器件的工作电压；
所述半导体结构还包括：掩膜层，填充于所述第二器件区的栅极开口且覆盖第二器件区的层间介质层，所述掩膜层的材料与所述覆盖层的材料相同。
19.如权利要求15所述的半导体结构，其特征在于，所述覆盖层的材料包括BARC材料、SOC材料或ODL材料。
20.如权利要求15所述的半导体结构，其特征在于，所述隔离结构的材料包括氧化硅或氮氧化化硅；
所述栅氧化层的材料包括氧化硅或氮氧化硅。
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