CN111081546A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 188
- 238000000034 method Methods 0.000 title claims abstract description 86
- 239000000463 material Substances 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000003475 lamination Methods 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 46
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 18
- 238000001039 wet etching Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 238000005019 vapor deposition process Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 466
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 13
- 229910010271 silicon carbide Inorganic materials 0.000 description 13
- 238000002955 isolation Methods 0.000 description 12
- 239000003989 dielectric material Substances 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 8
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 230000001808 coupling effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、凸出于衬底上分立的鳍部以及位于鳍部上的一个或多个沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，牺牲层与沟道层材料不同；在鳍部上形成伪栅结构；刻蚀伪栅结构两侧的沟道叠层，形成第一凹槽；横向去除第一凹槽侧壁露出的部分宽度的牺牲层，形成位于沟道层与鳍部间的第二凹槽，或者形成位于沟道层间以及沟道层与鳍部间的第二凹槽；在第二凹槽中形成半导体层；在半导体层表面以及第一凹槽中形成源漏掺杂层。因为鳍部、沟道层以及半导体层的材料都为半导体材料，源漏掺杂层与它们的晶格常数相差不大，因此，在半导体层表面形成的源漏掺杂层的质量好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层与所述沟道层材料不同；在所述鳍部上形成伪栅结构，所述伪栅结构横跨所述沟道叠层，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽；横向去除所述第一凹槽侧壁露出的部分宽度的所述牺牲层，形成位于所述沟道层与所述鳍部间的第二凹槽，或者形成位于所述沟道层间以及所述沟道层与所述鳍部间的第二凹槽；在所述第二凹槽中形成半导体层；在所述半导体层表面以及所述第一凹槽中形成源漏掺杂层。
可选的，形成所述第二凹槽的步骤中，横向去除所述第一凹槽侧壁露出的所述牺牲层的宽度为1.5纳米至8纳米。
可选的，采用湿法刻蚀工艺横向去除所述牺牲层，形成所述第二凹槽。
可选的，所述鳍部和沟道层的材料为硅，所述牺牲层的材料为锗化硅；所述湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液。
可选的，所述鳍部和沟道层的材料为硅，所述牺牲层的材料为二氧化硅；所述湿法刻蚀工艺采用的刻蚀溶液为刻蚀溶液为氢氟酸溶液。
可选的，所述半导体层、沟道层和鳍部的材料相同。
可选的，刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽的步骤包括：刻蚀所述沟道叠层直至露出所述鳍部顶面，形成第一凹槽；或者，刻蚀所述沟道叠层和部分厚度的所述鳍部，形成第一凹槽。
可选的，在所述第一凹槽中形成源漏掺杂层的步骤包括：采用外延生长的方式形成源漏掺杂层。
可选的，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，在所述源漏掺杂层上形成介质层，所述介质层露出所述伪栅结构顶部；去除所述伪栅结构，形成第一开口；去除所述牺牲层，形成由所述半导体层、鳍部和沟道层，或者由半导体层和沟道层围成的通道，所述通道与所述第一开口连通；在所述第一开口和通道中，形成金属栅极结构；在形成所述通道后，在形成金属栅极结构前，在所述通道内的所述半导体层上覆盖内侧墙层。
可选的，在所述通道内的半导体层上覆盖内侧墙层的步骤包括：形成覆盖所述通道的内侧墙材料层；去除所述通道上侧壁和下侧壁上的内侧墙材料层，形成内侧墙层。
可选的，形成覆盖所述通道的内侧墙材料层的步骤包括：采用原子层气相沉积工艺，形成所述内侧墙材料层。
可选的，所述半导体层的形成步骤包括：利用外延生长方式在所述第二凹槽中形成半导体材料层，去除所述鳍部和沟道层上的半导体材料层，形成半导体层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个分立的鳍部，位于所述衬底上；源漏掺杂层，分立于所述鳍部上；一个或多个相间隔的沟道层，位于所述源漏掺杂层之间；半导体层，位于所述沟道层与鳍部之间，或者所述沟道层与鳍部之间和所述沟道层之间，且所述半导体层位于所述源漏掺杂层侧壁上；通道，由所述半导体层、鳍部和沟道层围成，或者由半导体层和沟道层围成；金属栅极结构，位于所述通道中。
可选的，所述半导体层、沟道层和鳍部的材料相同。
可选的，所述半导体层的宽度为1.5纳米至8纳米。
可选的，所述半导体结构还包括：内侧墙层，位于所述通道内的所述半导体层上。
可选的，所述内侧墙层的材料为SiN、SiON、SiBCN或SiCN。
可选的，所述内侧墙层的宽度为1纳米至4纳米。
可选的，所述半导体结构还包括位于所述源漏掺杂层上的介质层，所述介质层、最顶端沟道层以及沟道层的侧壁围成第一开口，所述金属栅极结构还位于所述第一开口中。
可选的，所述金属栅极结构包括覆盖所述第一开口和通道的功函数层，以及位于功函数层上的金属栅极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层与所述沟道层材料不同；在所述鳍部上形成伪栅结构，所述伪栅结构横跨所述沟道叠层，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽；横向去除所述第一凹槽侧壁露出的部分宽度的所述牺牲层，形成位于所述沟道层与所述鳍部间的第二凹槽，或者形成位于所述沟道层间和所述沟道层与所述鳍部间的第二凹槽；在所述第二凹槽中形成半导体层；在所述半导体层表面以及第一凹槽中形成源漏掺杂层。所述源漏掺杂层形成在所述半导体层表面以及第一凹槽中，因为所述鳍部、沟道层以及半导体层的材料都为半导体材料，所述源漏掺杂层与它们的晶格常数相差不大，因此，在所述半导体层表面形成的源漏掺杂层的质量好。
可选方案中，所述半导体层、沟道层和鳍部的材料相同，有利于进一步提高在半导体层表面形成的源漏掺杂层的质量。
可选方案中，去除所述牺牲层的过程中，所述牺牲层的被刻蚀速率大于所述半导体层、鳍部和沟道的被刻蚀速率，因此，形成由所述半导体层、鳍部和沟道层，或者由半导体层和沟道层围成的通道，所述半导体层起到刻蚀停止层的作用，使得所述源漏掺杂层在去除所述牺牲层的过程中免受损伤。
附图说明
图1是一种半导体结构的形成方法中对应的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1、凸出于所述衬底1上分立的鳍部2以及位于所述鳍部2上的一个或多个沟道叠层3，所述沟道叠层3包括牺牲层31和位于所述牺牲层31上的沟道层32；在所述鳍部2上形成伪栅结构4，所述伪栅结构4横跨所述沟道叠层3，所述伪栅结构4覆盖所述沟道叠层3的部分顶壁和部分侧壁。
刻蚀所述伪栅结构4两侧的所述沟道叠层3，形成第一凹槽5；以垂直于所述伪栅结构4侧壁的方向为横向，横向去除所述第一凹槽5侧壁露出的部分宽度的所述牺牲层31，形成位于所述沟道层32间和所述沟道层32与所述鳍部2间的第二凹槽；在所述第二凹槽中形成内侧墙层6；形成所述内侧墙层6后，在所述内侧墙层6表面和第一凹槽5中形成源漏掺杂层，后期制程中去除所述伪栅结构4，在所述伪栅结构4的位置处形成金属栅极结构。
所述内侧墙层6的材料为低K介电常数的材料，低K介电常数的材料为相对电容率较低的材料，采用低K介电常数的材料作为内侧墙层6能够减小所述金属栅极结构和源漏掺杂层之间的电容耦合效应，从而减小边缘寄生电容。但形成的源漏掺杂层的材料与所述内侧墙层6的材料的晶格常数相差较大，后期形成在所述内侧墙层6表面的所述源漏掺杂层存在界面缺陷，且形成的源漏掺杂层中存在晶格缺陷等问题。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层与所述沟道层材料不同；在所述鳍部上形成伪栅结构，所述伪栅结构横跨所述沟道叠层，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽；横向去除所述第一凹槽侧壁露出的部分宽度的所述牺牲层，形成位于所述沟道层与所述鳍部间的第二凹槽，或者形成位于所述沟道层间和所述沟道层与所述鳍部间的第二凹槽；在所述第二凹槽中形成半导体层；在所述半导体层表面以及第一凹槽中形成源漏掺杂层。
本发明实施例中，所述源漏掺杂层形成在所述半导体层表面以及第一凹槽中，因为所述鳍部、沟道层以及半导体层的材料都为半导体材料，所述源漏掺杂层与它们的晶格常数相差不大，因此，在所述半导体层表面形成的源漏掺杂层的质量好。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图12是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部101以及位于所述鳍部101上的一个或多个沟道叠层102，所述沟道叠层102包括牺牲层1021和位于所述牺牲层1021上的沟道层1022，所述牺牲层1021与所述沟道层1022材料不同。
本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述牺牲层1021用于为后续实现所述沟道层1022的悬空设置提供工艺基础，也用于为后续形成的金属栅极结构占据空间位置。后续制程中，去除所述牺牲层1021，使得沟道层1022悬空，在所述沟道层1022与所述鳍部101之间，或者所述沟道层1022与相邻沟道层1022之间形成金属栅极结构。
本实施例中，所述沟道层1022的材料为硅。在其他实施例中，所述沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
需要说明的是，在本实施例中，所述沟道层1022和鳍部101的材料相同，在其他实施例中，所述沟道层和鳍部的材料还可以不相同。
本实施例中，所述牺牲层1021的材料为锗化硅。在其他实施例中，所述牺牲层的材料还可为二氧化硅。
本实施例中，所述基底还包括在所述鳍部101露出衬底100上形成的隔离层103，所述隔离层103覆盖所述鳍部101的侧壁。所述隔离层103用于对相邻器件起到隔离作用。
本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
参考图3，在所述鳍部101上形成伪栅结构104，所述伪栅结构104横跨所述沟道叠层102，所述伪栅结构104覆盖所述沟道叠层102的部分顶壁和部分侧壁。
本实施例中，所述伪栅结构104包括伪栅氧化层1041和位于所述伪栅氧化层1041上的伪栅层1042。所述伪栅结构104用于为后续形成的金属栅极结构占据空间位置。
本实施例中，所述伪栅氧化层1041的材料为氧化硅。在其他实施例中，所述伪栅氧化材料层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层1042的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
所述半导体结构的形成方法还包括在所述伪栅层1042侧壁上形成侧墙105。所述侧墙105作为后续刻蚀工艺的刻蚀掩膜，也用于定义后续制程中形成的源漏掺杂层的形成区域。
本实施例中，所述侧墙105的材料为氮化硅。在其他实施例中，所述侧墙的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙105为单层结构。在其他实施例中，所述侧墙可以为叠层结构。
本实施例中，根据实际工艺需求，所述侧墙105的厚度为2nm至8nm。其中，所述侧墙105的厚度指的是：沿垂直于所述侧墙105侧壁的方向上所述侧墙105的尺寸。
参考图4，刻蚀所述伪栅结构104两侧的所述沟道叠层102，形成第一凹槽106。所述第一凹槽106用于为后续制程中形成的所述源漏掺杂层提供空间。
本实施例中，刻蚀所述伪栅结构104两侧的所述沟道叠层102，形成第一凹槽106的步骤包括：刻蚀所述沟道叠层102直至露出所述鳍部101，形成第一凹槽106；或者，刻蚀所述沟道叠层102和部分厚度的所述鳍部101，形成第一凹槽106。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅结构104两侧的所述沟道叠层102形成第一凹槽106。其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述伪栅结构两侧的沟道叠层形成第一凹槽。
参考图5，横向去除所述第一凹槽106侧壁露出的部分宽度的所述牺牲层1021，形成位于所述沟道层1022与所述鳍部101间的第二凹槽107，或者形成位于所述沟道层1022间以及所述沟道层1022与所述鳍部101间的第二凹槽107。所述第二凹槽107用于为后续制程中形成半导体层提供空间。
本实施例中，所述横向为垂直于所述伪栅结构104侧壁的方向。
本实施例中，采用湿法刻蚀工艺横向去除所述牺牲层1021，形成第二凹槽107。
本实施例中，所述牺牲层1021的材料为锗化硅，所述湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液。其他实施例中，所述牺牲层的材料还可以为二氧化硅；所述湿法刻蚀工艺采用的刻蚀溶液为刻蚀溶液为氢氟酸溶液。
需要说明的是，形成第二凹槽107的步骤中，横向去除所述牺牲层1021的宽度不宜过大也不宜过小。若去除的所述牺牲层1021宽度过大，后续制程中形成半导体层时所需的工艺时间长，会过多的占用金属栅极结构的空间，使得金属栅极结构的形成变得困难；若去除的所述牺牲层1021宽度过小，后续制程中形成的半导体层宽度过小，使得形成的所述半导体层108中会存在不连续的区域，所述不连续的区域会造成后续制程中形成的源漏掺杂层的质量相对较差，且若去除的所述牺牲层1021宽度过小，会使得产生的寄生电容过大。相应的，横向去除的所述牺牲层1021的宽度为1.5纳米至8纳米。
参考图6，在所述第二凹槽107(如图5所示)中形成半导体层108。
所述半导体层108的材料为半导体材料，半导体层108的晶格常数与所述沟道层1022和鳍部101的材料的晶格常数相差不大，有利于后续制程中，在所述半导体层108表面以及第一凹槽106中形成高质量的源漏掺杂层。
在所述第二凹槽107中形成半导体层108的步骤包括：利用外延生长的方式在所述第二凹槽107中形成半导体材料层，以所述侧墙105为掩膜刻蚀露出所述第二凹槽107以外的半导体材料层，形成半导体层108。
本实施例中，所述半导体层108、沟道层1022和鳍部101的材料相同，也就是说所述半导体层108、沟道层1022和鳍部101的材料均为硅。其他实施例中，所述沟道层1022和鳍部101的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，相应的，所述半导体层108的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
在另一些实施例中，所述半导体层的材料还可以与所述沟道层和鳍部的材料不同。例如，所述半导体层的材料为碳化硅，所述沟道层和鳍部的材料为硅。
参考图7，在所述半导体层108表面以及所述第一凹槽106中形成源漏掺杂层109。
所述半导体层108的材料的晶格常数与源漏掺杂层109的材料的晶格常数相差不大，因此形成的所述源漏掺杂层109的质量好。
采用选择性外延工艺形成所述源漏掺杂层109。在选择性外延工艺过程中，所述半导体层108可以作为选择性外延工艺的种子层，在所述半导体层108表面形成的源漏掺杂层109的质量优良，所述源漏掺杂层109与所述半导体层108之间的界面缺陷少，且所述源漏掺杂层109内部晶格缺陷少。
若所述半导体层所处位置处的材料为介电材料，所述介电材料可以为低K介电材料，由于介电材料与源漏掺杂层之间的晶格常数相差大，相应会影响在介电材料表面形成的源漏掺杂层的质量，导致形成的源漏掺杂层的质量差。
参考图8至图9，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层109后，在所述源漏掺杂层109上形成介质层111，所述介质层111露出所述伪栅结构104顶部；去除所述伪栅结构104，形成第一开口112；去除所述牺牲层1021，形成由所述半导体层108、鳍部101和沟道层1022，或者由半导体层108和沟道层1022围成的通道110，所述通道110与所述第一开口112连通。
如图8所示，在形成所述源漏掺杂层109后，在所述源漏掺杂层109上形成介质层111，介质层111露出所述伪栅结构104顶部。所述介质层111用于实现相邻半导体结构之间的电隔离，所述介质层111还用于定义后续所形成金属栅极结构的尺寸和位置。
具体地，形成覆盖所述源漏掺杂层109的介质层111的步骤包括：在所述伪栅层1042露出的衬底100以及伪栅层1042上形成层间介质材料层，所述层间介质材料层覆盖所述伪栅层1042顶部；对所述层间介质材料层进行平坦化处理，去除高于所述伪栅层1042顶部的层间介质材料层露出所述伪栅结构104，所述平坦化处理后的剩余层间介质材料层作为所述介质层111。
本实施例中，所述伪栅层1042上还形成有栅极掩膜层113(如图7所示)，因此所述层间介质材料层还覆盖所述栅极掩膜层113顶部，在形成所述介质层111的过程中，还去除所述栅极掩膜层113。
所述介质层111的材料为绝缘材料，本实施例中，所述介质层111的材料为氧化硅。其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
如图9所示，所述半导体结构的形成方法还包括：去除所述伪栅结构104，形成第一开口112；去除所述牺牲层1021，形成由所述半导体层108、鳍部101和沟道层1022，或者由半导体层108和沟道层1022围成的通道110，所述通道110与所述第一开口112连通。所述第一开口112和通道110用于为后续制程中，形成金属栅极结构提供空间。
本实施例中，所述第一开口112露出最顶端沟道层1022的部分顶面和所述沟道层1022的部分侧壁。
形成第一开口112的步骤包括：去除所述伪栅层1042以及位于所述伪栅层1042下方的伪栅氧化层1041。
需要说明的是，去除所述伪栅层1042下方的伪栅氧化层1041步骤包括：去除所述侧墙105露出的所述伪栅氧化层1041，在顶端的所述沟道层1022与所述侧墙105之间形成有剩余伪栅氧化层1043。
本实施例中，所述牺牲层1021的被刻蚀速率大于所述沟道层1022的被刻蚀速率，采用湿法刻蚀工艺去除所述牺牲层1021，形成通道110。
本实施例中，所述鳍部101和沟道层1022的材料为Si，所述牺牲层1021的材料为锗化硅，所述湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液，四甲基氢氧化铵溶液对硅的刻蚀速率小于对锗化硅的刻蚀速率，因此采用四甲基氢氧化铵溶液去除所述牺牲层1021，能够有效降低所述沟道层1022和鳍部101受损的程度。所述四甲基氢氧化铵溶液的体积百分比浓度为10％到80％，从而能够对所述牺牲层1021实现有效刻蚀，并且显著降低所述沟道层1022和鳍部101受损的程度。
其他实施例中，所述鳍部101、沟道层1022和衬底100的材料为Si，所述牺牲层1021的材料为二氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液，氢氟酸溶液对硅的刻蚀速率小于对二氧化硅的刻蚀速率，因此采用氢氟酸溶液去除所述牺牲层1021，能够有效降低所述沟道层1022和鳍部101受损的程度。
本实施例中，所述半导体层108位于所述源漏掺杂层109与所述牺牲层1021之间，在去除所述牺牲层1021时由于所述半导体层108的阻隔使得源漏掺杂层109免受损伤。
具体的，所述牺牲层1021的被刻蚀速率大于所述半导体层108的被刻蚀速率，采用湿法刻蚀工艺去除所述牺牲层1021时，对所述半导体层108的损伤较小。
本实施例中，所述半导体层108的材料为硅，所述牺牲层1021的材料为锗硅化。所述湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液，四甲基氢氧化铵溶液对硅的刻蚀速率与对锗化硅刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液去除所述牺牲层1021，能够有效降低所述半导体层108受损的程度。
在其他实施例中，所述鳍部101和沟道层1022的材料为硅，所述牺牲层1021的材料为二氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液，氢氟酸溶液对硅的刻蚀速率小于对二氧化硅的刻蚀速率，因此采用氢氟酸溶液去除所述牺牲层1021，能够有效降低所述沟道层1022和鳍部101受损的程度。
参考图10至图11，所述半导体结构的形成方法：在形成通道110后，在形成全包围所述沟道层1022的金属栅极结构前，在所述通道110内的所述半导体层108上形成内侧墙层114。所述内侧墙层114用于减小后续形成的所述金属栅极结构和源漏掺杂层109之间的电容耦合效应，进而减小寄生电容。
本实施例中，在所述通道110内的半导体层108上形成内侧墙层114的步骤包括：形成覆盖所述第一开口112和通道110的内侧墙材料层115，去除所述第一开口112以及通道110上侧壁和下侧壁上的内侧墙材料层115，形成内侧墙层114。
本实施例中，采用干法刻蚀工艺去除所述第一开口112以及通道110上侧壁和下侧壁的内侧墙材料层115，形成内侧墙层114。
具体的，所述干法刻蚀工艺去除所述第一开口112以及通道110上侧壁和下侧壁的内侧墙材料层115的工艺参数包括：刻蚀气体为氟甲烷，其流量为8至50sccm，氮气的流量为160至240sccm，氧气的流量为8至12sccm，等离子体功率为80至120W，电压为30至100V，腔室压强为10至200mTorr。
本实施例中，形成覆盖所述通道110的内侧墙材料层115的步骤包括：采用原子层沉积(Atomic Layer Ddeposition，ALD)，形成所述内侧墙材料层115。
本实施例中，所述内侧墙层114的材料为氮化硅。其他实施例中，所述内侧墙层的材料可以为SiON、SiBCN或SiCN等低K介电常数的材料。采用低K介电常数的材料作为内侧墙层114能够减小所述金属栅极结构116和源漏掺杂层109之间的电容耦合效应，从而减小边缘寄生电容。
需要说明的是，所述内侧墙层114的宽度不宜过大也不宜过小，若所述内侧墙层114的宽度过大，形成所述内侧墙层114所需的工艺时间过长，且会占用后续形成的所述金属栅极结构116的空间，进而可能减弱所述金属栅极结构116对沟道的控制力；若所述内侧墙层114宽度过小，将不能足够减小所述金属栅极结构116与所述源漏掺杂层109之间的电容耦合效应，进而不能大幅度降低寄生电容。相应的，所述内侧墙层114的宽度为1纳米至4纳米。
参考图12，在所述第一开口112和通道110中，形成金属栅极结构116。所述金属栅极结构116全包围覆盖所述沟道层1022。
形成全包围所述沟道层1022的金属栅极结构116的步骤包括：形成覆盖所述第一开口112和通道110的功函数层1161；在形成所述功函数层1161后，在所述侧墙105间和通道110中形成全包围所述沟道层1022的金属栅极层1162。
本发明实施例，通过刻蚀部分厚度的牺牲层1021(如图4所示)，形成第二凹槽107(如图5所示)，并在所述第二凹槽107中形成半导体层108(如图6所示)，所述半导体层108与形成的源漏掺杂层109的晶格常数相差不大，因此形成在半导体层108上的源漏掺杂层109的质量好。在半导体结构的形成过程中，所述半导体层108形成在所述源漏掺杂层109与牺牲层1021之间，因为，所述牺牲层1021被刻蚀速率大于与所述半导体层108被刻蚀速率，因此在去除所述牺牲层1021时，对所述源漏掺杂层109的损伤降低，从而提高半导体结构的电学性能。
本发明实施例，还在所述半导体层108上形成内侧墙层114，所述内侧墙层114采用低K介电常数的材料能够减小所述金属栅极结构116和源漏掺杂层109之间的电容耦合效应，从而减小边缘寄生电容，从而提高半导体结构的电学性能。
相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；多个分立的鳍部101，位于所述衬底100上；源漏掺杂层109，分立于所述鳍部101上；一个或多个相间隔的沟道层1022，位于所述源漏掺杂层109之间；半导体层108，位于所述沟道层1022与鳍部101之间，或者所述沟道层1022与鳍部101之间和所述沟道层1022之间，且所述半导体层108位于所述源漏掺杂层109侧壁上；通道，由所述半导体层108、鳍部101和沟道层1022围成，或者由半导体层108和沟道层1022围成；金属栅极结构116，位于所述通道中。
本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述沟道层1022的材料为硅。在其他实施例中，所述沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，在所述半导体结构的形成过程中，所述源漏掺杂层109形成在所述鳍部101、沟道层1022和半导体层108上，因为所述半导体层108的材料的晶格常数与所述源漏掺杂层109的材料的晶格常数相差不大，因此形成的源漏掺杂层109的质量好。
进一步地，所述源漏掺杂层109通过外延方式形成。
本实施例中，所述半导体层108、沟道层1022和鳍部101的材料相同，也就是说所述半导体层108、沟道层1022和鳍部101的材料均为硅。其他实施例中，所述半导体层108的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，相应的，所述沟道层1022和鳍部101的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
在另一些实施例中，所述半导体层的材料还可以与所述沟道层和鳍部的材料不同。例如，所述半导体层的材料为碳化硅，所述沟道层和鳍部的材料为硅。
需要说明的是，在本实施例中所述沟道层1022和鳍部101的材料相同，在其他实施例中，所述沟道层和鳍部的材料还可以不相同。
需要说明的是，所述半导体层108的宽度不宜过大也不宜过小，若所述半导体层108的宽度过大，形成所述半导体层108所需的工艺时间过长，会过多的占用所述金属栅极结构116的空间，使得金属栅极结构116的形成变得困难；若所述半导体层108宽度过小，形成的所述半导体层108中会存在不连续的区域，半导体层108会使得形成在所述半导体层108上的所述源漏掺杂层109存在缺陷，且若半导体层108的宽度过小，会使得产生的寄生电容过大。相应的，所述半导体层108的宽度为1.5纳米至8纳米。
本实施例中，所述半导体层108，位于所述沟道层1022与鳍部101之间，或者所述沟道层1022与鳍部101之间和所述沟道层1022之间，且所述半导体层108位于所述源漏掺杂层109侧壁上。所述半导体层108将金属栅极结构116与沟道层1022间的源漏掺杂层109阻隔开，在所述半导体结构的形成过程中，所述沟道层1022之间原本为牺牲层，所述半导体层108的作用是在去除所述牺牲层的过程中不会对所述源漏掺杂层109造成损伤。
进一步地，所述牺牲层的被刻蚀速率大于所述半导体层108的被刻蚀速率，采用湿法刻蚀工艺去除所述牺牲层时，对所述半导体层108的损伤较小。
所述半导体结构还包括内侧墙层114，所述内侧墙层114位于所述通道内的所述半导体层108上。所述内侧墙层114用于减小所述金属栅极结构116和源漏掺杂层109之间的电容耦合效应，进而减小寄生电容。
本实施例中，所述内侧墙层114的材料为氮化硅。其他实施例中，所述内侧墙层的材料还可以为SiON、SiBCN或SiCN等低K介电常数的材料。
需要说明的是，所述内侧墙层114的宽度不宜过大也不宜过小，若所述内侧墙层114的宽度过大，形成所述内侧墙层114所需的工艺时间过长，且会占用所述金属栅极结构116的空间，进而可能减弱所述金属栅极结构116对沟道的控制力；若所述内侧墙层114宽度过小，将不能足够大的减小金属栅极结构116与所述源漏掺杂层109之间的电容耦合效应，进而不能起到降低寄生电容的作用。相应的，所述内侧墙层114的宽度为1纳米至4纳米。
本实施例中，所述金属栅极结构116包括覆盖第一开口112(如图11所示)和通道的功函数层1161，以及形成在功函数层1161上的金属栅极层1162。
本实施例中，所述半导体结构还包括位于所述鳍部101露出衬底100上的隔离层103，所述隔离层103覆盖所述鳍部101的侧壁。所述隔离层103用于对相邻器件起到隔离作用。
本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述半导体结构还包括形成在所述金属栅极结构116侧壁上的侧墙105。
本实施例中，所述侧墙105的材料为氮化硅。在其他实施例中，所述侧墙的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙105为单层结构。在其他实施例中，所述侧墙可以为叠层结构。本实施例中，根据实际工艺需求，所述侧墙105的厚度为2nm至8nm。其中，所述侧墙105的厚度指的是：沿垂直于所述侧墙105侧壁的方向上所述侧墙105的尺寸。
所述半导体结构还包括：位于所述源漏掺杂层109上的介质层111，所述介质层111、最顶端沟道层1022以及沟道层1022的侧壁围成第一开口，所述金属栅极结构116还位于所述第一开口中，所述通道与所述第一开口连通。
具体的，所述第一开口露出最顶端沟道层1022的部分顶面和所述沟道层1022的部分侧壁。
所述介质层111的材料为绝缘材料，所述介质层111用于实现相邻半导体结构之间的电隔离。本实施例中，所述介质层111的材料为氧化硅。其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层与所述沟道层材料不同；
在所述鳍部上形成伪栅结构，所述伪栅结构横跨所述沟道叠层，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；
刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽；
横向去除所述第一凹槽侧壁露出的部分宽度的所述牺牲层，形成位于所述沟道层与所述鳍部间的第二凹槽，或者形成位于所述沟道层间以及所述沟道层与所述鳍部间的第二凹槽；
在所述第二凹槽中形成半导体层；
在所述半导体层表面以及所述第一凹槽中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽的步骤中，横向去除所述第一凹槽侧壁露出的所述牺牲层的宽度为1.5纳米至8纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺横向去除所述牺牲层，形成所述第二凹槽。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述鳍部和沟道层的材料为硅，所述牺牲层的材料为锗化硅；所述湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述鳍部和沟道层的材料为硅，所述牺牲层的材料为二氧化硅；所述湿法刻蚀工艺采用的刻蚀溶液为刻蚀溶液为氢氟酸溶液。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层、沟道层和鳍部的材料相同。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述伪栅结构两侧的所述沟道叠层，形成第一凹槽的步骤包括：
刻蚀所述沟道叠层直至露出所述鳍部顶面，形成第一凹槽；
或者，刻蚀所述沟道叠层和部分厚度的所述鳍部，形成第一凹槽。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一凹槽中形成源漏掺杂层的步骤包括：采用外延生长的方式形成源漏掺杂层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，
所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，在所述源漏掺杂层上形成介质层，所述介质层露出所述伪栅结构顶部；去除所述伪栅结构，形成第一开口；去除所述牺牲层，形成由所述半导体层、鳍部和沟道层，或者由半导体层和沟道层围成的通道，所述通道与所述第一开口连通；在所述第一开口和通道中形成金属栅极结构；
在形成所述通道后，在形成金属栅极结构前，在所述通道内的所述半导体层上覆盖内侧墙层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述通道内的半导体层上覆盖内侧墙层的步骤包括：形成覆盖所述通道的内侧墙材料层；去除所述通道上侧壁和下侧壁上的内侧墙材料层，形成内侧墙层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成覆盖所述通道的内侧墙材料层的步骤包括：采用原子层气相沉积工艺，形成所述内侧墙材料层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的形成步骤包括：利用外延生长方式在所述第二凹槽中形成半导体材料层，去除所述鳍部和沟道层上的半导体材料层，形成半导体层。
13.一种半导体结构，其特征在于，包括：
衬底；
多个分立的鳍部，位于所述衬底上；
源漏掺杂层，分立于所述鳍部上；
一个或多个相间隔的沟道层，位于所述源漏掺杂层之间；
半导体层，位于所述沟道层与鳍部之间，或者所述沟道层与鳍部之间和所述沟道层之间，且所述半导体层位于所述源漏掺杂层侧壁上；
通道，由所述半导体层、鳍部和沟道层围成，或者由半导体层和沟道层围成；
金属栅极结构，位于所述通道中。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体层、沟道层和鳍部的材料相同。
15.如权利要求13所述的半导体结构，其特征在于，所述半导体层的宽度为1.5纳米至8纳米。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙层，位于所述通道内的所述半导体层上。
17.如权利要求16所述的半导体结构，其特征在于，所述内侧墙层的材料为SiN、SiON、SiBCN或SiCN。
18.如权利要求16所述的半导体结构，其特征在于，所述内侧墙层的宽度为1纳米至4纳米。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括位于所述源漏掺杂层上的介质层，所述介质层、最顶端沟道层以及沟道层的侧壁围成第一开口，所述金属栅极结构还位于所述第一开口中。
20.如权利要求19所述的半导体结构，其特征在于，所述金属栅极结构包括覆盖所述第一开口和通道的功函数层，以及位于功函数层上的金属栅极层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811223715.8A CN111081546B (zh) | 2018-10-19 | 2018-10-19 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201811223715.8A CN111081546B (zh) | 2018-10-19 | 2018-10-19 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111081546A true CN111081546A (zh) | 2020-04-28 |
| CN111081546B CN111081546B (zh) | 2024-01-26 |
Family
ID=70309477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811223715.8A Active CN111081546B (zh) | 2018-10-19 | 2018-10-19 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111081546B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN111081546B (zh) | 2024-01-26 |
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