CN111769046A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底以及多个分立于衬底上的鳍部，衬底包括相邻的隔离区和器件区，隔离区中的鳍部为伪鳍部，器件区中的鳍部为器件鳍部；在鳍部的侧壁和顶部上形成保护层；形成保护层后，在衬底上形成覆盖保护层的遮挡层，遮挡层中形成有露出伪鳍部的初始开口；去除遮挡层露出的伪鳍部；去除伪鳍部后，对初始开口的侧壁进行刻蚀，形成开口，开口露出隔离区的衬底、以及器件区中靠近隔离区的器件鳍部与隔离区之间的衬底，遮挡层的被刻蚀难度小于保护层的被刻蚀难度。本发明实施例在使得伪鳍部去除干净的前提下，保护器件鳍部不受损伤，提高了半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；在所述鳍部的侧壁和顶部上形成保护层；形成所述保护层后，在所述衬底上形成覆盖所述保护层的遮挡层，所述遮挡层中形成有露出所述伪鳍部的初始开口；去除所述遮挡层露出的所述伪鳍部；去除所述伪鳍部后，对所述初始开口的侧壁进行刻蚀，形成开口，所述开口露出所述隔离区的衬底、以及所述器件区中靠近隔离区的器件鳍部与所述隔离区之间的衬底，所述遮挡层的被刻蚀难度小于所述保护层的被刻蚀难度。
可选的，形成所述遮挡层的步骤包括：采用旋涂工艺形成覆盖所述衬底和鳍部的遮挡材料层；刻蚀所述遮挡材料层形成露出所述伪鳍部的所述遮挡层。
可选的，采用干法刻蚀工艺刻蚀所述遮挡材料层，形成所述遮挡层。
可选的，采用各向同性干法刻蚀工艺对所述初始开口的侧壁进行刻蚀，形成所述开口。
可选的，所述各向同性干法刻蚀工艺的刻蚀气体包括O2、CO和CO2中的一种或多种。
可选的，所述各向同性干法刻蚀的工艺参数包括：刻蚀气体包括O2，O2的气体流量为50sccm至500sccm。
可选的，在所述衬底上形成遮挡层的步骤中，所述遮挡层顶面至所述鳍部顶面的距离20纳米至80纳米。
可选的，形成所述保护层的步骤中，所述保护层保形覆盖所述鳍部以及所述鳍部露出的衬底；形成所述保护层的步骤中，所述保护层保形覆盖所述鳍部以及所述鳍部露出的衬底。
可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
可选的，所述保护层的材料包括氧化硅。
可选的，所述保护层的厚度为5纳米至10纳米。
可选的，形成所述开口后，还包括：以所述遮挡层为掩膜刻蚀所述开口露出的所述衬底，在所述衬底中形成凹槽；在所述凹槽和开口中形成隔离材料层；对所述隔离材料层和遮挡层进行回刻蚀，剩余的所述隔离材料层和遮挡层构成覆盖所述器件鳍部部分侧壁的隔离层。
可选的，在形成所述开口后，以所述遮挡层为掩膜刻蚀所述衬底前，还包括：对所述遮挡层进行硬化处理，所述硬化处理用于提高所述遮挡层的耐刻蚀度。
可选的，在形成所述遮挡层的步骤中，所述遮挡层的材料为倍半氧硅氢化物；对所述遮挡层进行硬化处理的步骤包括：对所述遮挡层进行电子束固化处理；经过所述电子束固化处理的遮挡层的材料包括氧化硅。
可选的，所述凹槽的深度为20纳米至80纳米。
可选的，所述遮挡层的材料为介电材料。
可选的，所述遮挡层的材料包括倍半氧硅氢化物。
可选的，所述遮挡层的材料包括有机材料。
相应的，本发明实施例还提供一种采用本发明所述形成方法所形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的形成方法包括：形成露出所述伪鳍部的遮挡层；去除所述遮挡层露出的所述伪鳍部；去除所述伪鳍部后，对所述遮挡层的侧壁进行刻蚀，形成开口，所述开口露出所述隔离区的衬底、以及所述器件区靠近隔离区的器件鳍部与所述隔离区之间的衬底。在对所述初始开口的侧壁进行刻蚀形成所述开口的过程中，由于所述隔离区暴露在刻蚀环境中，因此能够进一步的去除以所述遮挡层为掩膜去除所述伪鳍部后残留的剩余伪鳍部，使得不易有伪鳍部残留下来，在后续采用外延生长工艺形成源漏掺杂层的过程中，所述器件鳍部之间的衬底上不易形成外延层，不易使得所述外延层与后续形成的栅极结构或者源漏掺杂层连接，进而不易出现漏电的情况；且在对所述遮挡层的侧壁进行刻蚀的过程中，由于所述遮挡层的被刻蚀难度小于所述保护层的被刻蚀难度，因此所述保护层不易被刻蚀，相应的，被所述保护层覆盖的所述器件鳍部不易被误刻蚀；综上，本发明实施例在使得伪鳍部去除干净的前提下，保护器件鳍部不受损伤，提高了半导体结构的电学性能。
可选的，形成所述开口后，以所述遮挡层为掩膜去除所述开口露出的所述衬底，形成凹槽，形成凹槽的过程中，能够进一步的去除残留的伪鳍部，且形成所述凹槽后，能进一步地隔离器件鳍部，从而进一步优化了半导体器件的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4和图5是另一种半导体结构的形成方法中各步骤对应结构示意图；
图6至图13是本发明一实施例半导体结构的形成方法中各步骤对应的结构示意图；
图14是本发明一实施例半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图3示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1和位于所述衬底1上的鳍部2，所述基底包括相邻的隔离区I和器件区II，位于所述隔离区I中的鳍部2为伪鳍部22，位于所述器件区II中的鳍部2为器件鳍部21。
如图2所示，去除所述伪鳍部22(如图1所示)。
如图3所示，在所述器件鳍部21露出的所述衬底1上形成隔离材料层3，所述隔离材料层3覆盖所述器件鳍部21的部分侧壁；形成隔离材料层3后，形成横跨所述器件鳍部21的栅极结构4，所述栅极结构4覆盖所述器件鳍部21的部分侧壁和部分顶壁；通过外延生长的方式在所述栅极结构4两侧的所述器件鳍部21中形成源漏掺杂层(图中未示出)。
但是，所述伪鳍部22可能未被完全去除，形成了剩余伪鳍部23(如图2所示)，在形成隔离材料层3后，所述剩余伪鳍部23虽然被隔离材料层3覆盖，但是在外延生长的过程中，仍然会在所述剩余伪鳍部23上外延生长出外延层，所述外延层与所述栅极结构4接触会出现漏电的情况，导致半导体结构的性能不佳。
图4和图5示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。
如图4所示，提供基底，所述基底包括衬底10和位于所述衬底10上的鳍部11，所述基底包括相邻的隔离区i和器件区ii，位于所述隔离区i中的鳍部11为伪鳍部111，位于所述器件区ii中的鳍部11为器件鳍部112；在所述鳍部11露出的衬底10上形成隔离材料层12，所述隔离材料层12覆盖所述鳍部11。
如图5所示，去除所述隔离区i中所述隔离材料层12，露出所述伪鳍部111。露出所述伪鳍部111为后续以所述隔离材料层12为掩膜去除伪鳍部111做准备。
因为套刻精度的原因，去除所述隔离区i中所述隔离材料层12的过程中，容易露出相邻器件鳍部112的部分侧壁，在后续以所述隔离材料层12为掩膜去除伪鳍部111的过程中，所述器件鳍部112的底部(如图中B所示)会被误刻蚀，导致半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；在所述鳍部的侧壁和顶部上形成保护层；形成所述保护层后，在所述衬底上形成覆盖所述保护层的遮挡层，所述遮挡层中形成有露出所述伪鳍部的初始开口；去除所述遮挡层露出的所述伪鳍部；去除所述伪鳍部后，对所述初始开口的侧壁进行刻蚀，形成开口，所述开口露出所述隔离区的衬底、以及所述器件区中靠近隔离区的器件鳍部与所述隔离区之间的衬底，所述遮挡层的被刻蚀难度小于所述保护层的被刻蚀难度。
本发明实施例的形成方法包括：形成露出所述伪鳍部的遮挡层；去除所述遮挡层露出的所述伪鳍部；去除所述伪鳍部后，对所述遮挡层的侧壁进行刻蚀，形成开口，所述开口露出所述隔离区的衬底、以及所述器件区靠近隔离区的器件鳍部与所述隔离区之间的衬底。在对所述初始开口的侧壁进行刻蚀形成所述开口的过程中，由于所述隔离区暴露在刻蚀环境中，因此能够进一步的去除以所述遮挡层为掩膜去除所述伪鳍部后残留的剩余伪鳍部，使得不易有伪鳍部残留下来，在后续采用外延生长工艺形成源漏掺杂层的过程中，所述器件鳍部之间的衬底上不易形成外延层，不易使得所述外延层与后续形成的栅极结构或者源漏掺杂层连接，进而不易出现漏电的情况；且在对所述遮挡层的侧壁进行刻蚀的过程中，由于所述遮挡层的被刻蚀难度小于所述保护层的被刻蚀难度，因此所述保护层不易被刻蚀，相应的，被所述保护层覆盖的所述器件鳍部不易被误刻蚀；综上，本发明实施例在使得伪鳍部去除干净的前提下，保护器件鳍部不受损伤，提高了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图6至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底，基底包括衬底100以及多个分立于所述衬底100上的鳍部101，所述基底包括相邻的隔离区I和器件区II，所述隔离区I中的所述鳍部101为伪鳍部1011，所述器件区II中的所述鳍部101为器件鳍部1012。
衬底100为后续形成半导体结构提供工艺操作平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。相应的，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。
所述鳍部101包括位于所述隔离区I中的伪鳍部1011和位于所述器件区II中的器件鳍部1012。所述伪鳍部1011在后续过程中会被去除；所述器件鳍部1012用于后续提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部101上形成有硬掩膜层103。所述硬掩膜层103在后续刻蚀过程中起到保护器件鳍部1012的作用。
具体的，所述硬掩膜层103的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述硬掩膜层103的材料为氮化硅。
需要说明的是，硬掩膜层103的材料与鳍部101的材料的热膨胀系数相差较大，若所述硬掩膜层103直接形成在所述鳍部101上，所述硬掩膜层103容易出现裂纹甚至脱落，以至于不能起到掩膜层的作用，因此，所述硬掩膜层103与鳍部101之间还形成有缓冲层(图中未示出)，所述缓冲层起到缓冲的作用。
本实施例中，缓冲层的材料为氧化硅。
参考图7，在所述鳍部101的侧壁和顶部上形成保护层104。
所述保护层104一方面用于防止所述鳍部101在后续形成半导体器件的过程中发生101的弯曲和倒塌，另一方面用于在后续形成开口的过程中保护器件鳍部1012不易受到损伤，进而优化半导体结构的电性性能。
具体地，所述保护层104保形覆盖所述鳍部101以及所述鳍部101露出的衬底100。相应省去了图形化所述保护层104的步骤，工艺简单。
所述保护层104的材料为介电材料，以提高工艺兼容性。
本实施例中，所述保护层104的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述保护层104的工艺难度和工艺成本，且氧化硅层与鳍部101的粘附性较好。
需要说明的是，所述保护层104不宜过厚也不宜过薄。若所述保护层104过厚，会花费过多的工艺来形成，不利于提高形成半导体结构工艺效率，而且，后续还会对隔离区I中的保护层104进行刻蚀，相应会增大该刻蚀步骤的工艺难度。若所述保护层104过薄，后续形成开口的过程中，所述器件区II中器件鳍部1012上的保护层104易被去除，导致器件鳍部1012受损伤。本实施例中，所述保护层104的厚度为5纳米至10纳米。
本实施例中，通过原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述保护层104。原子层沉积工艺的沉积均匀性好，有利于提高所述保护层104的厚度均一性和薄膜质量，相应有利于提高所述保护层104的成膜质量，而且采用原子层沉积工艺还有利于精确控制所述保护层104的沉积厚度。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成保护层。
参考图8，形成所述保护层104后，在所述衬底100上形成覆盖所述保护层104的遮挡层105，所述遮挡层105中形成有露出所述伪鳍部1011的初始开口106。
所述遮挡层105作为后续去除所述伪鳍部1011的刻蚀掩膜，在去除所述伪鳍部1011的过程中，降低所述器件鳍部1012被刻蚀的概率。
所述初始开口106露出所述伪鳍部1011，从而为后续去除所述伪鳍部1011做好工艺准备。
具体的，所述初始开口106露出位于所述隔离区I衬底100上以及位于所述伪鳍部1011上的保护层104。
本实施例中，所述遮挡层105的材料为介电材料。因此，所述遮挡层105能够作为后续隔离层的一部分，即后续省去了去除所述遮挡层105的步骤，有利于简化工艺复杂度、降低工艺成本。
具体地，所述遮挡层105的材料包括倍半氧硅氢化物(hydrogen silsesquioxane，HSQ)，倍半氧硅氢化物是一种无机旋涂式玻璃(inorganic spin-on glass)材质，具有不需经过回蚀刻处理就可以达成较佳的平坦化，且后续经电子束固化后可以转化成二氧化硅，避免了先去除遮挡层105，再形成介电层的工序，有利于提高半导体形成的形成效率。
而且，倍半氧硅氢化物与氧化硅之间具有一定的刻蚀选择比，能够在后续去除所述初始开口106露出的保护层104的步骤中起到刻蚀掩膜的作用，而且，在后续对初始开口106侧壁进行刻蚀的过程中，使得所述保护层104不易受到损耗，以保证所述保护层104对器件鳍部1012的保护作用。
在另一些实施例中，遮挡层的材料还可以为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(AdvancedPatterning Film，先进图膜)材料。
其他实施例中，所述遮挡层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层时减少对保护层的损伤。
需要说明的是，所述遮挡层105顶面至所述鳍部101顶面的距离不宜太大也不宜太小。若所述遮挡层105顶面距离所述鳍部101顶面的距离过大，则刻蚀所述遮挡层105以形成所述初始开口106需要花费过多的工艺时间，不利于提高半导体结构的形成效率；后续在以遮挡层105为掩膜刻蚀去除所述伪鳍部1011的过程中、以及刻蚀所述初始开口106侧壁的过程中，若所述遮挡层105顶面距离所述鳍部101顶面的距离过小，在上述刻蚀过程中，易过早的露出所述器件鳍部1012顶部的保护层104，从而易导致器件鳍部1012受到损伤。本实施例中，在所述衬底100上形成遮挡层105的步骤中，所述遮挡层105顶面至所述鳍部101顶面的高度20纳米至80纳米。
具体的，形成遮挡层105的步骤包括：形成覆盖所述衬底100和鳍部101的遮挡材料层(图中未示出)，遮挡材料层顶面高于保护层104顶面；图形化所述遮挡材料层，在所述遮挡材料层中形成有所述初始开口106，且剩余的所述遮挡材料层作为遮挡层105。
本实施例中，采用旋涂工艺形成所述遮挡材料层，使所述遮挡材料层的表面平坦度较高。
本实施例中，采用干法刻蚀工艺图形化所述遮挡材料层，形成所述遮挡层105。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述初始开口106的形貌满足工艺需求，降低对其他膜层结构的损伤，且还有利于提高所述遮挡材料层的去除效率。
参考图9，去除所述遮挡层105露出的所述伪鳍部1011(如图8所示)。
去除所述伪鳍部1011为后续形成半导体器件做准备。
本实施例中，采用干法刻蚀工艺去除所述伪鳍部1011。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，且还有利于提高所述伪鳍部1011的去除效率。其他实施例中，还可通过湿法刻蚀工艺去除所述伪鳍部。
需要说明的是，以所述遮挡层105为掩膜刻蚀所述伪鳍部1011，所述伪鳍部1011易存在去除不彻底的问题，即容易存在残留的所述伪鳍部1011。
需要说明的是，在去除所述伪鳍部1011前，还包括：去除所述伪鳍部1011上的所述保护层104和硬掩膜层103。具体地，采用干法刻蚀工艺，去除所述初始开口106露出的保护层104和硬掩膜层103。
参考图10，去除所述伪鳍部1011后，对所述初始开口106的侧壁进行刻蚀，形成开口107，所述开口107露出所述隔离区I的衬底100、以及所述器件区II中靠近隔离区I的器件鳍部1012与所述隔离区I之间的衬底100，所述遮挡层105的被刻蚀难度小于所述保护层104的被刻蚀难度。
在对所述初始开口106的侧壁进行刻蚀形成所述开口107的过程中，能够去除所述残留的伪鳍部1011，使得不易有伪鳍部1011残留下来，在后续采用外延生长工艺形成源漏掺杂层的过程中，所述器件鳍部1012之间的衬底100上不易形成外延层，不易使得所述外延层与后续形成的栅极结构或者源漏掺杂层连接，进而不易出现漏电的情况。
需要说明的是，在刻蚀初始开口106的侧壁形成开口107的过程中，去除所述残留的伪鳍部1011，也就是说，在刻蚀初始开口106的侧壁形成开口107的过程中，所述残留的伪鳍部1011和遮挡层105的刻蚀选择比相接近。
本实施例中，采用各向同性干法刻蚀工艺对所述初始开口106的侧壁进行刻蚀，形成所述开口107。在刻蚀初始开口106的侧壁的过程中，残留的所述伪鳍部1011被刻蚀气体包围，更易被刻蚀去除，不易有残留。且各向同性干法刻蚀工艺可以通过调整刻蚀工艺中的参数来精确控制对初始开口106侧壁的刻蚀速率。
所述各向同性干法刻蚀工艺的刻蚀气体包括O2、CO和CO2中的一种或多种。
本实施例中，所述各向同性干法刻蚀工艺的刻蚀气体包括O2。各向同性干法刻蚀的工艺参数包括：刻蚀功率为100W至500W；腔室压强为5mtoor至20mtoor。
需要说明的是，O2的流量不宜太大也不宜太小。若O2的流量太大，会产生较大速率的刻蚀，易对保护层109造成损伤，进而误刻蚀被保护层109覆盖的器件鳍部1012，且因为O2的流量大，刻蚀速率快易导致形成的开口107的侧壁不平整。若O2的流量太小，会导致形成开口107所需的工艺时间过长，不利于提高半导体结构的形成效率。本实施例中，O2的流量为50sccm至500sccm。
需要说明的是，各向同性干法刻蚀工艺还会刻蚀所述遮挡层105的顶面。由于在形成遮挡层105的步骤中，所述遮挡层105顶面至所述器件鳍部1012顶面的高度20纳米至80纳米，从而提供了足够的余量，所述器件鳍部1012顶部的保护层104被暴露的可能性较低。
还需要说明的是，因为套刻精度的原因或者各向同性干法刻蚀工艺各方向刻蚀速率差异的原因，所述开口107还可能露出所述器件鳍部1012的部分侧壁。但因为所述遮挡层105的被刻蚀难度小于所述保护层104的被刻蚀难度，在对所述初始开口106的侧壁进行刻蚀，形成开口107的过程中，所述保护层104不易被刻蚀，相应的，被所述保护层104覆盖的所述器件鳍部1012不易被误刻蚀，提高了半导体结构的电学性能，而且，还提高了该刻蚀工艺的工艺窗口。
综上，本发明实施例在使得伪鳍部1011去除干净的前提下，保护器件鳍部1012不受损伤，提高了半导体结构的电学性能。
需要说明的是，形成所述开口107还为后续刻蚀衬底100形成凹槽做准备。
参考图11，形成所述开口107后，还包括：以所述遮挡层105为掩膜刻蚀所述开口107露出的所述衬底100，在所述衬底100中形成凹槽108。
所述凹槽108一方面用来进一步的去除残留的伪鳍部1011，另一方面用于进一步隔离器件鳍部1012，后续在所述凹槽108中形成隔离层，所述隔离层对器件鳍部1012的隔离效果更佳。
需要说明的是，所述凹槽108的深度不宜太大也不宜太小。若所述凹槽108过深，易导致晶格错位，进而导致器件鳍部1012弯曲，不利于提高所述半导体结构的电学性能。随着半导体制程的越来越小，相邻器件鳍部1012之间的距离越来越短，相邻器件鳍部1012之间需要一定厚度的介电材料才能进行更好的隔离，若所述凹槽108过浅，易导致后续在凹槽108中的隔离层不够厚，易导致相邻所述器件鳍部1012底部之间距离的隔离效果不佳。本实施例中，所述凹槽的深度为20纳米至80纳米。
本实施例中，所述半导体结构的形成方法还包括：在形成所述开口107后，形成凹槽108前，还包括：对所述遮挡层105进行硬化处理，所述硬化处理用于提高所述遮挡层105的耐刻蚀度。
提高所述遮挡层105的耐刻蚀度可以在后续以所述遮挡层105为掩膜刻蚀所述开口107露出的所述衬底100的过程中，使得遮挡层105更耐刻蚀，进而使得所述器件鳍部1012不易被误刻蚀。
本实施例中，所述遮挡层105的材料为倍半氧硅氢化物。相应的，对所述遮挡层进行硬化处理的步骤包括：对所述遮挡层进行电子束固化处理(Electron Beam Curing，EBC)。
所述倍半氧硅氢化物经过电子束固化处理后，使其结构更为致密，且使所述遮挡层105的材料包括氧化硅，在后续过程中不需要去除，简化了工艺步骤。
结合参考图12和图13，在所述凹槽108(如图11所示)和开口107(如图11所示)中形成隔离材料层110；对所述隔离材料层110和遮挡层105进行回刻蚀，剩余的所述隔离材料层110和剩余的遮挡层105构成形成覆盖所述器件鳍部1012部分侧壁的隔离层109。
所述隔离层109用来将各个所述器件鳍部1012进行电隔离。
所述隔离材料层110的材料为介电材料。介电材料具有良好的绝缘性能。
具体的，隔离材料层110的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离材料层110的材料包括氧化硅。
其他实施例中，也可以在形成凹槽后，去除所述遮挡层，去除所述遮挡层后，在凹槽中和器件鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述器件鳍部部分侧壁。
相应的，继续参考图14，本发明实施例还提供一种采用前述形成方法所形成的半导体结构。
参考图14，半导体结构包括：衬底200，所述衬底200包括相邻的隔离区I和器件区II；多个器件鳍部2012，分立于所述器件区II的衬底200上；保护层204，位于所述器件鳍部2012的侧壁和顶部；隔离层209，位于所述器件鳍部2012露出的衬底200上，所述隔离层209覆盖所述器件鳍部2012的部分侧壁，所述隔离层209包括遮挡层2092和隔离材料层2091，所述遮挡层2092位于所述器件区II衬底200上，所述隔离材料层2091位于所述隔离区I的衬底200上、以及所述器件区II中靠近隔离区I的器件鳍部2012与所述隔离区I之间的衬底200上。
由前述分析可知，所述隔离层209中的遮挡层2092经历过回刻蚀处理形成，回刻蚀处理之前的遮挡层覆盖所述器件鳍部2012顶部，且回刻蚀处理之前的遮挡层中形成有开口，所述开口通过对所述遮挡层中的初始开口的侧壁进行刻蚀处理所形成。当所述初始开口底部残留有剩余伪鳍部时，在对所述初始开口的侧壁进行刻蚀处理的过程中，所述剩余伪鳍部暴露在该刻蚀环境中，因此能够去除剩余伪鳍部，使得所述隔离区I不易有伪鳍部残留下来，在后续采用外延生长工艺形成源漏掺杂层的过程中，所述器件鳍部2012之间的衬底200上不易形成外延层，不易使得所述外延层与后续形成的栅极结构或者源漏掺杂层连接，进而不易出现漏电的情况，提高半导体结构的电学性能。
所述隔离层209用来将各个所述器件鳍部2012进行电隔离。
所述隔离层209的材料为介电材料。介电材料具有良好的绝缘性能。
所述隔离材料层2091的材料为介电材料。具体的，隔离材料层2091的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离材料层2091的材料包括氧化硅。
所述遮挡层2092为通过对倍半氧硅氢化物进行电子束固化处理后形成的，因此所述遮挡层2092的材料包括氧化硅。
所述保护层204用于在对初始开口侧壁进行刻蚀处理、以及对遮挡层进行回刻蚀处理的过程中，保护器件鳍部2012不易受到刻蚀，提高半导体结构的电学性能。
所述保护层204的材料为介电材料。
本实施例中，所述保护层204的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述保护层204的工艺难度和工艺成本，且氧化硅层与鳍部2012的粘附性较好。
需要说明的是，所述保护层204不宜过厚也不宜过薄。若所述保护层204过厚，会花费过多的工艺来形成，不利于提高形成半导体结构工艺效率；而且，形成所述半导体结构的制程通常包括对隔离区I中的保护层204进行刻蚀的步骤，保护层204过厚相应会增大该刻蚀步骤的工艺难度。若所述保护层204过薄，在对初始开口侧壁进行刻蚀处理、以及对遮挡层进行回刻蚀处理的过程中，所述器件鳍部2012上的保护层204易被去除，导致器件鳍部2012受损伤。本实施例中，所述保护层204的厚度为5纳米至10纳米。
本实施例中，所述半导体结构还包括：凹槽(图中未标示)，位于所述隔离区I的衬底200中、以及所述器件区II中靠近隔离区I的器件鳍部2012与所述隔离区I之间的衬底200中；所述隔离材料层2091相应还位于所述凹槽内。
所述凹槽为通过刻蚀去除所述隔离区I的衬底200、以及所述器件区II中靠近隔离区I的器件鳍部2012与所述隔离区I之间的衬底200形成的，因此，所述凹槽能够起到进一步去除隔离区I上残留的伪鳍部的作用，而且，所述凹槽还用于进一步提高隔离层209对相邻器件鳍部2012的隔离作用。
需要说明的是，所述凹槽的深度不宜太大也不宜太小。若所述凹槽过深，易导致晶格错位，进而导致器件鳍部2012弯曲，不利于提高所述半导体结构的电学性能。随着半导体制程的越来越小，相邻器件鳍部2012之间的距离越来越短，相邻器件鳍部2012之间需要一定厚度的介电材料才能进行更好的隔离，若所述凹槽过浅，易导致在凹槽中的隔离层不够厚，从而导致相邻所述器件鳍部2012底部之间的隔离效果不佳。本实施例中，所述凹槽的深度为20纳米至80纳米。
衬底200为后续形成半导体结构提供工艺操作平台。
本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述器件鳍部2012的用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，器件鳍部2012与衬底200由对同一半导体层进行刻蚀所得到。相应的，器件鳍部2012的材料与衬底200的材料相同，器件鳍部2012的材料为硅。
在其他实施例中，器件鳍部的材料也可以与衬底的材料不同，器件鳍部可以是外延生长或键合工艺形成在衬底上的半导体层，器件鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
本实施例中，所述半导体结构还包括：硬掩膜层203，位于所述器件鳍部2012上。所述硬掩膜层203用于在形成所述半导体结构的过程中保护器件鳍部2012顶部。
具体的，所述硬掩膜层203的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述硬掩膜层203的材料为氮化硅。
其他实施例中，所述隔离层也可以只包括隔离材料层，所述隔离层位于所述凹槽中和器件鳍部露出的衬底上。所述隔离层为去除遮挡层后形成。
所述半导体结构可以采用前述实施例所述的形成方法所形成，对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；
在所述鳍部的侧壁和顶部上形成保护层；
形成所述保护层后，在所述衬底上形成覆盖所述保护层的遮挡层，所述遮挡层中形成有露出所述伪鳍部的初始开口；
去除所述遮挡层露出的所述伪鳍部；
去除所述伪鳍部后，对所述初始开口的侧壁进行刻蚀，形成开口，所述开口露出所述隔离区的衬底、以及所述器件区中靠近隔离区的器件鳍部与所述隔离区之间的衬底，所述遮挡层的被刻蚀难度小于所述保护层的被刻蚀难度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述遮挡层的步骤包括：采用旋涂工艺形成覆盖所述衬底和鳍部的遮挡材料层；刻蚀所述遮挡材料层形成露出所述伪鳍部的所述遮挡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述遮挡材料层，形成所述遮挡层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性干法刻蚀工艺对所述初始开口的侧壁进行刻蚀，形成所述开口。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺的刻蚀气体包括O2、CO和CO2中的一种或多种。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀的工艺参数包括：刻蚀气体包括O2，O2的气体流量为50sccm至500sccm。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述衬底上形成遮挡层的步骤中，所述遮挡层顶面至所述鳍部顶面的距离20纳米至80纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层保形覆盖所述鳍部以及所述鳍部露出的衬底；
去除所述遮挡层露出的所述伪鳍部之前，还包括：去除所述遮挡层露出的所述保护层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为5纳米至10纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口后，还包括：以所述遮挡层为掩膜刻蚀所述开口露出的所述衬底，在所述衬底中形成凹槽；
在所述凹槽和开口中形成隔离材料层；
对所述隔离材料层和遮挡层进行回刻蚀，剩余的所述隔离材料层和遮挡层构成覆盖所述器件鳍部部分侧壁的隔离层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述开口后，以所述遮挡层为掩膜刻蚀所述衬底前，还包括：对所述遮挡层进行硬化处理，所述硬化处理用于提高所述遮挡层的耐刻蚀度。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述遮挡层的步骤中，所述遮挡层的材料为倍半氧硅氢化物；
对所述遮挡层进行硬化处理的步骤包括：对所述遮挡层进行电子束固化处理；
经过所述电子束固化处理的遮挡层的材料包括氧化硅。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为20纳米至80纳米。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料为介电材料。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括倍半氧硅氢化物。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括有机材料。
19.一种采用如权利要求1至18任一项所述方法形成的半导体结构。
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| CN111863934A (zh) * | 2019-04-30 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111863934B (zh) * | 2019-04-30 | 2024-04-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| CN111769046B (zh) | 2023-11-10 |
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