CN111863934B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的鳍部，衬底包括相邻的隔离区和器件区，隔离区中的鳍部为伪鳍部，器件区中的鳍部为器件鳍部；在器件鳍部的顶部和侧壁上保形覆盖保护层；在基底上形成具有初始开口的图形层，图形层覆盖保护层顶部，且初始开口至少露出伪鳍部顶部；以图形层为掩膜，去除初始开口露出的伪鳍部；去除伪鳍部后，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层，在剩余的图形层中形成开口；形成开口后，以保护层以及剩余的图形层为掩膜刻蚀衬底，形成凹槽。本发明实施例在器件鳍部形成质量较好的情况下，使得不同器件区能够更好的隔离，优化了半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；在所述器件鳍部的顶部和侧壁上保形覆盖保护层；在所述基底上形成具有初始开口的图形层，所述图形层覆盖所述保护层顶部，且所述初始开口至少露出所述伪鳍部顶部；以所述图形层为掩膜，去除所述初始开口露出的所述伪鳍部；去除所述伪鳍部后，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层，在剩余的所述图形层中形成开口；形成所述开口后，以所述保护层以及剩余的所述图形层为掩膜刻蚀所述衬底，在所述衬底中形成凹槽。
可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
可选的，形成所述保护层的步骤中，所述保护层的厚度为0.5纳米至2纳米。
可选的，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，形成所述保护层的步骤中，所述保护层还保形覆盖所述伪鳍部以及所述鳍部露出的所述基底上；形成所述图形层的步骤中，所述初始开口露出所述伪鳍部顶部的所述保护层；去除所述初始开口露出的所述伪鳍部之前，还包括：以所述图形层为掩膜对所述伪鳍部顶部的所述保护层进行刻蚀，露出所述伪鳍部顶部；去除所述初始开口露出的所述伪鳍部的步骤包括：在露出所述伪鳍部顶部后，以所述图形层和剩余的所述保护层为掩膜刻蚀所述伪鳍部。
可选的，采用干法刻蚀工艺对所述伪鳍部顶部的所述保护层进行刻蚀。
可选的，对所述伪鳍部顶部的所述保护层进行刻蚀的步骤中，所述保护层和伪鳍部的刻蚀选择比大于2。
可选的，采用干法刻蚀工艺刻蚀所述伪鳍部。
可选的，刻蚀所述伪鳍部的步骤中，所述伪鳍部和保护层的刻蚀选择比大于1。
可选的，所述干法刻蚀的工艺参数包括：刻蚀气体包括CH3F；辅助气体包括O2；载气包括Ar；CH3F的流量为50sccm至500sccm；O2的流量为0至100sccm；压强为20mToor至200mToor；功率为100W至1000W。
可选的，在去除所述伪鳍部后，形成所述开口前，还包括：去除所述隔离区中的所述保护层。
可选的，采用干法刻蚀工艺去除所述隔离区中的所述保护层。
可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CF4和CHF3中的一种或两种，载气为Ar；辅助气体包括O2；CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率为100W至1000W；偏置电压为0至200V。
可选的，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层的步骤包括：采用干法刻蚀工艺，对所述相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层进行刻蚀处理；在所述刻蚀处理后，对所述相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层进行descum处理。
可选的，采用干法刻蚀工艺刻蚀所述衬底，形成凹槽。
可选的，形成所述图形层的步骤包括：形成覆盖所述保护层的有机材料层；形成覆盖所述有机材料层的底部抗反射涂层；在所述底部抗反射涂层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述底部抗反射涂层和有机材料层直至露出所述伪鳍部顶部，剩余的所述有机材料层作为所述图形层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括相邻的隔离区和器件区；器件鳍部，位于所述器件区的所述衬底上；保护层，保形覆盖在所述器件鳍部上；凹槽，位于相邻器件区中靠近所述隔离区一侧的器件鳍部之间的所述衬底中；图形层，位于所述凹槽露出的所述衬底上，且所述图形层顶部高于所述保护层顶部。
可选的，所述保护层的厚度为0.5纳米至2纳米。
可选的，所述保护层还位于所述器件区的所述衬底上。
可选的，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述器件鳍部顶部和侧壁上形成保护层，在所述基底上形成具有初始开口的图形层，所述图形层覆盖所述保护层顶部，且所述初始开口至少露出所述伪鳍部顶部，在不同步骤中刻蚀去除伪鳍部和图形层，在剩余的所述图形层中形成开口，在去除伪鳍部和形成所述开口的过程中，所述保护层能够保护器件鳍部，使器件鳍部不易受到损伤，且使得器件鳍部与衬底的拐角处不易有残留的图形层；相应的，形成所述开口后，以所述保护层以及剩余的所述图形层为掩膜刻蚀所述衬底，形成凹槽的过程中，所述器件鳍部在所述保护层的保护下不易被误刻蚀，且易于使所述凹槽在垂直于器件鳍部延伸方向上的宽度较宽。综上，本发明实施例在保证器件鳍部形成质量较好的情况下，使得去除伪鳍部的效果较好，并使得相邻器件区能够更好的隔离，从而优化了半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的鳍部3，所述鳍部3包括用于形成器件的器件鳍部32和待去除的伪鳍部31。
如图2所示，形成覆盖所述鳍部3的有机材料层4；形成覆盖所述有机材料层4的底部抗反射涂层5；在所述底部抗反射涂层5上形成具有初始开口2的光刻胶层6。
后续步骤包括：以所述光刻胶层6为掩膜，沿所述初始开口2依次刻蚀所述底部抗反射涂层5、有机材料层4和伪鳍部31，以去除所述伪鳍部31。所述光刻胶层6和底部抗反射涂层5在刻蚀过程中被消耗。
但是，如图3所示，当所述初始开口2(如图2所示)过小时，易造成所述伪鳍部31去除不完全，残留的伪鳍部31易导致后续形成的器件发生漏电；且后续以所述有机材料层4为掩膜刻蚀衬底1形成凹槽的过程中，易使得凹槽在垂直于鳍部3延伸方向上的宽度尺寸过小，后续在凹槽中填充的隔离层起到隔离作用相应变差。上述问题容易导致形成的半导体结构性能不佳。
如图4所示，当所述初始开口2(如图2所示)过大时，在去除所述伪鳍部31的过程中会误刻蚀所述器件鳍部32，导致后续形成的半导体结构存在缺陷，也会导致半导体结构的性能不佳。
为了解决技术问题，本发明实施例提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；在所述器件鳍部的顶部和侧壁上保形覆盖保护层；在所述基底上形成具有初始开口的图形层，所述图形层覆盖所述保护层顶部，且所述初始开口至少露出所述伪鳍部顶部；以所述图形层为掩膜，去除所述初始开口露出的所述伪鳍部；去除所述伪鳍部后，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层，在剩余的所述图形层中形成开口；形成所述开口后，以所述保护层以及剩余的所述图形层为掩膜刻蚀所述衬底，在所述衬底中形成凹槽。
本发明实施例在所述器件鳍部顶部和侧壁上形成保护层，在所述基底上形成具有初始开口的图形层，所述图形层覆盖所述保护层顶部，且所述初始开口至少露出所述伪鳍部顶部，在不同步骤中刻蚀去除伪鳍部和图形层，在剩余的所述图形层中形成开口，在去除伪鳍部和形成所述开口的过程中，所述保护层能够保护器件鳍部，使器件鳍部不易受到损伤，且使得器件鳍部与衬底的拐角处不易有残留的图形层；相应的，形成所述开口后，以所述保护层以及剩余的所述图形层为掩膜刻蚀所述衬底，形成凹槽的过程中，所述器件鳍部在所述保护层的保护下不易被误刻蚀，且易于使所述凹槽在垂直于器件鳍部延伸方向上的宽度较宽。综上，本发明实施例在保证器件鳍部形成质量较好的情况下，使得去除伪鳍部的效果较好，并使得相邻器件区能够更好的隔离，从而优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底，所述基底包括衬底100和位于所述衬底100上的鳍部101，所述衬底100包括器件区I和隔离区II，所述隔离区II中的所述鳍部101为伪鳍部1011，所述器件区I中的所述鳍部101为器件鳍部1012。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述鳍部101分立在所述衬底100上，所述鳍部101包括用于形成器件的器件鳍部1012和待去除的伪鳍部1011，所述鳍部101的材料与所述衬底100的材料均为硅。
在另一些实施例中，所述鳍部和衬底的材料还可以不相同，所述鳍部还可以通过键合工艺形成在所述衬底上，或者通过外延生长的工艺形成在所述衬底上。
所述鳍部101顶部还形成有硬掩膜层103。所述硬掩膜层103作为形成所述鳍部101的刻蚀掩膜，还可以在后续刻蚀去除所述伪鳍部1011的过程中保护器件鳍部1012的顶部。
具体的，所述硬掩膜层103的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述硬掩膜层103的材料为氮化硅。
需要说明的是，硬掩膜层103的材料与鳍部101的材料的热膨胀系数相差较大，若所述硬掩膜层103直接形成在所述鳍部101上，所述硬掩膜层103容易出现裂纹甚至脱落，以至于不能起到掩膜的作用，因此，在所述硬掩膜层103与鳍部101之间形成有缓冲层102，所述缓冲层102起到缓冲的作用。
本实施例中，缓冲层102的材料为氧化硅。
参考图6，在所述器件鳍部1012的顶部和侧壁上保形覆盖保护层104。
所述器件鳍部1012顶部和侧壁上保形覆盖的所述保护层104，在后续去除所述伪鳍部1011的过程中，使得器件鳍部1012不易受损伤，从而能够优化半导体结构的性能。
所述保护层104的材料和伪鳍部1011的材料不同，使得后续在刻蚀伪鳍部1011的过程中，伪鳍部1011和保护层104之间具有较高的刻蚀选择比。
本实施例中，所述保护层104的材料为介电材料。
具体的，所述保护层104的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述保护层104的材料包括氧化硅。
氧化硅是半导体工艺中常用的材料、氧化硅材料的成本较低，有利于降低工艺成本和形成所述半导体结构的工艺复杂度。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述保护层104。原子层沉积工艺的沉积均匀性好，有利于提高所述保护层104的厚度均一性和薄膜质量，相应有利于提高所述保护层104的成膜质量，而且采用原子层沉积工艺还有利于精确控制所述保护层104的沉积厚度，使得所述保护层104后续对器件鳍部1012的保护作用得到保障。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述保护层。
因此，本实施例中，在形成所述保护层104的步骤中，所述保护层104还保形覆盖所述伪鳍部1011以及所述鳍部101露出的所述衬底100上。
需要说明的是，所述保护层104不宜过厚，也不宜过薄。若所述保护层104过厚，会花费过多的工艺时间来形成，相应的，后续也会花费过多的时间去除所述伪鳍部1011顶部的保护层104，不利于提高工艺效率。若所述保护层104过薄，后续去除伪鳍部1011的过程中，器件鳍部1012上的保护层104易被过早的去除，导致保护层104不能起到保护器件鳍部1012的作用。本实施例中，所述保护层104的厚度为0.5纳米至2纳米。
参考图7和图8，在所述基底上形成具有初始开口106(如图8所示)的图形层105(如图8所示)，所述图形层105覆盖所述保护层104顶部，且所述初始开口106至少露出所述伪鳍部1011顶部。
所述图形层105为后续刻蚀所述初始开口106露出的伪鳍部1011的刻蚀掩膜。
本实施例中，所述伪鳍部1011顶部形成有保护层104，因此，所述初始开口106露出所述伪鳍部1011顶部的所述保护层104，从而为后续去除伪鳍部1011和位于所述伪鳍部1011上的所述保护层104做准备。
所述图形层105为易于去除的材料，使得在后续去除图形层105时对保护层104的损伤较小。因此，所述图形层105的材料为有机材料，包括：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、旋涂碳(spinoncarbon，SOC)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料和APF(AdvancedPatterning Film，先进图膜)材料中的一种或多种。
本实施例中，形成所述图形层105的步骤包括：形成覆盖所述保护层104的有机材料层1051；形成覆盖所述有机材料层1051的底部抗反射涂层1052；在所述底部抗反射涂层1052上形成图形化的光刻胶层1053；以所述光刻胶层1053为掩膜，刻蚀所述底部抗反射涂层1052和有机材料层1051直至露出所述伪鳍部1011顶部的保护层104，在剩余的所述有机材料层1051中形成初始开口106，剩余的所述有机材料层1051作为所述图形层105。
本实施例中，所述有机材料层1051的材料为旋涂碳(spin on carbon，SOC)层材料，相应的，所述图形层105的材料为旋涂碳层材料。
需要说明的是，其他实施例中，根据实际需要，所述光刻胶层、底部抗反射涂层以及有机材料层的厚度比例不同以及各层选取的材料不同，最终形成的图形层还可以包括有机材料层和底部抗反射涂层。
本实施例中，所述图形层105覆盖所述保护层104顶部的意思是，所述图形层105覆盖所述器件鳍部1012顶部的所述保护层104。
参考图9，所述半导体结构的形成方法还包括：去除所述初始开口106露出的所述伪鳍部1011之前，以所述图形层105为掩膜对所述伪鳍部1011顶部的所述保护层104进行刻蚀，露出所述伪鳍部1011顶部。
刻蚀所述伪鳍部1011顶部的所述保护层104，为后续去除所述伪鳍部1011做准备。
本实施例中，仅去除所述伪鳍部1011顶部的保护层104，保留所述伪鳍部1011侧壁的保护层104，所述伪鳍部1011侧壁上的保护层104能够对所述图形层105起到保护作用。
具体地，在刻蚀所述保护层104、以及后续刻蚀所述伪鳍部1011的过程中，所述初始开口106的开口尺寸容易因所述图形层105受到刻蚀损耗而变大，但是，与所述伪鳍部1011侧壁上的保护层104相接触的图形层105被刻蚀的难度较高，从而能够减小所述图形层105露出器件鳍部1012侧壁上的保护层104的概率，进而降低所述器件鳍部1012被误刻蚀的概率。
而且，在刻蚀所述伪鳍部1011之前，对所述伪鳍部1011上的保护层104的刻蚀量越少，对所述图形层105产生刻蚀损耗的程度越小，所述图形层105露出器件鳍部1012侧壁上的保护层104的概率也越低。
在刻蚀所述伪鳍部1011顶部的所述保护层104的步骤中，被所述图形层105覆盖的所述器件鳍部1012上的保护层104被刻蚀的概率较低，从而使得器件鳍部1012被误刻蚀的概率较低。
本实施例中，采用干法刻蚀工艺去除所述伪鳍部1011顶部的所述保护层104。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于精确的去除位于所述伪鳍部1011顶部的保护层104、提高所述保护层104的去除效率、减小对所述伪鳍部1011侧壁上保护层104的损耗，且减小对所述初始开口106(如图8所示)侧壁的刻蚀，有利于保护被所述图形层105覆盖的所述器件鳍部1012。
需要说明的是，刻蚀所述伪鳍部1011顶部的所述保护层104的步骤中，所述保护层104和所述伪鳍部1011的刻蚀选择比不宜太小。在刻蚀所述伪鳍部1011顶部的保护层104的过程中，所述初始开口106的开口尺寸容易变大，若所述刻蚀选择比太小，易误去除较厚的所述伪鳍部1011，这使得原先形成于伪鳍部1011侧壁上的保护层104被过多地暴露，从而容易误刻蚀原先伪鳍部1011侧壁上的保护层104，进而易对所述图形层105造成误刻蚀；相应的，当对所述图形层105的误刻蚀问题较为严重时，容易对所述器件鳍部1012侧壁上的保护层104造成误刻蚀，从而增大所述器件鳍部1012被误刻蚀的概率。本实施例中，所述干法刻蚀工艺对所述保护层104和伪鳍部1011的刻蚀选择比大于2。
具体的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CF4和CHF3中的一种或两种；载气为Ar；辅助气体包括O2；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率为100W至1000W；偏置电压为0至200V。
需要说明的是，刻蚀气体的流量不宜过大也不宜过小。若刻蚀气体的流量过大，易产生较大的刻蚀速率，在去除所述伪鳍部1011顶部的所述保护层104的过程中，易导致所述伪鳍部1011侧壁上的所述保护层104被误刻蚀，相应的，在后续去除所述伪鳍部1011的过程中，易导致器件鳍部1012与伪鳍部1011之间的图形层105被误刻蚀，从而导致器件鳍部1012侧壁上的保护层104被误刻蚀，最终导致所述器件鳍部1012受到损伤。若刻蚀气体的流量太小，易导致伪鳍部1011顶部的所述保护层104的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm。
辅助气体O2用来增大刻蚀过程中伪鳍部1011和保护层104的刻蚀选择比，但O2还对图形层105具有刻蚀作用，因此O2的流量不宜太大，若所述O2的流量太大，容易恶化所述图形层105被误刻蚀的问题，从而易露出所述器件鳍部1012，相应的，后续刻蚀去除伪鳍部1011的工艺易误刻蚀到器件鳍部1012。本实施例中，O2的流量为0至100sccm。
其中，通过合理设置上述干法刻蚀工艺的工艺参数，能够保证对所述保护层104的刻蚀效果，同时，使得所述保护层104和伪鳍部1011的刻蚀选择比能够满足工艺需求。
需要说明的是，去除所述伪鳍部1011顶部的所述保护层104后，还包括：去除所述伪鳍部1011上的硬掩膜层103(如图8所示)和缓冲层102(如图8所示)。
参考图10，去除所述伪鳍部1011顶部的所述保护层104后，以所述图形层105为掩膜，去除所述初始开口106露出的所述伪鳍部1011。
去除所述初始开口106露出的所述伪鳍部1011的过程中，以所述图形层105和剩余的所述保护层104为掩膜刻蚀所述伪鳍部1011。
去除所述伪鳍部1011，为后续在相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的衬底100中形成凹槽做准备。
需要说明的是，刻蚀所述伪鳍部1011的步骤中，所述伪鳍部1011和保护层104的刻蚀选择比不宜太小。由于所述初始开口106在刻蚀过程中易扩大，因此，若所述刻蚀选择比太小，在去除所述伪鳍部1011的过程中，容易导致器件鳍部1012上保护层104受到损伤，从而导致所述器件鳍部1012受损，进而导致所述半导体结构的性能不佳。本实施例中，在所述刻蚀过程中，所述伪鳍部1011和保护层104的刻蚀选择比大于1。
本实施例中，采用干法刻蚀工艺去除所述伪鳍部1011。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，且因为被刻蚀区域较小，有利于提高对所述伪鳍部1011的去除效率。
所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CH3F；辅助气体包括O2；载气包括Ar；CH3F的流量为50sccm至500sccm；O2的流量为0至100sccm；压强为20mToor至200mToor；功率为100W至1000W。
需要说明的是，CH3F的流量不宜过大也不宜过小。若CH3F的流量过大，易产生较大速率的刻蚀，在刻蚀过程中，易导致所述伪鳍部1011侧壁上的所述保护层104被误刻蚀，从而在去除所述伪鳍部1011的过程中，易导致器件鳍部1012与伪鳍部1011之间的图形层105被误刻蚀，进而导致器件鳍部1012侧壁上的保护层104被误刻蚀，最终导致所述器件鳍部1012受到损伤，不利于保证器件鳍部1012的质量。若CH3F的流量太小，则导致伪鳍部1011的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CH3F的流量为50sccm至500sccm。
辅助气体O2用来增大刻蚀过程中伪鳍部1011和保护层104的刻蚀选择比，但O2还对图形层105具有刻蚀作用，因此O2的流量不宜太大，若所述O2的流量太大，易过多地刻蚀所述图形层105，从而容易露出所述器件鳍部1012，进而在刻蚀去除伪鳍部1011的过程中误刻蚀所述器件鳍部1012。本实施例中，O2的流量为0至100sccm。
其中，通过合理设置上述干法刻蚀工艺的工艺参数，在保证对伪鳍部1011的去除效果的同时，使得所述伪鳍部1011和保护层104的刻蚀选择比能够满足工艺需求。
还需要说明的是，在去除所述伪鳍部1011的过程中，器件鳍部1012上的硬掩膜层103还起到保护器件鳍部1012的作用。
参考图11，所述半导体结构的形成方法还包括：在去除所述伪鳍部1011后，去除所述隔离区II中的所述保护层104。
去除所述伪鳍部1011后，所述图形层105露出的所述保护层104凸出于所述衬底100，因此，去除所述图形层105露出的所述保护层104，为后续刻蚀露出的衬底100形成凹槽做准备，降低后续形成凹槽的工艺难度、提高凹槽的形成质量。
本实施例中，采用干法刻蚀工艺去除所述图形层105露出的所述保护层104。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，且还有利于提高对所述保护层104的去除效率。
本实施例中，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CF4和CHF3中的一种或两种，载气为Ar；辅助气体包括O2；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率为100W至1000W；偏置电压为0至200V。
需要说明的是，刻蚀气体的流量不宜过大也不宜过小。若刻蚀气体的流量过大，易产生较大速率的刻蚀，易误刻蚀所述隔离区II中的图形层105以及所述器件区I中靠近所述隔离区II的器件鳍部1012与所述隔离区II之间的图形层105，从而容易误刻蚀器件鳍部1012上的保护层104，进而导致所述器件鳍部1012受到损伤，不利于提高半导体结构的性能。若刻蚀气体的流量太小，易导致对所述隔离区II中的所述保护层104的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm。
结合参考图12和图13，去除所述伪鳍部1011(如图9所示)后，去除相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105，在剩余的所述图形层105中形成开口107(如图13所示)。
其中，去除相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105指的是：去除所述隔离区II中的图形层105、以及所述器件区I中靠近所述隔离区II的器件鳍部1012与所述隔离区II之间的图形层105。
本实施例中，所述器件鳍部1012顶部和侧壁上形成有保护层104，形成所述保护层104之后，在不同步骤中刻蚀伪鳍部1011和所述图形层105，形成开口107，因此在刻蚀伪鳍部1011以及形成所述开口107的过程中，所述保护层104保护器件鳍部1012不易受到损伤，且使得器件鳍部1012与衬底100的拐角处不易有残留。
后续步骤还包括：以剩余的所述图形层105为掩膜，刻蚀所述衬底100，形成凹槽。通过去除相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105，使剩余图形层105露出更多衬底100，从而使得凹槽在垂直于所述器件鳍部1012的延伸方向上的宽度较宽，进而能够将各个器件区I更好的隔离。
本实施例中，去除相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105的步骤包括：采用干法刻蚀工艺，对所述相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105进行刻蚀处理；在所述刻蚀处理后，对所述相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105进行descum(除渣)处理。
所述干法刻蚀工艺的过程中，对所述初始开口106(如图11所示)侧壁上的所述图形层105进行刻蚀。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，且还有利于提高所述保护层104的去除效率。
本实施例中，所述干法刻蚀工艺的工艺参数包括：刻蚀气体为N2和H2的混合气体，或者为SO2。
descum处理是一种等离子处理，也称为轻度灰化(light ashing)，descum处理的主要对象是碳氢化合物，用于去除有机图形层的毛边或细屑(scum)，且保证图形能够不失真。
采用干法刻蚀工艺进行所述刻蚀处理后，易在器件鳍部1012和衬底100的拐角处存在残留图形层108，因此，通过所述descum处理，能够去除所述残留图形层108，并使得所述开口107的形貌质量满足工艺需求。
通过去除残留图形层108，使得后续所形成的凹槽在垂直于器件鳍部1012延伸方向上的宽度更宽，更有利于实现相邻器件区I的电隔离。
其中，所述图形层105的材料为有机材料，因此，采用O2进一步去除残留图形层108。O2对残留图形层108和保护层104具有较高的刻蚀选择比，在去除残留图形层108的过程中，对保护层104的损伤较小。
参考图14，去除相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105(如图11所示)后，还包括：以所述保护层104以及图形层105为掩膜刻蚀所述衬底100，在所述衬底100中形成凹槽109。
后续步骤还包括在所述凹槽109中形成隔离层，用于隔离相邻器件区I。
形成所述凹槽109的过程中，所述器件鳍部1012在所述保护层104的保护下不易被误刻蚀，且由于相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的图形层105已经被去除，因此所述凹槽109在垂直于器件鳍部1012的延伸方向上宽度较宽。综上，本发明实施例在保证器件鳍部1012形成质量较好的情况下，使得不同器件区I能够更好的隔离，优化了半导体结构的性能。
在刻蚀所述衬底100的过程中，所述图形层105起到保护器件鳍部1012上保护层104的作用，降低所述器件鳍部1012上保护层104受到刻蚀损耗的概率，从而降低器件鳍部1012受到刻蚀损耗的概率。
本实施例中，以所述图形层105和保护层104为掩膜，采用干法刻蚀工艺刻蚀所述衬底100，形成凹槽109。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，且还有利于提高所述凹槽109的形成效率。
需要说明的是，形成所述开口107后，相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的衬底100上容易残留保护层104，因此，在形成所述凹槽109的过程中，还会去除所述残留的保护层104。
其中，残留的保护层104通常较少，因此，在去除所述残留的保护层104的过程中，对所述器件鳍部1012上的保护层104的损耗较小，器件鳍部1012受到刻蚀损耗的概率依旧较低。
相应的，本发明实施例还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底100，所述衬底100包括相邻的隔离区II和器件区I；器件鳍部1012，位于于所述器件区I的所述衬底100上；保护层104，保形覆盖在所述器件鳍部1012上；凹槽109，位于相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的所述衬底100中；图形层105，位于所述凹槽109露出的所述衬底100上，且所述图形层105顶部高于所述保护层104顶部。
所述隔离区II的衬底100上通常形成有伪鳍部，所述伪鳍部在形成所述半导体结构的工艺过程中被去除，所述保护层104保形覆盖在所述器件鳍部1012上，因此，在去除所述伪鳍部的过程中，保护层104能够保护器件鳍部1012，使器件鳍部1012不易被误刻蚀；而且，在形成所述凹槽109的过程中，所述保护层104同样能够保护所述器件鳍部1012不易受到损伤；此外，所述凹槽109位于相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的所述衬底100中，后续在所述凹槽109中填充隔离层后，所述隔离层能够更好的将相邻器件区I进行电隔离。综上，本发明实施例在保证器件鳍部形成质量较好的情况下，使得去除伪鳍部的效果较好，并使得相邻器件区I能够更好的隔离，从而优化了半导体结构的性能。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述器件鳍部1012位于所述衬底100上，所述器件鳍部1012的材料与所述衬底100的材料均为硅。
在另一些实施例中，所述器件鳍部和衬底的材料还可以不相同，所述器件鳍部还可以通过键合工艺形成在所述衬底上，或者通过外延生长的工艺形成在所述衬底上。
所述器件鳍部1012顶部还形成有硬掩膜层103，所述保护层104覆盖在所述硬掩膜层103上。器件鳍部1012上的所述硬掩膜层103和保护层104，在去除所述伪鳍部的过程中保护器件鳍部1012。
具体的，所述硬掩膜层103的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种材料。本实施例中，所述硬掩膜层103的材料为氮化硅。
需要说明的是，硬掩膜层103的材料与器件鳍部1012的材料的热膨胀系数相差较大，若所述硬掩膜层103直接形成在所述器件鳍部1012上，所述硬掩膜层103容易出现裂纹甚至脱落，以至于不能起到掩膜的作用，因此，在所述硬掩膜层103与器件鳍部1012之间形成有缓冲层102，所述缓冲层102起到缓冲的作用。
本实施例中，缓冲层102的材料为氧化硅。
所述保护层104的材料和器件鳍部1012的材料不同，在形成所述半导体结构的过程中，保护层104和器件鳍部1012之间的刻蚀选择比能够满足工艺需求。
本实施例中，所述保护层104的材料为介电材料。
具体的，所述保护层104的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述保护层104的材料包括氧化硅。
需要说明的是，所述保护层104不宜过厚也不宜过薄。若所述保护层104过厚，需要花费过多的工艺时间来形成保护层104，且后续过程中需要花费过多的工艺时间来去除所述器件鳍部1012上的所述保护层104。若所述保护层104过薄，在去除伪鳍部以及形成凹槽109的过程中，器件鳍部1012上的保护层104易被过早的去除，导致保护层104不能起到保护器件鳍部1012的作用。本实施例中，所述保护层104的厚度为0.5纳米至2纳米。
本实施例中，所述保护层104还位于所述器件区I的所述衬底100上。
所述保护层104通常通过沉积工艺形成，通过使保护层104还位于所述器件区I的所述衬底100上，相应省去了去除位于衬底100上的保护层104的步骤，从而简化了工艺复杂度；而且，所述衬底100上的保护层104还能够在去除伪鳍部和形成凹槽109的过程中，对器件区I衬底100起到保护作用，有利于进一步提高半导体结构的性能。
本实施例中，所述凹槽109是以保护层104和图形层105为掩膜刻蚀所述衬底100形成的。且以保护层104和图形层105为掩膜刻蚀衬底100之前，相邻器件区I中靠近所述隔离区II一侧的器件鳍部1012之间的衬底100上未残留有其他膜层。因此，所述凹槽109的侧壁与所述衬底100的法线夹角较小，相应使得所述凹槽109的宽度较宽，后续在所述凹槽109中填充隔离层后，所述隔离层能够更好的将相邻器件区I进行电隔离。
本实施例中，所述图形层105覆盖所述器件鳍部1012中远离凹槽109的侧壁，且所述图形层105具有开口107，所述开口107与凹槽109贯通。
所述图形层105为易于去除的材料，使得在后续去除图形层105时减少对保护层104的损伤。因此，所述图形层105的材料为有机材料，包括：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、旋涂碳层(spinon carbon，SOC)、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料和APF(AdvancedPatterning Film，先进图膜)材料中的一种或多种。
本实施例中，所述图形层105的材料为旋涂碳(spinon carbon，SOC)材料。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部，所述衬底包括相邻的隔离区和器件区，所述隔离区中的所述鳍部为伪鳍部，所述器件区中的所述鳍部为器件鳍部；
在所述器件鳍部的顶部和侧壁上保形覆盖保护层；
在所述基底上形成具有初始开口的图形层，所述图形层覆盖所述保护层顶部，且所述初始开口至少露出所述伪鳍部顶部；
以所述图形层为掩膜，去除所述初始开口露出的所述伪鳍部；
去除所述伪鳍部后，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层，在剩余的所述图形层中形成开口；
形成所述开口后，以所述保护层以及剩余的所述图形层为掩膜刻蚀所述衬底，在所述衬底中形成凹槽；采用干法刻蚀工艺刻蚀所述衬底，形成凹槽。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为0.5纳米至2纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层还保形覆盖所述伪鳍部以及所述鳍部露出的所述基底上；
形成所述图形层的步骤中，所述初始开口露出所述伪鳍部顶部的所述保护层；
去除所述初始开口露出的所述伪鳍部之前，还包括：以所述图形层为掩膜对所述伪鳍部顶部的所述保护层进行刻蚀，露出所述伪鳍部顶部；
去除所述初始开口露出的所述伪鳍部的步骤包括：在露出所述伪鳍部顶部后，以所述图形层和剩余的所述保护层为掩膜刻蚀所述伪鳍部。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺对所述伪鳍部顶部的所述保护层进行刻蚀。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述伪鳍部顶部的所述保护层进行刻蚀的步骤中，所述保护层和伪鳍部的刻蚀选择比大于2。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述伪鳍部。
9.如权利要求1或5所述的半导体结构的形成方法，其特征在于，刻蚀所述伪鳍部的步骤中，所述伪鳍部和保护层的刻蚀选择比大于1。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述干法刻蚀的工艺参数包括：刻蚀气体包括CH3F；辅助气体包括O2；载气包括Ar；CH3F的流量为50sccm至500sccm；O2的流量为0至100sccm；压强为20mToor至200mToor；功率为100W至1000W。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，在去除所述伪鳍部后，形成所述开口前，还包括：去除所述隔离区中的所述保护层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述隔离区中的所述保护层。
13.如权利要求6或12所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括CF4和CHF3中的一种或两种，载气为Ar；辅助气体包括O2；CF4的流量为10sccm至200sccm；CHF3的流量为5sccm至200sccm；O2的流量为0至100sccm；腔室压强为2mToor至100mToor；功率为100W至1000W；偏置电压为0至200V。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，去除相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层的步骤包括：采用干法刻蚀工艺，对所述相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层进行刻蚀处理；
在所述刻蚀处理后，对所述相邻器件区中靠近所述隔离区一侧的器件鳍部之间的图形层进行descum处理。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述图形层的步骤包括：形成覆盖所述保护层的有机材料层；形成覆盖所述有机材料层的底部抗反射涂层；在所述底部抗反射涂层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述底部抗反射涂层和有机材料层直至露出所述伪鳍部顶部，剩余的所述有机材料层作为所述图形层。
16.一种半导体结构，其特征在于，采用如权利要求1至15任一项所述的半导体结构的形成方法形成，包括：
衬底，所述衬底包括相邻的隔离区和器件区；
器件鳍部，位于所述器件区的所述衬底上；
保护层，保形覆盖在所述器件鳍部上；
凹槽，位于相邻器件区中靠近所述隔离区一侧的器件鳍部之间的所述衬底中，所述凹槽的底部低于所述器件鳍部的底部；
图形层，位于所述凹槽露出的所述衬底上，且所述图形层顶部高于所述保护层顶部。
17.如权利要求16所述的半导体结构，其特征在于，所述保护层的厚度为0.5纳米至2纳米。
18.如权利要求16所述的半导体结构，其特征在于，所述保护层还位于所述器件区的所述衬底上。
19.如权利要求16所述的半导体结构，其特征在于，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
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