CN111370488A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。本发明实施例中所述第一伪鳍部的设置提高了各鳍部周边区域的图形密度均一性，从而有利于提高器件区隔离层的厚度均一性，而且降低了所述鳍部发生弯曲或倾斜的概率，提升了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
当摩尔定律继续向前延伸的脚步不可逆转的时候，自对准双重图形化技术(Self-Aligned Double Patterning，SADP)和自对准四重图形化技术(Self-Aligned QuadruplePatterning，SQDP)被运用于FinFET的形成工艺中，后鳍切方法(Fin cut last)也是FinFET形成工艺中不可或缺的工艺步骤。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
可选的，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻所述鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。
可选的，形成所述第一伪鳍部的步骤包括：形成覆盖所述器件区鳍部的牺牲层，所述牺牲层露出隔离区的衬底；在所述牺牲层的侧壁上形成第一伪鳍部；形成所述第一伪鳍部之后，所述形成方法还包括：去除所述牺牲层。
可选的，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁；去除所述鳍部顶部以及位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为牺牲层。
可选的，形成所述牺牲层的步骤中，沿垂直于所述鳍部侧壁的方向上，所述牺牲材料层的厚度大于0.5倍的相邻鳍部距离且小于3倍的相邻鳍部距离。
可选的，在所述牺牲层的侧壁上形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层顶部和侧壁的伪鳍材料层；去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部。
可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述伪鳍材料层。
可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述牺牲层。
可选的，所述牺牲层的材料为无定型碳或无定型锗。
可选的，所述牺牲层的材料为无定型碳，去除所述牺牲层的工艺为氧化工艺；或者，所述牺牲层的材料为无定型锗，去除所述牺牲层的工艺为湿法刻蚀工艺。
可选的，采用HCl蒸汽进行所述湿法刻蚀工艺。
可选的，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。
可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部顶部与所述鳍部顶部相齐平。
可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为绝缘材料。
可选的，图形化所述基底的步骤中，所述鳍部顶部形成有鳍部掩膜层；形成所述第一伪鳍部的步骤中，所述第一伪鳍部与鳍部掩膜层的材料相同；形成所述隔离层后，所述形成方法还包括：去除所述鳍部掩膜层和部分厚度的所述第一伪鳍部。
可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括用于形成器件的器件区以及位于器件区两侧的隔离区；鳍部，凸出于所述器件区衬底；第一伪鳍部，位于所述器件区两侧且凸出于所述隔离区衬底；隔离层，位于所述鳍部和第一伪鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁。
可选的，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。
可选的，所述第一伪鳍部为绝缘材料。
可选的，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。
可选的，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部，所述第一伪鳍部的设置，提高了各鳍部周边区域的图形密度均一性，从而有利于提高所述器件区隔离层的厚度均一性，而且在形成所述隔离层的过程中，有利于避免因各鳍部周边区域图形密度不一致所引起的鳍部所受应力均一性较差的问题，进而降低所述器件区鳍部发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。
可选方案中，形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层的顶部和侧壁上的伪鳍材料层，因此后续可以采用无掩膜刻蚀工艺去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部，有利于简化工艺流程，而且，形成所述第一伪鳍部的步骤不需用到光罩(Mask)，从而降低了工艺成本。
可选方案中，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁，后续可以采用无掩膜刻蚀工艺去除所述鳍部顶部和位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为所述牺牲层，工艺流程简单、工艺兼容性高，而且，形成所述牺牲层的步骤不需用到光罩，进一步降低了工艺成本。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1包括用于形成器件的器件区I以及位于器件区I两侧的隔离区II。
参考图2，图形化所述基底1，形成衬底2、以及凸出于所述衬底2的鳍部3，位于隔离区II的鳍部3作为伪鳍部4。
参考图3，图形化所述基底1后，刻蚀所述伪鳍部4。
结合参考图4和图5，在所述鳍部3和剩余伪鳍部4露出的衬底2上形成隔离层5，所述隔离层5覆盖所述鳍部3的部分侧壁。
所述形成方法中，刻蚀所述伪鳍部4之后，所述器件区I的各鳍部3周边的图形密度均一性较差，尤其是位于所述器件区I边缘的鳍部，因此容易导致形成所述隔离层5的过程中，所述隔离层5的厚度均一性较差，具体地，结合参考图4，图4示意出了位于隔离区II隔离层5厚度大于位于器件区I隔离层5厚度的情况。
或者，结合参考图5，由于所述器件区I的各鳍部3周边的图形密度均一性较差，在形成所述隔离层5的过程中，所述器件区I的各鳍部3受到的应力大小不一致，从而容易导致所述器件区I鳍部3发生弯曲或倾斜的问题，从而容易提高所述半导体结构发生差异(variability)问题的概率，导致形成的半导体结构电学性能不佳。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
本发明实施例在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部，所述第一伪鳍部的设置，提高了各鳍部周边区域的图形密度均一性，从而有利于提高所述器件区隔离层的厚度均一性，而且在形成所述隔离层的过程中，有利于避免因各鳍部周边区域图形密度不一致所引起的鳍部所受应力均一性较差的问题，进而降低了所述器件区鳍部发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底10，所述基底10包括用于形成器件的器件区I以及位于器件区两侧的隔离区II。
所述基底10用于后续形成衬底以及凸出于所述衬底的鳍部，所述基底10还用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底10为一体型结构，从而有利于简化工艺流程。在其他实施例中，所述基底还可以包括第一半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，从而达到精确控制后续鳍部形成高度的目的。
本实施例中，所述基底10的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述基底10顶部还形成有鳍部掩膜材料层11。所述鳍部掩膜材料层11用于经后续工艺后形成图形化所述基底10的鳍部掩膜层。本实施例中，所述鳍部掩膜材料层11的材料为氮化硅。
氮化硅材料在受热时应力较大，因此，本实施例中，所述鳍部掩膜材料层11和所述基底10之间还形成有应力缓冲材料层12，所述应力缓冲材料层12用于起到应力缓冲的作用，有利于提高鳍部掩膜材料层11和所述基底10之间的粘附性，相应提高了后续鳍部掩膜层和鳍部之间的粘附性。本实施例中，所述应力缓冲材料层12的材料为氧化硅。
参考图7至图8，图形化所述基底10(如图6所示)，形成衬底100、以及凸出于所述衬底100的鳍部110。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部110用于后续提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部110与所述衬底100通过对同一半导体材料层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，通过自对准双重图形化技术(Self-Aligned Double Patterning，SADP)或自对准四重图形化技术(Self-Aligned Quadruple Patterning，SQDP)图形化所述基底10，从而有利于提高所述鳍部110的图形密度和精度，实现更小周期图形成像。
本实施例中，所述基底10顶部还形成有应力缓冲材料层12(如图6所示)和鳍部掩膜材料层11(如图6所示)，因此，图形化所述基底10之前，还包括：图形化所述鳍部掩膜材料层11以及应力缓冲材料层12，以形成鳍部掩膜层122以及应力缓冲层121。
所述鳍部掩膜层122用于作为形成所述鳍部110和衬底100的刻蚀掩膜，所述鳍部掩膜层122还可以在后续工艺制程中保护所述鳍部110顶部。所述应力缓冲层121位于所述鳍部掩膜层122和所述鳍部110之间，从而起到应力缓冲的作用，提高了所述鳍部膜层122和所述鳍部110之间的粘附性。
相应地，图形化所述基底10的步骤中，以所述鳍部掩膜层122为掩膜，图形化所述基底10，形成衬底100以及凸出于所述衬底100的鳍部110。
需要说明的是，参考图7，本实施例中，图形化所述基底10的步骤中，也图形化了所述隔离区II的基底10，因此，所述鳍部110还形成于所述隔离区II的衬底100上。
本实施例中，位于隔离区II的鳍部110作为第二伪鳍部111。通过在同一步骤中图形化所述器件区I和隔离区II的基底10，有利于提高所述鳍部110的尺寸一致性和形貌均一性。在其他实施例中，图形化所述基底的步骤中，还可以通过使鳍部掩膜层露出整个隔离区基底的方式，防止在所述隔离区上形成鳍部，即隔离区的衬底上不形成有第二伪鳍部。
因此，如图8所示，本实施例中，图形化所述基底10后，还包括：刻蚀所述第二伪鳍部111。
通过刻蚀所述第二伪鳍部111，从而避免所述第二伪鳍部111对后续工艺制程产生影响，避免第二伪鳍部111用于形成器件，而且避免后续所述第二伪鳍部111中产生漏电流、寄生电容等问题。
需要说明的是，刻蚀所述第二伪鳍部111为半导体领域中常用的后鳍切(fin cutlast)工艺，有利于降低工艺操作难度，提高工艺兼容性。
还需要说明的是，刻蚀所述第二伪鳍部111的步骤中，仅去除了部分厚度的第二伪鳍部111，因此，所述隔离区II的衬底100上还有剩余第二伪鳍部111。
参考图9至图12，在所述器件区I两侧形成凸出于所述隔离区II衬底100的第一伪鳍部112(如图11所示)。
所述第一伪鳍部112的设置能够提高各鳍部110周边区域的图形密度均一性，从而有利于提高后续器件区I隔离层的厚度均一性，而且在后续形成隔离层的过程中，有利于避免因各鳍部110周边区域图形密度不一致所引起鳍部110所受应力均一性较差的问题，进而降低所述器件区I鳍部110发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。
本实施例中，所述第一伪鳍部112的材料为绝缘材料。通过使所述第一伪鳍部112的材料为绝缘材料，从而有利于降低所述第一伪鳍部112对半导体结构电学性能、以及后续工艺制程的影响，后续形成隔离层后可以不去除所述第一伪鳍部112，从而有利于提高工艺兼容性，简化工艺流程。
具体地，所述第一伪鳍部112的材料可以为氮化硅、氮氧化硅或碳化硅。
本实施例中，所述第一伪鳍部112与鳍部掩膜层122的材料相同，所述鳍部掩膜层122的材料为氮化硅，所述第一伪鳍部112的材料相应也为氮化硅。通过使所述第一伪鳍部112的材料与鳍部掩膜层122的材料相同，后续在去除所述鳍部掩膜层122的步骤中，也会去除部分厚度的所述第一伪鳍部112，有利于进一步简化工艺流程，而且还有利于进一步减小所述第一伪鳍部112对所述半导体结构电学性能和后续工艺制程的影响。
需要说明的是，沿垂直于所述第一伪鳍部112侧壁的方向上，所述第一伪鳍部112和相邻所述鳍部110之间的距离不宜过小，也不宜过大，否则均容易降低所述第一伪鳍部112用于提高所述鳍部110周边区域图形密度均一性的效果。因此，本实施例中，沿垂直于所述第一伪鳍部112侧壁的方向上，所述第一伪鳍部112和相邻所述鳍部110之间的距离为第一距离，所述器件区I上相邻鳍部110之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。具体地，所述第一距离可以等于第二距离，从而使所述第一伪鳍部112用于提高所述鳍部110周边区域图形密度均一性的效果更为显著，相应有利于进一步提高后续所述器件区I隔离层的厚度均一性。
还需要说明的是，沿垂直于所述第一伪鳍部112侧壁的方向，所述第一伪鳍部112的宽度不宜过小，也不宜过大。由于所述第一伪鳍部112周边区域的图形密度均一性较低，在后续形成所述隔离层的步骤中，所述第一伪鳍部112受到的应力大小均一性较差，如果所述第一伪鳍部112的宽度过小，所述第一伪鳍部112的机械强度相应过小，所述第一伪鳍部112在形成隔离层的步骤中发生倾斜、弯曲等问题的概率较高，从而容易对半导体结构的性能产生不良影响；如果所述第一伪鳍部112的宽度过大，第一伪鳍部112所占的面积过大，从而容易增加所述半导体结构所占的芯片面积。为此，本实施例中，所述第一伪鳍部112的宽度为所述鳍部110宽度的1倍至3倍。具体地，所述第一伪鳍部112的宽度可以与所述鳍部110的宽度相同，从而提高所述鳍部110周边区域图形密度一致性。
具体地，以下结合附图对形成所述第一伪鳍部112的步骤进行详细说明：
结合参考图9至图10，形成覆盖所述器件区I鳍部110的牺牲层124，所述牺牲层124露出隔离区I的衬底100。
所述牺牲层124用于为形成第一伪鳍部提供工艺平台。具体地，所述第一伪鳍部形成在所述牺牲层124的侧壁上。而且，所述牺牲层124露出隔离区I的衬底100，从而为后续第一伪鳍部形成于所述隔离区I上提供工艺基础。
为减小所述牺牲层124对后续工艺制程的影响，本实施例中，所述牺牲层124为易于去除的材料。
具体地，所述牺牲层124的材料可以为无定型碳或无定型锗。本实施例中，所述牺牲层124的材料为无定形碳。
无定型碳为容易获得的材料，有利于降低形成所述牺牲层124的工艺成本，而且，无定型碳后续可以通过氧化工艺去除，有利于降低后续去除所述牺牲层124的工艺操作难度，简化了工艺流程、提高了工艺制造效率，而且还有利于降低所述牺牲层124对后续工艺制程、以及半导体结构的影响。
本实施例中，形成所述牺牲层124的步骤包括：在所述鳍部110露出的衬底100上形成牺牲材料层123(如图9所示)，所述牺牲材料层123保形覆盖所述鳍部110顶部和侧壁；去除所述鳍部110顶部以及位于隔离区I衬底上的牺牲材料层123，保留剩余牺牲材料层123作为牺牲层(如图10所示)。
通过使所述牺牲材料层123保形覆盖所述鳍部110顶部和侧壁，后续可以采用无掩膜刻蚀工艺去除所述鳍部110顶部和位于隔离区II衬底100上的牺牲材料层123，保留剩余牺牲材料层123作为所述牺牲层124，工艺流程简单、工艺兼容性高，而且，形成所述牺牲层124的步骤不需用到光罩，降低了工艺成本。
在其他实施例中，根据实际工艺需求，所述牺牲材料层还可以不保形覆盖所述鳍部顶部和侧壁，形成所述牺牲层的步骤相应包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层覆盖所述鳍部顶部；形成覆盖器件区牺牲材料层顶部的掩膜层；以所述掩膜层为掩膜，去除所述隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为所述牺牲层。通过采用掩膜刻蚀的方式，有利于精确控制所述牺牲层的形成区域，进一步精确控制后续在所述牺牲层侧壁上形成的第二伪鳍部与相邻所述鳍部之间的距离。
本实施例中，采用原子层沉积(Atom Layer Deposition，ALD)工艺形成所述牺牲材料层123。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的牺牲材料层123。通过选用原子层沉积工艺，有利于提高牺牲材料层123的厚度均一性，使牺牲层123的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述牺牲材料层123的保形覆盖能力，从而提高所述牺牲材料层123在鳍部110顶部和侧壁的覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺形成所述牺牲材料层。
本实施例中，所述隔离区II的衬底100上还形成有剩余第二伪鳍部111，因此形成所述牺牲材料层123的步骤中，所述牺牲材料层123还覆盖剩余第二伪鳍部111的顶部和侧壁。
需要说明的是，形成所述牺牲材料层123的步骤中，沿垂直于所述鳍部110侧壁的方向上，所述牺牲材料层123的厚度不宜过小，也不宜过大。由于所述牺牲材料层123保形覆盖所述鳍部110顶部和侧壁，如果所述牺牲材料层123的厚度过小，容易导致相邻所述鳍部110之间的间隙难以被牺牲材料层123填满，进而容易导致后续第一伪鳍部的材料填充到所述间隙中，从而对后续去除所述牺牲层124、以及形成隔离层等工艺制程产生不良影响，而且所述牺牲材料层123的厚度过小容易导致后续第一伪鳍部与相邻鳍部110之间的距离过小，从而降低了第一伪鳍部用于提高各鳍部110周边区域图形密度均一性的效果；如果所述牺牲材料层123的厚度过大，容易导致所述第一伪鳍部与相邻鳍部110之间的距离过大，而且，还容易增大后续去除所述鳍部110顶部以及所述隔离区II衬底100上牺牲材料层123的难度。为此，本实施例中，所述牺牲材料层123的厚度大于0.5倍的相邻鳍部110距离且小于3倍的相邻鳍部110距离。
本实施例中，采用干法刻蚀工艺去除所述鳍部110顶部以及隔离区II衬底100上的牺牲材料层123。采用干法刻蚀可以控制横向刻蚀和纵向刻蚀的比例，从而提高刻蚀工艺的各向异性，刻蚀剖面控制性较好，在去除所述鳍部110顶部以及隔离区II衬底100上牺牲材料层123的过程中，有利于降低对所述鳍部110侧壁上牺牲材料层123的影响，从而提高了所述牺牲层124侧壁的平滑度与垂直度，进而有利于提高后续在牺牲层124侧壁上形成的第一伪鳍部112的质量。
本实施例中，所述牺牲材料层123保形覆盖所述鳍部110顶部和侧壁、以及所述隔离区I衬底100，因此，位于所述鳍部110顶部以及隔离区I衬底100上的牺牲材料层123厚度相同，从而保证去除所述鳍部110顶部牺牲材料层123的同时，能够将隔离区I衬底100上的牺牲材料层123完全去除。
本实施例中，所述鳍部110顶部形成有鳍部掩膜层122，相应地，形成所述牺牲层124后，所述牺牲层124顶部与所述鳍部掩膜层122顶部齐平。
本实施例中，所述牺牲材料层123还保形覆盖剩余第二伪鳍部111的顶部和侧壁，所述牺牲材料层123的厚度较小，因此去除所述鳍部110顶部以及隔离区II衬底100上牺牲材料层123的步骤中，可以将所述第二伪鳍部111顶部和侧壁上的牺牲材料层123一并去除。
参考图11，在所述牺牲层124的侧壁上形成第一伪鳍部112。
通过在所述牺牲层124的侧壁上形成第一伪鳍部112，有利于降低工艺难度、提高工艺制造效率。
本实施例中，在所述牺牲层124的侧壁上形成第一伪鳍部112的步骤包括：形成保形覆盖所述牺牲层124顶部和侧壁的伪鳍材料层(图未示)；去除所述牺牲层124顶部的伪鳍材料层，保留所述牺牲层124侧壁上的伪鳍材料层作为第一伪鳍部112。
本实施例中，所述伪鳍材料层保形覆盖所述牺牲层124的顶部和侧壁，因此后续可以采用无掩膜刻蚀工艺去除所述牺牲层124顶部的伪鳍材料层，有利于简化工艺流程，而且，形成所述第一伪鳍部112的步骤不需用到光罩，进一步降低了工艺成本。
在其他实施例中，根据实际工艺需求，所述伪鳍材料层还可以不保形覆盖所述牺牲层顶部和侧壁，形成所述第一伪鳍部的步骤相应包括：在所述牺牲层露出的衬底上形成伪鳍材料层，所述伪鳍材料层覆盖所述牺牲层；去除部分厚度的所述伪鳍材料层，使剩余所述伪鳍材料层露出所述牺牲层顶部；去除部分厚度的所述伪鳍材料层之后，在剩余伪鳍材料层靠近所述牺牲层一侧的顶部形成伪鳍掩膜层；以所述伪鳍掩膜层为掩膜，去除所述隔离区衬底上的部分伪鳍材料层，保留牺牲层侧壁上的部分伪鳍材料层作为所述第一伪鳍部。通过采用掩膜刻蚀的方式，有利于精确控制所述第一伪鳍部的宽度。
本实施例中，采用原子层沉积工艺形成所述伪鳍材料层。原子层沉积工艺形成的薄膜质量高，厚度均一性好，相应有利于提高所述第一伪鳍部112的形成质量，而且，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述伪鳍材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺等沉积工艺形成所述伪鳍材料层。
本实施例中，采用干法刻蚀工艺去除所述牺牲层124顶部的伪鳍材料层。采用干法刻蚀有利于提高刻蚀处理的各向异性和刻蚀剖面控制性，从而有利于提高所述第一伪鳍部112的形貌质量。
需要说明的是，本实施例中，为提高第一伪鳍部112和所述鳍部110的高度一致性，所述第一伪鳍部112顶部与所述鳍部110顶部相齐平，从而进一步提高后续形成隔离层的过程中，器件区I隔离层材料的沉积均一性和刻蚀均一性，使提高器件区I隔离层厚度一致性的效果更加显著。
因此，本实施例中，在去除所述牺牲层124顶部的伪鳍材料层的过程中，对所述伪鳍材料层进行过刻蚀处理，从而去除所述牺牲层124侧壁上部分厚度的伪鳍材料层，而且，通过对所述伪鳍材料层进行过刻蚀处理，从而保证所述牺牲层124顶部上的伪鳍材料层全部去除，以降低对后续去除所述牺牲层124工艺的影响。
本实施例中，所述隔离区II的衬底100上还形成有剩余第二伪鳍部111，因此，形成所述第一伪鳍部112的步骤中，所述第一伪鳍部112形成于所述第二伪鳍部111上。在其他实施例中，根据所述第一伪鳍部和相邻鳍部的距离、以及第一伪鳍部的宽度，所述第一伪鳍部还可以位于剩余第二伪鳍部的一侧。
结合参考图12，形成所述第一伪鳍部112之后，还包括：去除所述牺牲层124。
通过去除所述牺牲层124，从而露出鳍部110之间的衬底100，为后续形成隔离层提供了空间位置。
本实施例中，所述牺牲层124的材料为无定型碳，因此，采用氧化工艺去除所述牺牲层124。氧化工艺中的氧化气体可以和无定形碳材料反应生成二氧化碳气体从而排出反应腔外，去除工艺简单，工艺兼容性高且副作用小，有利于降低工艺成本和提高生产产能。
在其他实施例中，所述牺牲层的材料为无定型锗时，采用湿法刻蚀工艺去除所述牺牲层。具体地，采用HCl蒸汽进行所述湿法刻蚀工艺。
参考图13，在所述鳍部110和第一伪鳍部112露出的衬底100上形成隔离层113，所述隔离层113覆盖所述鳍部110的部分侧壁。
所述第一伪鳍部112的设置提高了各鳍部110周边区域的图形密度均一性，因此形成所述隔离层113的过程中，器件区I隔离层113材料的沉积速率和刻蚀速率均一性较好，从而提高了所述器件区I隔离层113的厚度均一性，而且，还提高了各鳍部110所受应力大小的均一性，从而有利于降低器件区鳍部110在形成隔离层113的过程中发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。
所述隔离层113用于对相邻器件之间起到隔离作用。
本实施例中，所述隔离层113的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层113的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述隔离层113用于隔离相邻器件的作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体地，形成所述隔离层113的步骤包括：在所述鳍部110和第一伪鳍部112露出的衬底100上形成隔离膜(图未示)；去除部分厚度的所述隔离膜，保留剩余所述隔离膜作为所述隔离层113。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离膜。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离膜内形成空洞等缺陷的概率，相应有利于提高所述隔离层113的成膜质量。
结合参考图14，形成所述隔离层113后，所述形成方法还包括：去除所述鳍部掩膜层122和部分厚度的所述第一伪鳍部112。
通过去除所述鳍部掩膜层122，从而露出所述鳍部110顶部，为后续形成横跨所述鳍部110的栅极结构提供工艺基础。
通过去除部分厚度的所述第一伪鳍部112，从而进一步降低所述第一伪鳍部112对后续工艺制程的影响，进一步提高了工艺兼容性。
本实施例中，所述第一伪鳍部112和所述鳍部掩膜层122的材料相同，从而能够在去除所述鳍部掩膜层122的步骤中，去除部分厚度的所述第一伪鳍部112。
本实施例中，去除所述鳍部掩膜层122的步骤中，还去除了位于所述鳍部掩膜层122和所述鳍部110之间的应力缓冲层121(如图11所示)。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括用于形成器件的器件区I以及位于器件区I两侧的隔离区II；鳍部110，凸出于所述器件区I衬底100；第一伪鳍部112，位于所述器件区I两侧且凸出于所述隔离区II衬底100；隔离层113，位于所述鳍部110和第一伪鳍部112露出的衬底100上，所述隔离层113覆盖所述鳍部110的部分侧壁。
本发明实施例所述第一伪鳍部112的设置，提高了各鳍部110周边区域的图形密度均一性，从而有利于提高所述器件区I隔离层113的厚度均一性，而且在形成所述隔离层113的过程中，有利于避免因各鳍部110周边区域图形密度不一致所引起的鳍部110所受应力均一性较差的问题，进而降低了所述器件区I鳍部110发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。
所述衬底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部110与所述衬底100由对同一半导体材料层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述半导体结构还包括：剩余第二伪鳍部111，凸出于所述隔离区I的衬底100。
具体地，所述剩余第二伪鳍部111可通过半导体领域中常用的后鳍切工艺得到。
在其他实施例中，所述半导体结构也可以不包括所述剩余第二伪鳍部。
本实施例中，所述第一伪鳍部112的材料为绝缘材料。通过使所述第一伪鳍部112的材料为绝缘材料，有利于降低所述第一伪鳍部112对半导体结构电学性能、以及后续工艺制程的影响，从而提高了形成所述半导体结构的工艺兼容性。
具体地，所述第一伪鳍部112的材料可以为氮化硅、氮氧化硅或碳化硅。本实施例中，所述第一伪鳍部112的材料为氮化硅。
需要说明的是，沿垂直于所述第一伪鳍部112侧壁的方向上，所述第一伪鳍部112和相邻所述鳍部110之间的距离不宜过小，也不宜过大，否则均容易降低所述第一伪鳍部112用于提高所述鳍部110周边区域图形密度均一性的效果。因此，本实施例中，沿垂直于所述第一伪鳍部112侧壁的方向上，所述第一伪鳍部112和相邻所述鳍部110之间的距离为第一距离，所述器件区I上相邻鳍部110之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。具体地，所述第一距离等于第二距离，从而使所述第一伪鳍部112用于提高所述鳍部110周边区域图形密度均一性的效果更为显著，相应有利于进一步提高后续所述器件区I隔离层的厚度均一性。
还需要说明的是，沿垂直于所述第一伪鳍部112侧壁的方向，所述第一伪鳍部112的宽度不宜过小，也不宜过大。由于所述第一伪鳍部112周边区域的图形密度均一性较低，在所述隔离层113的形成步骤中，所述第一伪鳍部112受到的应力大小均一性较差，如果所述第一伪鳍部112的宽度过小，所述第一伪鳍部112的机械强度相应过小，所述第一伪鳍部112在隔离层113的形成步骤中发生倾斜、弯曲等问题的概率较高，从而容易对半导体结构的性能产生不良影响；如果所述第一伪鳍部112的宽度过大，所述第一伪鳍部112所占的面积较大，从而容易增加所述半导体结构所占的芯片面积。为此，本实施例中，所述第一伪鳍部112的宽度为所述鳍部110宽度的1倍至3倍。具体地，所述第一伪鳍部112的宽度可以与所述鳍部110的宽度相同，从而提高所述鳍部110周边区域图形密度一致性。
需要说明的，本实施例中，所述第一伪鳍部112位于所述剩余第二伪鳍部111上。在其他实施例中，根据所述第一伪鳍部和相邻鳍部的距离、以及第一伪鳍部的宽度，所述第一伪鳍部还可以位于剩余第二伪鳍部的一侧。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；
图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；
在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；
在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻所述鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤包括：形成覆盖所述器件区鳍部的牺牲层，所述牺牲层露出隔离区的衬底；
在所述牺牲层的侧壁上形成第一伪鳍部；
形成所述第一伪鳍部之后，所述形成方法还包括：去除所述牺牲层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁；
去除所述鳍部顶部以及位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为牺牲层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，沿垂直于所述鳍部侧壁的方向上，所述牺牲材料层的厚度大于0.5倍的相邻鳍部距离且小于3倍的相邻鳍部距离。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述牺牲层的侧壁上形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层顶部和侧壁的伪鳍材料层；
去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述伪鳍材料层。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述牺牲层。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为无定型碳或无定型锗。
10.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为无定型碳，去除所述牺牲层的工艺为氧化工艺；
或者，所述牺牲层的材料为无定型锗，去除所述牺牲层的工艺为湿法刻蚀工艺。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用HCl蒸汽进行所述湿法刻蚀工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，所述第一伪鳍部顶部与所述鳍部顶部相齐平。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为绝缘材料。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底的步骤中，所述鳍部顶部形成有鳍部掩膜层；
形成所述第一伪鳍部的步骤中，所述第一伪鳍部与鳍部掩膜层的材料相同；
形成所述隔离层后，所述形成方法还包括：去除所述鳍部掩膜层和部分厚度的所述第一伪鳍部。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。
17.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括用于形成器件的器件区以及位于器件区两侧的隔离区；
鳍部，凸出于所述器件区衬底；
第一伪鳍部，位于所述器件区两侧且凸出于所述隔离区衬底；
隔离层，位于所述鳍部和第一伪鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁。
18.如权利要求17所述的半导体结构，其特征在于，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。
19.如权利要求17所述的半导体结构，其特征在于，所述第一伪鳍部为绝缘材料。
20.如权利要求17所述的半导体结构，其特征在于，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。
21.如权利要求17所述的半导体结构，其特征在于，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。
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