CN108962990A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：提供衬底，衬底包括相邻的器件区和隔离区，衬底上形成有分立的鳍部，相邻鳍部间距相等；在鳍部侧壁上形成氧化硅层；在氧化硅层上形成覆盖鳍部顶部的掩膜层；刻蚀去除隔离区部分厚度的掩膜层；以剩余掩膜层为掩膜，采用湿法刻蚀工艺刻蚀隔离区的氧化硅层和鳍部，隔离区的剩余鳍部作为伪鳍部；去除剩余掩膜层；去除剩余掩膜层后，在衬底上形成隔离结构，隔离结构的顶部低于器件区鳍部的顶部且覆盖伪鳍部顶部。相比采用干法刻蚀工艺刻蚀隔离区鳍部的方案，本发明在掩膜层的保护作用下对隔离区鳍部进行湿法刻蚀工艺，避免对相邻器件区鳍部造成等离子体损伤，从而增加刻蚀隔离区鳍部的工艺窗口。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造技术领域中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。
但是，现有技术半导体结构的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部的间距相等；在所述鳍部的侧壁上形成氧化硅层；在所述氧化硅层上形成掩膜层，所述掩膜层覆盖所述鳍部的顶部；刻蚀去除所述隔离区部分厚度的所述掩膜层；以剩余掩膜层为掩膜，采用湿法刻蚀工艺，刻蚀所述隔离区的氧化硅层和鳍部，，所述隔离区的剩余鳍部作为伪鳍部；在所述湿法刻蚀工艺后，去除所述剩余掩膜层；去除所述剩余掩膜层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且覆盖所述伪鳍部的顶部。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括相邻的器件区和隔离区；位于所述衬底上分立的鳍部，相邻所述鳍部的间距相等，所述隔离区鳍部的顶部低于所述器件区鳍部的顶部，其中，所述隔离区鳍部作为伪鳍部，且所述伪鳍部通过湿法刻蚀工艺形成；位于所述衬底上的隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且覆盖所述伪鳍部的顶部。
与现有技术相比，本发明的技术方案具有以下优点：
一方面，刻蚀隔离区部分厚度的掩膜层后，采用湿法刻蚀工艺刻蚀所述隔离区的氧化硅层和鳍部，所述隔离区的剩余鳍部作为伪鳍部，相比采用干法刻蚀工艺的方案，本发明可以避免对相邻器件区的鳍部造成等离子体损伤(Plasma Damage)；另一方面，所述氧化硅层在所述湿法刻蚀工艺的过程中，对所述器件区鳍部起到保护作用，降低所述湿法刻蚀工艺所采用的刻蚀溶液透过所述掩膜层而对所述器件区鳍部造成刻蚀损耗的概率。因此，本发明技术方案可以增大刻蚀所述隔离区鳍部的刻蚀工艺窗口(Process Window)，也就是说，在保证对所述隔离区鳍部的刻蚀去除效果的同时，避免对相邻器件区鳍部造成刻蚀损伤或损耗，从而可以提高所形成半导体结构的电学性能。
可选方案中，刻蚀去除所述隔离区部分厚度的所述掩膜层后，被剩余所述掩膜层覆盖的隔离区鳍部高度为至由于湿法刻蚀工艺具有各向同性的特性，相比去除所述隔离区全部厚度的掩膜层的方案，本发明通过合理控制剩余掩膜层的厚度，使所述剩余掩膜层足以对所述衬底起到保护作用，防止所述衬底受到刻蚀损耗，相应还可以降低相邻所述器件区鳍部受到刻蚀损耗的风险；同时，在所述掩膜层的保护作用下，可以在湿法刻蚀所述隔离区氧化硅层和鳍部的过程中，增加对所述隔离区鳍部的刻蚀量，从而有利于提高所述隔离区鳍部的刻蚀去除效果。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的形成方法第一实施例中各步骤对应结构示意图；
图11至图13是本发明半导体结构的形成方法第二实施例中各步骤对应结构示意图；
图14和图15是本发明半导体结构的形成方法第三实施例中各步骤对应结构示意图；
图16和图17是本发明半导体结构的形成方法第四实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术半导体结构的电学性能有待提高。分析其原因在于：
在半导体制造技术领域中，随着特征尺寸的不断减小，为了有效地填补更小节点的光刻技术空白、改进相邻半导体图形之间的最小间距(pitch)、以及改善线宽粗糙度(Liner Width Roughness，LWR)和线边缘粗糙度(Liner Edge Roughness，LER)，自对准工艺越来越被广泛地应用于鳍部形成工艺中，例如自对准双重图形化(Self-aligned DoublePatterned，SADP)工艺。
其中，根据实际版图(Layout)设计，衬底各区域的图形密度并非完全相同，按照衬底表面图形密度区分，衬底包括图形密集区(Dense Area)和图形稀疏区(ISO Area)。相应的，相邻鳍部的间距(Pitch)也并非完全相同。
结合参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括衬底10以及位于所述衬底10上分立的鳍部(未标示)。
以所述半导体结构为6T的SRAM为例，所述鳍部包括用于形成N型器件的第一鳍部11以及用于形成P型器件的第二鳍部12，因此相邻第一鳍部11和第二鳍部12的间距(pitch)与相邻两个第一鳍部11的间距不同，相邻两个第一鳍部11的间距也不同。
当相邻鳍部间距不同时，通常采用自对准双重图形化工艺形成硬掩膜层后，去除部分区域的硬掩膜层，以剩余所述硬掩膜层为掩膜进行刻蚀，形成衬底和鳍部；但在刻蚀形成所述鳍部的过程中容易出现刻蚀负载效应(Etch Loading Effect)，从而导致所形成鳍部的形貌对称性较差，所述鳍部容易因两侧应力不对称而出现弯曲的问题。
为了解决相邻鳍部间距不同所带来的问题，目前提出了一种等间距(EqualPitch)鳍部的方案。具体地，采用自对准双重图形化工艺形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括器件区和隔离区，其中，相邻所述鳍部的间距相等；刻蚀去除所述隔离区的鳍部。
但是，在刻蚀去除所述隔离区的鳍部的过程中，所述刻蚀工艺的等离子体还容易发生横向扩散，从而容易对相邻的器件区鳍部造成等离子体损伤，且即随着刻蚀工艺的进行，与所述隔离区相邻的器件区鳍部受到的等离子体损伤越严重，从而导致所述去除所述隔离区鳍部的工艺受到限制。
为了解决所述技术问题，本发明在刻蚀去除隔离区部分厚度的掩膜层后，采用湿法刻蚀工艺刻蚀所述隔离区的氧化硅层和鳍部，形成伪鳍部，相比采用干法刻蚀工艺的方案，本发明技术方案在保证对所述隔离区鳍部的刻蚀去除效果的同时，能够避免对相邻器件区鳍部造成刻蚀损伤或损耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法第一实施例中各步骤对应结构示意图。
参考图2，提供衬底100，所述衬底100包括相邻的器件区I和隔离区II，所述衬底100上形成有分立的鳍部(未标示)，其中，相邻所述鳍部的间距(Pitch)相等。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台。
本实施例中，所述器件区I和隔离区II的衬底100上均形成有分立的鳍部。具体地，位于所述器件区I衬底100上的鳍部为第一鳍部110，位于所述隔离区II衬底100上的鳍部为第二鳍部120。
本实施例中，采用了等间距(Equal Pitch)鳍部的方案，即相邻所述鳍部的间距相等。由于在形成所述鳍部时，所述器件区I和隔离区II的衬底100上均形成有分立的鳍部，且相邻所述鳍部的间距相等，因此在所述鳍部的形成过程中可以改善或避免刻蚀负载效应，使得所述鳍部具有良好的特征尺寸和形貌，改善所述鳍部的形貌对称性，降低所述鳍部因两侧应力不对称而出现弯曲(bending)现象的概率。
本实施例中，所述第一鳍部110为有效鳍部(Effective Fin)，所述第一鳍部110用于提供所形成鳍式场效应晶体管的沟道。所述第二鳍部120为牺牲鳍部(SacrificialFin)，也就是说，所述第二鳍部120为待刻蚀鳍部，后续将刻蚀所述第二鳍部120，从而使得相邻所述器件区I的间距增加，并在相邻所述器件区I之间的隔离区II衬底100上形成隔离结构。
本实施例中，以所述器件区I和隔离区II间隔排布为例进行说明。但所述器件区I和隔离区II的位置关系不仅限于此。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，为了缩小所述鳍部的特征尺寸、以及相邻所述鳍部的间距，从而提高所形成半导体结构的集成度，采用多重图形化工艺形成所述鳍部。本实施例中，所述多重图形化工艺为自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺。
具体地，形成所述衬底100和鳍部的步骤包括：提供初始基底；在所述初始基底上形成图形化的核心层(core)；形成保形覆盖所述核心层和初始基底的鳍部掩膜材料层；刻蚀去除位于所述核心层顶部以及所述初始基底上的鳍部掩膜材料层，保留位于所述核心层侧壁上的所述鳍部掩膜材料层作为鳍部掩膜层200(如图2所示)；去除所述核心层；去除所述核心层后，以所述鳍部掩膜层200为掩膜，刻蚀所述初始基底，形成衬底100以及位于所述衬底100上分立的鳍部。
在其他实施例中，所述多重图形化工艺还可以为自对准四重图形化(Self-aligned Quadruple Patterning，SAQP)工艺。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
本实施例中，沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸。
需要说明的是，提供所述初始基底后，在所述初始基底上形成图形化的核心层之前，还包括步骤：在所述初始基底上形成缓冲层150(如图2所示)。
相应的，形成所述核心层的步骤中，在所述缓冲层150上形成所述核心层；形成所述鳍部掩膜材料层的步骤中，所述鳍部掩膜材料层保形覆盖所述核心层和所述缓冲层；刻蚀去除位于所述核心层顶部以及所述初始基底上的鳍部掩膜材料层的步骤中，刻蚀去除位于所述核心层顶部以及所述缓冲层上的鳍部掩膜材料层。
因此，以所述鳍部掩膜层200为掩膜刻蚀所述初始基底的步骤中，还刻蚀所述缓冲层150。相应的，形成所述衬底100和鳍部后，所述鳍部顶部和所述鳍部掩膜层200之间形成有所述缓冲层150。
所述缓冲层150用于在形成所述鳍部掩膜材料层时提供缓冲作用，避免直接在所述初始基底上形成所述鳍部掩膜材料层时产生位错的问题。本实施例中，所述缓冲层150的材料为氧化硅。
参考图3，在所述鳍部(未标示)的侧壁上形成氧化硅层130。
所述氧化硅层130用于在后续刻蚀所述第二鳍部120时，对所述第一鳍部110起到保护作用，有利于减小对所述第一鳍部110造成的刻蚀损耗。
所述氧化硅层130的材料与所述鳍部的材料不同，且所述氧化硅层130的材料为易于被去除的材料，当去除所述氧化硅层130时，可以减小去除所述氧化硅层130的工艺对所述衬底100和所述鳍部造成的损伤或损耗；此外，所述氧化硅层130的材料与所述鳍部掩膜层200的材料也不相同，从而避免后续去除所述氧化硅层130时所述第一鳍部110顶部的鳍部掩膜层200被去除。
本实施例中，形成所述氧化硅层130的工艺为原子层沉积工艺。因此，在所述鳍部的侧壁和顶部形成氧化硅层130的步骤中，所述氧化硅层130还位于所述鳍部露出的衬底100上。相应的，所述氧化硅层130还有利于在后续的刻蚀工艺过程中对所述衬底100起到保护作用，减小所述衬底100受到的刻蚀损耗。
具体地，所述氧化硅层130保形覆盖所述衬底100、鳍部侧壁、缓冲层150侧壁、以及所述鳍部掩膜层200的侧壁和顶部。
需要说明的是，所述氧化硅层130的厚度不宜过小，也不宜过大。如果所述氧化硅层130的厚度过小，则在后续刻蚀工艺中对所述第一鳍部110的保护效果较差；由于相邻所述鳍部的间距较小，如果所述氧化硅层130厚度过大，相邻所述鳍部之间的氧化硅层130容易发生互相连接(Merge)的问题，从而降低所述氧化硅层130的形成质量。为此，本实施例中，所述氧化硅层130的厚度为至
参考图4，在所述氧化硅层130上形成掩膜层310，所述掩膜层310覆盖所述鳍部(未标示)的顶部。
所述掩膜层310经后续的刻蚀工艺后，作为刻蚀所述第二鳍部120的刻蚀掩膜。
本实施例中，所述掩膜层310为掺C的有机底部抗反射涂层(BottomAnti-reflective Coating，BARC)。在其他实施例中，所述掩膜层还可以是通过旋涂工艺形成的碳涂层。
所述掩膜层310具有良好的填充性能，能够较好地填充相邻所述鳍部之间、以及所述鳍部与衬底100之间的拐角处，且所述掩膜层310的顶部表面为平坦面，从而为后续在所述掩膜层310上形成用于图形化所述掩膜层310的光刻胶层提供工艺基础，使光刻胶材料的旋涂均匀性和致密度的均匀性得到提高。
继续参考图4，本实施例中，在所述氧化硅层130上形成掩膜层310后，还包括步骤：在所述器件区I的掩膜层310上形成光刻胶层330。
所述光刻胶层330内具有图形开口(未标示)，后续以所述光刻胶层330为掩膜，沿所述图形开口刻蚀所述隔离区II的掩膜层310。
需要说明的是，形成所述掩膜层310后，在所述器件区I的掩膜层310上形成光刻胶层330之前，还包括步骤：在所述掩膜层310上形成抗反射涂层320；相应的，所述光刻胶层330形成于所述器件区I的抗反射涂层320上。
所述抗反射涂层320用于在形成所述光刻胶层330的光刻工艺过程中，吸收折射进入所述抗反射涂层320的光线，减小所述抗反射涂层320表面对特定波长区域光的反射率，从而改善驻波效应，提高曝光显影后所述光刻胶层330的质量。本实施例中，所述抗反射涂层320为掺Si的底部抗反射涂层。
所述掩膜层310、抗反射涂层320和光刻胶层330构成三层结构(tri-layer)的掩膜结构，从而可以提高后续刻蚀工艺的图形传递效果。
参考图5，刻蚀去除所述隔离区II部分厚度的所述掩膜层310。
通过刻蚀去除所述隔离区II部分厚度的所述掩膜层310，为后续刻蚀所述第二鳍部120提供工艺基础，即后续以剩余掩膜层310为掩膜，刻蚀去除高于所述剩余掩膜层310顶部的第二鳍部120。
具体地，以所述光刻胶层330(如图4所示)为掩膜，依次刻蚀所述抗反射涂层320和掩膜层310。本实施例中，采用干法刻蚀工艺，刻蚀所述抗反射涂层320和掩膜层310。
需要说明的是，所述掩膜层310为掺C的有机底部抗反射涂层，所述干法刻蚀工艺对所述掩膜层310的刻蚀速率与对所述光刻胶层330的刻蚀速率相近，因此在刻蚀所述掩膜层310的过程中，所述光刻胶层330容易被消耗；当所述光刻胶层330被消耗后，可以以图形化的所述抗反射涂层320为掩膜，继续对所述掩膜层310进行刻蚀。
在刻蚀去除所述隔离区II部分厚度的所述掩膜层310后，被剩余掩膜层310覆盖的第二鳍部120高度H(如图5所示)不宜过小，也不宜过大。
如果所述高度H过小，相应的，所述隔离区II的剩余掩膜层310厚度过小，在后续对所述第二鳍部120进行湿法刻蚀工艺的过程中，所述剩余掩膜层310对所述衬底100的保护作用不佳，容易导致所述衬底100受到刻蚀损耗，且由于湿法刻蚀工艺具有各向同性的特性，还容易导致相邻所述第一鳍部110受到刻蚀损耗。
如果所述高度H过大，相应的，所述隔离区II的剩余掩膜层310厚度过大，后续以剩余掩膜层310为掩膜对所述第二鳍部120进行刻蚀后，容易导致所述第二鳍部120的剩余量过大，即导致所述第二鳍部120的去除效果下降，后续所形成伪鳍部的高度过大，从而对后续所形成半导体结构的电学性能产生不良影响。
为此，本实施例中，刻蚀去除所述隔离区II部分厚度的所述掩膜层310后，被剩余掩膜层310覆盖的第二鳍部120高度H为至
如图5所示，本实施例中，在刻蚀去除所述隔离区II部分厚度的所述掩膜层310的过程中，所述光刻胶层330被完全去除.
因此，结合参考图6，在刻蚀去除所述隔离区II部分厚度的所述掩膜层310后，还包括步骤：去除剩余抗反射涂层320(如图5所示)。
需要说明的是，在其他实施例中，当所述光刻胶层有残留时，相应的，在刻蚀去除所述隔离区部分厚度的所述掩膜层后，去除所述光刻胶层和剩余抗反射涂层。
参考图7，以剩余掩膜层310为掩膜，采用湿法刻蚀工艺，刻蚀所述隔离区II的氧化硅层130和鳍部(未标示)，所述隔离区II的剩余鳍部作为伪鳍部140。
具体地，刻蚀所述隔离区II的氧化硅层130和第二鳍部120(如图6所示)。
通过刻蚀所述第二鳍部120，为后续在所述器件区I之间的隔离区II衬底100上形成隔离结构提供工艺基础，也就是说，在所述湿法刻蚀工艺后，剩余第二鳍部120不用于形成鳍式场效应晶体管。
相比采用干法刻蚀工艺对所述第二鳍部进行刻蚀的方案，本实施例通过湿法刻蚀工艺，可以避免对相邻所述第一鳍部110造成等离子体损伤。
所述第二鳍部120顶部形成有所述鳍部掩膜层200，所述第二鳍部120侧壁、以及所述鳍部掩膜层200表面还形成有所述氧化硅层130；因此，本实施例中，在所述湿法刻蚀工艺的步骤中，依次刻蚀高于所述剩余掩膜层310顶部的氧化硅层130、鳍部掩膜层200和第二鳍部120。也就是说，本实施例采用了一次性多步(All In One，AIO)的湿法刻蚀方式。
通过采用AIO的湿法刻蚀方式，有利于简化工艺步骤，能够更好地控制工艺稳定性，减少工艺时间。
需要说明的是，所述第二鳍部120顶部和所述鳍部掩膜层200之间还形成有所述缓冲层150，因此在所述湿法刻蚀的步骤中，在刻蚀高于剩余所述掩膜层310顶部的鳍部掩膜层200后，刻蚀高于剩余所述掩膜层310顶部的第二鳍部120之前，还包括步骤：刻蚀去除所述第二鳍部120顶部的所述缓冲层150。
所述氧化硅层130和缓冲层150的材料为氧化硅，相应的，湿法刻蚀所述氧化硅层130和缓冲层150所采用的刻蚀溶液均为氢氟酸。其中，根据所述氧化硅层130和缓冲层150的厚度，分别设定所对应湿法刻蚀工艺的具体参数。
所述鳍部掩膜层200的材料为氮化硅，相应的，湿法刻蚀所述鳍部掩膜层200所采用的刻蚀溶液为磷酸溶液，所述磷酸溶液的溶液温度是120℃至165℃。其中，所述湿法刻蚀工艺的具体参数根据所述鳍部掩膜层200的厚度而定。
所述第二鳍部120的材料为硅，相应的，湿法刻蚀所述第二鳍部120的工艺参数包括：刻蚀溶液为四甲基氢氧化氨(TMAH)溶液，所述四甲基氢氧化氨溶液的质量浓度为1％至10％，刻蚀时间为1分钟至60分钟，刻蚀溶液温度为25℃至80℃。其中，所述湿法刻蚀工艺的具体参数根据实际工艺情况而定。
由于所述湿法刻蚀工艺具有各向同性的特性，因此高于剩余掩膜层310顶部的第二鳍部120可被完全去除，而由于剩余第二鳍部120被剩余所述掩膜层310所覆盖，从而使湿法刻蚀工艺受到限制，因此去除高于所述剩余掩膜层310顶部的第二鳍部120且继续进行所述湿法刻蚀工艺时，所述湿法刻蚀工艺沿所述第二鳍部120的晶格进行各向异性刻蚀；所以在所述湿法刻蚀工艺后，所述第二鳍部120仍有剩余，且在所述剩余鳍部120内形成凹槽121(如图7所示)，所述剩余第二鳍部120作为伪鳍部140。
所述凹槽121的形貌根据所述湿法刻蚀工艺的刻蚀量而定。当刻蚀量较小时，所述凹槽121沿垂直于鳍部延伸方向的剖面形状为梯形；当刻蚀量较大时，所述凹槽121沿垂直于鳍部延伸方向的剖面形状为三角形。本实施例中，所述凹槽121的剖面形状为三角形，且根据实际工艺需求，合理设定所述湿法刻蚀工艺的参数。
本实施例中，所述伪鳍部140的高度为至即所述伪鳍部1400的顶部至所述衬底100顶部的距离为至其中，所述伪鳍部140的的高度根据被剩余掩膜层310覆盖的第二鳍部120高度H(如图5所示)、以及所述第二鳍部120所对应湿法刻蚀工艺的刻蚀量而定。
需要说明的是，所述鳍部和所述掩膜层310之间形成有所述氧化硅层130，在对所述第二鳍部120进行湿法刻蚀时，所述湿法刻蚀工艺的刻蚀选择比(Etch Ratio)较高，也就是说，所述湿法刻蚀工艺对所述第二鳍部120的刻蚀速率大于对剩余氧化硅层130的刻蚀速率，因此剩余氧化硅层130对所述第一鳍部110可以起到保护作用，降低所述湿法刻蚀工艺所采用的刻蚀溶液透过所述掩膜层310而对所述第一鳍部110造成刻蚀损耗的概率，相应还可以降低对所述衬底100造成刻蚀损耗的概率。
还需要说明的是，在所述湿法刻蚀工艺后，所述第二鳍部120的剩余量较小，即所述伪鳍部140的高度和体积较小，因此对后续隔离结构的形成质量以及所述隔离结构的绝缘效果的影响较小，且对后续所形成半导体结构的电学性能的影响也较小。
参考图8，在所述湿法刻蚀工艺后，去除所述剩余掩膜层310(如图7所示)。
本实施例中，去除所述剩余掩膜层310可以湿法刻蚀工艺、干法刻蚀工艺、或湿法刻蚀和干法刻蚀相结合的工艺。
结合参考图9，去除所述剩余掩膜层310后，还包括步骤：去除剩余氧化硅层130；去除所述剩余氧化硅层130后，在所述器件区I鳍部表面以及所述伪鳍部140表面形成衬垫氧化层(Liner Oxide)(图未示)。
本实施例中，去除剩余氧化硅层130的工艺为湿法刻蚀工艺。所述氧化硅层130的材料为氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。其中，所述湿法刻蚀工艺的具体参数根据所述氧化硅层130的厚度而定。
本实施例中，通过对所述第一鳍部110和所述伪鳍部140进行氧化处理以形成所述衬垫氧化层。
所述衬垫氧化层的作用包括：一方面，在刻蚀形成所述衬底100和鳍部的过程中，所述刻蚀工艺容易对所述鳍部造成损伤，通过形成所述衬垫氧化层的方案，能够修复所述第一鳍部110和伪鳍部140表面的损伤，去除所述第一鳍部110和伪鳍部140表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层的方案，能够修复所述第一鳍部110和伪鳍部140凸出的棱角部分，起到对所述第一鳍部110和伪鳍部140进行尖角圆化(Corner Rounding)处理的效果，避免所述第一鳍部110和伪鳍部140的顶角尖端放电问题，有利于改善后续所形成半导体结构的电学性能。
本实施例中，所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层还位于所述衬底100表面和所述鳍部掩膜层200表面。所述衬底100和鳍部的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面、所述第一鳍部110表面和伪鳍部140表面的衬垫氧化层的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层的材料为氮氧化硅。
参考图10，去除所述剩余掩膜层310(如图7所示)后，在所述衬底100上形成隔离结构101，所述隔离结构101的顶部低于所述器件区I鳍部(未标示)的顶部，且覆盖所述伪鳍部140的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻第一鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜覆盖所述鳍部掩膜层200(如图9所示)顶部；采用平坦化工艺，去除高于所述鳍部掩膜层200顶部的隔离膜；去除所述鳍部掩膜层200；去除所述鳍部掩膜层200后，回刻部分厚度的剩余隔离膜，回刻后剩余所述隔离膜作为隔离结构101。
本实施例中，为了提高所述隔离膜的填充效果，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离膜，从而使所述隔离膜较好地填充满相邻所述鳍部之间的空间以及所述凹槽121(如图9所示)内，且降低所述隔离膜内出现空隙(Void)的概率，进而使所形成隔离结构101的致密性较好。
本实施例中，所述平坦化工艺为化学机械研磨工艺，所述化学机械研磨工艺的停止位置为所述鳍部掩膜层200的顶部表面。本实施例中，采用湿法刻蚀工艺去除所述鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
需要说明的是，所述第一鳍部110顶部形成有所述缓冲层150，所述缓冲层150的材料为氧化硅，相应的，在回刻部分厚度的剩余隔离膜的步骤中，去除所述缓冲层150。
还需要说明的是，所述第一鳍部110和伪鳍部140表面、以及所述鳍部掩膜层200表面形成有衬垫氧化层(图未示)，因此在形成所述隔离膜的步骤中，在所述衬垫氧化层上形成所述隔离膜；在回刻部分厚度的剩余隔离膜的步骤中，还去除部分所述衬垫氧化层。具体地，高于所述隔离结构101顶部的所述衬垫氧化层被去除。
此外，根据实际工艺需求，控制回刻剩余所述隔离膜的刻蚀量，从而将所述隔离结构101的厚度控制在合理范围内。本实施例中，形成所述隔离结构101后，露出于所述隔离结构101顶部的第一鳍部110的高度为至
相应的，本发明还提供一种半导体结构。所述半导体结构通过采用本发明第一实施例的形成方法所形成。继续参考图10，所述半导体结构包括：
衬底100，所述衬底包括相邻的器件区I和隔离区II；位于所述衬底100上分立的鳍部(未标示)，相邻所述鳍部的间距相等，所述隔离区II鳍部的顶部低于所述器件区I鳍部的顶部，其中，所述隔离区II鳍部作为伪鳍部140，且所述伪鳍部140通过湿法刻蚀工艺形成；位于所述衬底100上的隔离结构101，所述隔离结构101的顶部低于所述器件区I鳍部的顶部，且覆盖所述伪鳍部140的顶部。
本实施例中，所述器件区I和隔离区II的衬底100上均具有分立的鳍部。具体地，位于所述器件区I衬底100上的鳍部为第一鳍部110，位于所述隔离区II衬底100上的鳍部为伪鳍部140。
本实施例中，以所述器件区I和隔离区II间隔排布为例进行说明。所述器件区I和隔离区II的位置关系不仅限于此。
本实施例中，所述第一鳍部110为有效鳍部，用于提供所述鳍式场效应晶体管的沟道；所述伪鳍部140通过湿法刻蚀工艺刻蚀所述隔离区II鳍部的方式形成，从而使得相邻所述器件区I的间距增加，并在相邻所述器件区I之间的隔离区II衬底100上形成所述隔离结构101。
由于湿法刻蚀工艺沿所述鳍部的晶格进行各向异性刻蚀，因此本实施例中，所述伪鳍部140内具有凹槽121(如图9所示)，所述凹槽121在所述湿法刻蚀工艺过程中形成。
具体地，所述凹槽121沿垂直于鳍部延伸方向的剖面形状可以为梯形或三角形，所述凹槽121的剖面形状根据所述湿法刻蚀工艺的刻蚀量而定。本实施例中，所述凹槽121的剖面形状为三角形。
本实施例中，所述伪鳍部140的高度为至500为，即所述伪鳍部140的顶部至所述衬底100顶部的距离为至
需要说明的是，所述伪鳍部140的体积和高度较小，因此对所述隔离结构101的形成质量以及所述隔离结构101的绝缘效果的影响较小，且对所述半导体结构的影响也较小。
对所述衬底100、第一鳍部110、伪鳍部140和凹槽121的具体描述，请参考本发明形成方法第一实施例中的相应描述，在此不再赘述。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻第一鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，本实施例中，所述半导体结构还包括衬垫氧化层(图未示)，所述衬垫氧化层位于所述第一鳍部110和所述隔离结构101之间、所述伪鳍部140和所述隔离结构101之间。本实施例中，所述衬垫氧化层的材料为氧化硅。
对所述衬垫氧化层的具体描述，请参考本发明形成方法第一实施例中的相应描述，在此不再赘述。
结合参考图11至图13，示出了本发明半导体结构的形成方法第二实施例中各步骤对应结构示意图。
本实施例与形成方法第一实施例的相同之处，本发明在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：在所述湿法刻蚀工艺后，所述凹槽421(如图11所示)沿垂直于鳍部延伸方向的剖面形状为梯形。
对所述第二鳍部420进行湿法刻蚀之前的工艺步骤的具体描述，以及对所述湿法刻蚀工艺的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
本实施例中，在所述湿法刻蚀工艺后，去除剩余掩膜层(图未示)。
对去除所述剩余掩膜层的步骤的具体描述，请参考本发明形成方法第一实施例中的相应描述，在此不再赘述。
结合参考图12，需要说明的是，去除所述剩余掩膜层(图未示)后，还包括步骤：去除剩余氧化硅层430(如图11所示)；去除所述剩余氧化硅层430后，在所述第一鳍部410表面以及所述伪鳍部440表面形成衬垫氧化层(图未示)。
对去除剩余氧化硅层430的步骤以及形成所述衬垫氧化层的步骤的具体描述，可参考本发明形成方法第一实施例的相应描述，在此不再赘述。
参考图13，去除所述剩余掩膜层后，在所述衬底400上形成隔离结构401，所述隔离结构401的顶部低于所述第一鳍部410的顶部，且覆盖所述伪鳍部440的顶部。
对形成所述隔离结构401的步骤的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构。所述半导体结构通过采用本发明第二实施例的形成方法所形成。
继续参考图13，本实施例与半导体结构第一实施例的相同之处，本发明在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述凹槽421沿垂直于鳍部延伸方向的剖面形状为梯形。
对本实施例所述半导体结构的描述，可参考本发明半导体结构第一实施例的相应描述，在此不再赘述。
图14和图15是本发明半导体结构的形成方法第三实施例中各步骤对应结构示意图。
本实施例与形成方法第一实施例的相同之处，本发明在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：所述氧化硅层530为衬垫氧化层。
对所述氧化硅层530的具体描述，可参考本发明形成方法第一实施例中衬垫氧化层的相应描述，在此不再赘述。
本实施例中，所述氧化硅层530的厚度为至即所述衬垫氧化层的厚度为至
对形成所述隔离结构501之前的工艺步骤的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
相应的，如图14所示，去除剩余掩膜层(图未示)后，保留所述氧化硅层530。
参考图15，去除所述剩余掩膜层(图未示)后，在所述衬底500上形成隔离结构501，所述隔离结构501的顶部低于所述第一鳍部510的顶部，且覆盖所述伪鳍部540的顶部。
所述氧化硅层530为衬垫氧化层，因此形成所述隔离结构501的步骤中，去除高于所述隔离结构501顶部的衬垫氧化层，即去除高于所述隔离结构501顶部的所述氧化硅层530。
对形成所述隔离结构501的步骤的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构。所述半导体结构通过采用本发明第三实施例的形成方法所形成。
继续参考图15，本实施例与半导体结构第一实施例的相同之处，本发明在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述半导体结构还包括：位于所述第一鳍部510和隔离结构501之间、位于所述伪鳍部540与所述隔离结构501之间的氧化硅层530，且所述氧化硅层530为衬垫氧化层。
对所述氧化硅层530的描述可参考本发明半导体结构第一实施例中衬垫氧化层的步骤的相应描述，在此不再赘述。
此外，所述氧化硅层530还用于在形成所述伪鳍部540的湿法刻蚀工艺过程中，对与所述隔离区II相邻的第一鳍部510以及所述衬底500起到保护作用，有利于降低相邻所述第一鳍部510和衬底500受到刻蚀损耗的概率。
本实施例中，所述氧化硅层530的厚度为至即所述衬垫氧化层的厚度为至
本实施例中，所述凹槽521沿垂直于鳍部延伸方向的剖面形状为三角形。
对本实施例所述半导体结构的描述，可参考本发明半导体结构第一实施例的相应描述，在此不再赘述。
图16和图17是本发明半导体结构的形成方法第四实施例中各步骤对应结构示意图。
本实施例与形成方法第一实施例的相同之处，本发明在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：所述氧化硅层630为衬垫氧化层；此外，在所述湿法刻蚀工艺后，所述凹槽621(如图16所示)沿垂直于鳍部延伸方向的剖面形状为梯形。
对所述氧化硅层630的具体描述，可参考本发明形成方法第一实施例中衬垫氧化层的相应描述，在此不再赘述。
对形成所述隔离结构601之前的工艺步骤的具体描述、以及对所述湿法刻蚀工艺的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
本实施例中，所述氧化硅层630为衬垫氧化层，因此去除剩余掩膜层(图未示)后，保留所述氧化硅层630。
参考图17，去除所述剩余掩膜层(图未示)后，在所述衬底600上形成隔离结构601，所述隔离结构601的顶部低于所述第一鳍部610的顶部，且覆盖所述伪鳍部640的顶部。
所述氧化硅层630为衬垫氧化层，因此形成所述隔离结构601的步骤中，去除高于所述隔离结构601顶部的衬垫氧化层，即去除高于所述隔离结构601顶部的所述氧化硅层630。
对形成所述隔离结构601的步骤的具体描述，请参考本发明形成方法第一实施例的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构。所述半导体结构通过采用本发明第四实施例的形成方法所形成。
继续参考图17，本实施例与半导体结构第一实施例的相同之处，本发明在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述半导体结构还包括：位于所述第一鳍部610和隔离结构601之间、位于所述伪鳍部640与所述隔离结构601之间的氧化硅层630，且所述氧化硅层630为所述衬垫氧化层；此外，所述凹槽621沿垂直于鳍部延伸方向的剖面形状为梯形。
对所述氧化硅层630的描述可参考本发明半导体结构第一实施例中衬垫氧化层的步骤的相应描述，在此不再赘述。
此外，所述氧化硅层630还用于在形成所述伪鳍部640的湿法刻蚀工艺过程中，对与所述隔离区II相邻的第一鳍部640以及所述衬底600起到保护作用，有利于降低相邻所述第一鳍部640和衬底600受到刻蚀损耗的概率。
本实施例中，所述氧化硅层630的厚度为至即所述衬垫氧化层的厚度为至
本实施例中，所述凹槽621沿垂直于鳍部延伸方向的剖面形状为梯形。对所述凹槽621的具体描述，可参考本发明半导体结构第一实施例的相关描述，在此不再赘述。
对本实施例所述半导体结构的描述，可参考本发明半导体结构第一实施例的相应描述，在此不再赘述。
本发明在刻蚀去除隔离区部分厚度的掩膜层后，采用湿法刻蚀工艺刻蚀所述隔离区的氧化硅层和鳍部，形成伪鳍部，相比采用干法刻蚀工艺的方案，本发明技术方案在保证对所述隔离区鳍部的刻蚀去除效果的同时，避免对相邻器件区鳍部造成刻蚀损伤或损耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部的间距相等；
在所述鳍部的侧壁上形成氧化硅层；
在所述氧化硅层上形成掩膜层，所述掩膜层覆盖所述鳍部的顶部；
刻蚀去除所述隔离区部分厚度的所述掩膜层；
以剩余掩膜层为掩膜，采用湿法刻蚀工艺，刻蚀所述隔离区的氧化硅层和鳍部，所述隔离区的剩余鳍部作为伪鳍部；
在所述湿法刻蚀工艺后，去除所述剩余掩膜层；
去除所述剩余掩膜层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且覆盖所述伪鳍部的顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述氧化硅层的工艺为原子层沉积工艺；
在所述鳍部的侧壁上形成氧化硅层的步骤中，所述氧化硅层还形成于所述鳍部露出的衬底上。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化硅层的厚度为至
4.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述隔离区部分厚度的所述掩膜层后，被剩余所述掩膜层覆盖的隔离区鳍部高度为至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的参数包括：刻蚀溶液为四甲基氢氧化氨溶液，所述四甲基氢氧化氨溶液的质量浓度为1％至10％，刻蚀时间为1分钟至60分钟，刻蚀溶液温度为25℃至80℃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述湿法刻蚀工艺后，在剩余所述鳍部内形成凹槽，所述凹槽沿垂直于鳍部延伸方向的剖面形状为三角形或梯形。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述湿法刻蚀工艺后，所述伪鳍部的顶部至所述衬底顶部的距离为至
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层为掺C的有机底部抗反射涂层或碳涂层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在去除所述剩余掩膜层后，形成所述隔离结构之前，还包括步骤：
去除剩余氧化硅层；
去除所述剩余氧化硅层后，在所述器件区鳍部表面以及所述伪鳍部表面形成衬垫氧化层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除剩余氧化硅层的工艺为湿法刻蚀工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化硅层为衬垫氧化层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底以及位于所述衬底上分立的鳍部的工艺为自对准双重图形化工艺或自对准四重图形化工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部的步骤包括：
提供初始基底；
在所述初始基底上形成图形化的核心层；
形成保形覆盖所述核心层和初始基底的鳍部掩膜材料层；
刻蚀去除位于所述核心层顶部以及所述初始基底上的鳍部掩膜材料层，保留位于所述核心层侧壁上的所述鳍部掩膜材料层作为鳍部掩膜层；
去除所述核心层；
去除所述核心层后，以所述鳍部掩膜层为掩膜，刻蚀所述初始基底，形成衬底以及位于所述衬底上分立的鳍部。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述湿法刻蚀工艺的步骤中，依次刻蚀高于剩余掩膜层顶部的氧化硅层、鳍部掩膜层和隔离区鳍部。
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻的器件区和隔离区；
位于所述衬底上分立的鳍部，相邻所述鳍部的间距相等，所述隔离区鳍部的顶部低于所述器件区鳍部的顶部，其中，所述隔离区鳍部作为伪鳍部，且所述伪鳍部通过湿法刻蚀工艺形成；
位于所述衬底上的隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且覆盖所述伪鳍部的顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述伪鳍部内具有凹槽，所述凹槽沿垂直于鳍部延伸方向的剖面形状为三角形或梯形。
17.如权利要求15所述的半导体结构，其特征在于，所述伪鳍部的顶部至所述衬底顶部的距离为至
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