CN104701158B - 自对准双重图形的形成方法 - Google Patents

自对准双重图形的形成方法 Download PDF

Info

Publication number
CN104701158B
CN104701158B CN201310654447.6A CN201310654447A CN104701158B CN 104701158 B CN104701158 B CN 104701158B CN 201310654447 A CN201310654447 A CN 201310654447A CN 104701158 B CN104701158 B CN 104701158B
Authority
CN
China
Prior art keywords
layer
mask
etched
side wall
sacrifice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310654447.6A
Other languages
English (en)
Other versions
CN104701158A (zh
Inventor
刘佳磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310654447.6A priority Critical patent/CN104701158B/zh
Publication of CN104701158A publication Critical patent/CN104701158A/zh
Application granted granted Critical
Publication of CN104701158B publication Critical patent/CN104701158B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种自对准双重图形的形成方法，包括：提供待刻蚀层，所述待刻蚀层表面具有若干分立的牺牲层；在所述待刻蚀层表面、以及所述牺牲层的侧壁和顶部表面形成掩膜层；回刻蚀所述掩膜层直至暴露出待刻蚀层表面以及牺牲层的顶部表面，在所述牺牲层的侧壁表面形成掩膜侧墙；在形成所述掩膜侧墙之后，去除所述牺牲层；在去除所述牺牲层之后，对所述掩膜侧墙进行强化处理，使所述掩膜侧墙致密。以所述自对准双重图化工艺所形成的掩膜的形貌良好。

Description

自对准双重图形的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种自对准双重图形的形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件特征尺寸持续减小的需求，遏制了半导体技术的发展。
为了在现有的光刻工艺的基础上，能够进一步缩小半导体器件的尺寸，现有技术提出了一种双重图形化工艺。其中，尤其以自对准双重图形化(Self-Aligned DoublePatterning，SADP)工艺因其工艺简单而被广泛应用。图1至图4是现有技术的采用自对准双重图形化工艺形成掩膜的过程的剖面结构示意图。
请参考图1，提供待刻蚀层100，所述待刻蚀层100表面具有牺牲层101，所述牺牲层101采用现有的光刻工艺形成。
请参考图2，在所述待刻蚀层100和牺牲层101表面形成掩膜层103。
请参考图3，回刻蚀所述掩膜层103直至暴露出待刻蚀层100表面和牺牲层101顶部表面，在所述牺牲层101两侧的待刻蚀层100表面形成掩膜侧墙103a。
请参考图4，形成掩膜侧墙103a后，去除所述牺牲层101(如图3所示)。
在去除所述牺牲层101之后，所述掩膜侧墙103a作为刻蚀所述待刻蚀层100的掩膜。
然而，以现有的自对准双重图化工艺所形成的掩膜刻蚀形成的半导体结构的形貌不良、性能不稳定。
发明内容
本发明解决的问题是提供一种自对准双重图形的形成方法，提高以自对准双重图化工艺所形成的掩膜的形貌质量。
为解决上述问题，本发明提供一种自对准双重图形的形成方法，包括：提供待刻蚀层，所述待刻蚀层表面具有若干分立的牺牲层；在所述待刻蚀层表面、以及所述牺牲层的侧壁和顶部表面形成掩膜层；回刻蚀所述掩膜层直至暴露出待刻蚀层表面以及牺牲层的顶部表面，在所述牺牲层的侧壁表面形成掩膜侧墙；在形成所述掩膜侧墙之后，去除所述牺牲层；在去除所述牺牲层之后，对所述掩膜侧墙进行强化处理，使所述掩膜侧墙致密。
可选的，还包括：在形成所述掩膜层之后，回刻蚀所述掩膜层之前，对所述掩膜层进行强化处理工艺，使所述掩膜层致密。
可选的，所述强化处理工艺为干法处理或湿法处理。
可选的，所述第一强化处理工艺为干法处理时，处理气体包括臭氧，处理温度为20摄氏度～200摄氏度，气体流量为100标准毫升/分钟～20标准升/分钟。
可选的，所述第一强化处理工艺为湿法处理时，处理液包含臭氧和水，处理温度为20摄氏度～200摄氏度，处理液中臭氧的浓度为10ppm～100ppm。
可选的，所述掩膜层的材料为氧化硅。
可选的，所述掩膜层的形成工艺为原子层沉积工艺、化学气相沉积工艺或热炉氧化工艺，所述掩膜层的形成温度为25摄氏度～300摄氏度。
可选的，所述牺牲层的材料为无定形碳、底层抗反射层材料或氮化硅。
可选的，所述牺牲层形成工艺包括：在待刻蚀层表面形成牺牲膜；在牺牲膜表面形成图形化层，所述图形化层覆盖了所需形成牺牲层的对应位置；以所述图形化层为掩膜，刻蚀所述牺牲膜，直至暴露出待刻蚀层为止，形成牺牲层。
可选的，还包括：在所述强化处理工艺之后，以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀层。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明的形成方法中，在去除所述牺牲层之后，对所述掩膜侧墙进行强化处理。所述强化处理工艺能够提高掩膜侧墙的密度，从而增强了所述掩膜侧墙的强度，使所述掩膜侧墙在后续刻蚀待刻蚀层的过程中，能够保持形貌的稳定，从而使刻蚀待刻蚀层形成的半导体结构的形貌良好、尺寸精确。而且，所述强化处理还能够使所述掩膜侧墙的表面形貌优化和改善。因此，以经过强化处理的掩膜侧墙用于刻蚀待刻蚀层时，能够保持刻蚀图形稳定、以及形貌良好。
进一步，在形成所述掩膜层之后，回刻蚀所述掩膜层之前，对所述掩膜层进行强化处理工艺，使所述掩膜层的表面致密，因此所述掩膜层的强度提高，有利于在后续去除牺牲层时，使掩膜侧墙能够保持形貌稳定良好。
附图说明
图1至图4是现有技术的采用自对准双重图形化工艺形成掩膜的过程的剖面结构示意图；
图5至图11是本发明实施例的自对准双重图形的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，以现有的自对准双重图化工艺所形成的掩膜刻蚀形成的半导体结构的形貌不良、性能不稳定。
经过研究发现，请继续参考图1至4，在以掩膜侧墙103a刻蚀待刻蚀层100时，所述掩膜侧墙103a的形貌会造成损伤，时刻蚀待刻蚀层100消除的半导体结构的形貌不良、尺寸不精确。其中，所述牺牲层101的形成工艺为光刻工艺，包括：在待刻蚀层100表面形成牺牲膜，在牺牲膜表面形成底层抗反射层，在底层抗反射层表面形成光刻胶层，所述光刻胶层经过曝光以图形化；以所述光刻胶层为掩膜，刻蚀所述抗反射层和牺牲膜，形成所述牺牲层101。为了使待刻蚀层100免受高温损伤，所述牺牲层101和底层抗反射层较佳地以低温工艺形成，例如所述牺牲层101的材料为无定形碳，而所述底层抗反射层的材料为含碳氧元素的有机材料。当所述底层抗反射层的材料为含碳氧元素的有机材料，所述底层抗反射层易于在高温环境下被消耗，因此，形成所述掩膜层103也需采用工艺低温工艺，例如低温氧化工艺，所形成的掩膜层103的材料为氧化硅。
然而，以低温氧化工艺形成的掩膜层103内具有较多的硅悬挂键，使所形成的掩膜层103密度较低，导致所形成的掩膜层103的强度较低，容易在后续以掩膜侧墙103a为掩膜刻蚀待刻蚀层100的过程中被损伤，甚至发生倾斜或倒塌。而且，以低温氧化工艺形成的掩膜层103内具有较多硅悬挂键，所述硅悬挂键会与刻蚀气体或刻蚀液体进行反应，更易导致掩膜侧墙103a的表面形貌不良。
经过进一步研究，本发明提出一种自对准双重图形的形成方法。其中，在去除所述牺牲层之后，对所述掩膜侧墙进行强化处理。所述强化处理工艺能够提高掩膜侧墙的密度，从而增强了所述掩膜侧墙的强度，使所述掩膜侧墙在后续刻蚀待刻蚀层的过程中，能够保持形貌的稳定，从而使刻蚀待刻蚀层形成的半导体结构的形貌良好、尺寸精确。而且，所述强化处理还能够使所述掩膜侧墙的表面形貌优化和改善。因此，以经过强化处理的掩膜侧墙用于刻蚀待刻蚀层时，能够保持刻蚀图形稳定、以及形貌良好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图11是本发明实施例的自对准双重图形的形成过程的剖面结构示意图。
请参考图5，提供待刻蚀层200，所述待刻蚀层200表面具有若干分立的牺牲层201。
所述待刻蚀层200的表面在后续工艺中形成双重自对准图形，并以所形成的双重自对准图形为掩膜，刻蚀所述待刻蚀层200，以形成所需的半导体结构。所述待刻蚀层200的材料包括多晶硅、金属材料、介质材料中的一种或多种。其中，所述金属材料包括铜、钨或铝，所述介质材料包括氧化硅、氮化硅、氮氧化硅或无定形碳。
在一实施例中，所述待刻蚀层200形成于半导体衬底表面，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。而且，所述半导体衬底和待刻蚀层200之间还能够形成器件层(未示出)，所述器件层包括半导体器件和电隔离所述半导体器件的介质层。其中，所述半导体器件包括晶体管、电阻器、电容器、存储器等，所述半导体器件用以构成芯片或集成电路；所述介质层包围所述半导体器件，用以电隔离半导体器件，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种。后续以本实施例所形成的自对准多重图形为掩膜刻蚀待刻蚀层200，刻蚀后的待刻蚀层200用于作为构成芯片或集成电路的一部分。
在另一实施例中，所述待刻蚀层即半导体衬底，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。后续以本实施例所形成的自对准多重图形作为刻蚀半导体衬底的掩膜。
所述牺牲层201的材料为无定形碳、底层抗反射层材料或氮化硅。所述牺牲层201的材料与后续形成的掩膜层材料不同，从而在后续去除牺牲层时，能够保留掩膜侧墙；而且，所述牺牲层201的材料为易于去除且不易产生残留的材料，以此保证在去除牺牲层201后，待刻蚀层200和掩膜侧墙的表面洁净。其中，所述底层抗反射材料为有机抗反射材料或无机抗反射材料。在本实施例中，所述牺牲层201的材料为无定形碳，所述无定形碳能够在低温环境下形成，能够避免对待刻蚀层200造成损害。
所述牺牲层201形成工艺包括：在待刻蚀层200表面形成牺牲膜；在牺牲膜表面形成图形化层，所述图形化层覆盖了所需形成牺牲层的对应位置；以所述图形化层为掩膜，刻蚀所述牺牲膜，直至暴露出待刻蚀层为止，形成牺牲层。其中，所述牺牲膜的材料的形成工艺为化学气相沉积工艺；当所述牺牲膜的材料为有机抗反射材料时，所述牺牲膜还能够通过旋涂工艺或喷涂工艺。
本实施例中，所述图形化层的形成工艺为光刻工艺、纳米印刷工艺或定向自组装工艺。由于现有的图形化工艺的精确度有限，无法在保证图形化层尺寸精确的情况下，进一步缩小所述图形化层的尺寸，因此限制了所形成的半导体结构的尺寸，不利于半导体器件的进一步集成。而本实施例中，能够在精确形成单个图形化层的范围内，形成两个尺寸精确的掩膜侧墙，以该掩膜侧墙刻蚀待刻蚀层200，能够使所形成的半导体结构的尺寸缩小，且所形成的半导体结构尺寸精确。
在本实施例中，所述图形化层的形成工艺为光刻工艺，所形成的图形化层为光刻胶层。所述光刻胶层的形成工艺为：在牺牲膜表面形成底层抗反射层；在底层抗反射层表面形成光刻胶膜；采用曝光工艺图形化所述光刻胶膜，形成图形化层。其中，所述图形化层的尺寸受到所述曝光工艺精确度的限制，所形成的图形化层尺寸受到限制。为了避免待刻蚀层200受到损害，所述底层抗反射层采用低温工艺形成，且所述底层抗反射层的材料为含有碳氧元素的有机材料。然而，所述含有碳氧的有机材料易于在高温环境下受到损伤，因此后续需要采用低温氧化工艺形成的掩膜层。
在其它实施例中，所述待刻蚀层表面还具有缓冲层，所述牺牲层201形成于所述缓冲层表面。所述缓冲层能够在后续形成掩膜侧墙和去除牺牲层201时，保护所述待刻蚀层200被刻蚀减薄，从而保证了后续以掩膜侧墙刻蚀待刻蚀层200时，刻蚀深度容易控制，能够避免对发生过刻蚀、刻蚀不完全、或形成于掩膜侧墙两侧的沟槽深度不一致等问题。所述缓冲层的材料为多晶硅，所述缓冲层相对于牺牲层201或后续形成的掩膜侧墙具有刻蚀选择性，所述缓冲层的形成工艺为化学气相沉积工艺后物理气相沉积法工艺。
请参考图6，在所述待刻蚀层200表面、以及所述牺牲层201的侧壁和顶部表面形成掩膜层202。
所述掩膜层202用于形成位于牺牲层201侧表面的掩膜侧墙。在本实施例中，为了使掩膜层202易于形成、且厚度易于控制，所述掩膜层202的材料为氧化硅，所述掩膜层202与牺牲层201的材料不同，后续会所述掩膜层202进行回刻蚀工艺时，不会损害牺牲层201的形貌。
所述掩膜层202的形成工艺为原子层沉积工艺、化学气相沉积工艺或热炉氧化工，所述原子层沉积工艺、化学气相沉积工艺或热炉氧化工能够精确控制所述掩膜层202的厚度，而所述掩膜层202的厚度决定了后续形成的掩膜侧墙的尺寸，因此后续形成的掩膜侧墙的尺寸能够精确控制。
本实施例中，所述掩膜层202的厚度为10纳米～50纳米，所述掩膜层202的材料为氧化硅。而且，为了精确控制所述掩膜层202厚度，所述掩膜层202的形成温度较低，为25摄氏度～300摄氏度。由于所述形成温度较低，不会对底层抗反射层以及待刻蚀层200造成损害；而且，所述掩膜层202的成膜速率较慢，从而能够精确控制所形成的掩膜层202的厚度。
然而，当形成所述掩膜层202的温度较低时，使得所形成的氧化硅为材料内具有较多硅悬挂键，所形成的掩膜层202密度较低，即所形成的掩膜层202强度较弱，以所述掩膜层202形成掩膜侧墙后，所述掩膜侧墙容易在去除牺牲层201、以及以所述掩膜侧墙为掩膜刻蚀待刻蚀层200时发生损伤，使得掩膜侧墙的形貌发生变化，继而导致刻蚀待刻蚀层200所形成的半导体结构形貌变差、稳定性不良。而且，以低温工艺形成的氧化硅材料表面具有较多硅悬挂键，造成掩膜层202的化学性质不稳定，所述硅悬挂键会与刻蚀气体或刻蚀液体进行反应，导致掩膜侧墙的表面形貌不良。
因此，本实施例中，在后续去除牺牲层201之前，需要对所述掩膜层202或掩膜侧墙进行强化。
请参考图7，在形成所述掩膜层202之后，对所述掩膜层202进行第一次强化处理工艺，使所述掩膜层202致密。
在本实施例中，在回刻蚀所述掩膜层202以形成掩膜侧墙之前，对所述掩膜层202进行第一次强化处理工艺。在所述第一次强化处理工艺能够使掩膜层202表面的氧化硅材料致密，从而使所述掩膜层202的强度提高，以便在后续的回刻蚀工艺中，保持掩膜侧墙的尺寸精确、形貌良好。所述第一次强化处理工艺为干法处理工艺或湿法处理工艺。
在一实施例中，所述第一强化处理工艺为干法处理时，处理气体包括臭氧，处理温度为20摄氏度～200摄氏度，气体流量为100标准毫升/分钟～20标准升/分钟。
其中，处理气体中的臭氧的氧离子能够与掩膜层202内的硅悬挂键反应，从而使掩膜层202的化学性质稳定，不易于后续刻蚀工艺中的气体或液体反应；而且，所述臭氧与硅悬挂键反应后形成氧化硅，从而提高了掩膜层202的密度，即提高了掩膜层202的强度。
在另一实施例中，所述第一强化处理工艺为湿法处理时，处理液内包含臭氧和水，处理温度为20摄氏度～200摄氏度，处理液中臭氧的浓度为10ppm～100ppm。
其中，处理液的臭氧的氧离子能够与掩膜层202内的硅悬挂键反应，从而使掩膜层202的化学性质稳定。而且，所述臭氧中的氧离子与硅悬挂键结合后能够形成硅氧键，从而提高了掩膜层202的密度。
在另一实施例中，不对在回刻蚀掩膜层202之前进行所述第一次强化处理工艺，而在后续去除牺牲层后，对所形成的掩膜侧墙进行强化处理，能够简化工艺。
请参考图8，在所述第一次强化处理工艺之后，回刻蚀所述掩膜层202(如图6所示)直至暴露出待刻蚀层200表面以及牺牲层201的顶部表面，在所述牺牲层201的侧壁表面形成掩膜侧墙202a。
所述回刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀气体包括CHF3、CF4、O2、Ar。由于所述干法刻蚀工艺的刻蚀方向垂直于待刻蚀层200表面，因此能够去除牺牲层201顶部表面和待刻蚀层200表面的掩膜层202，同时保留位于牺牲层201侧壁表面的部分掩膜层202，以形成掩膜侧墙202a。
在本实施例中，由于对所述掩膜层202进行了第一次强化处理工艺，使得所述掩膜层202的密度提高、强度增强，因此回刻蚀所形成的掩膜侧墙202a的密度提高、强度增强，有利于在后续去除牺牲层201时，维持所述掩膜侧墙202a的形貌稳定。
在一实施例中，所述待刻蚀层表面形成有缓冲层，则牺牲层形成于所述缓冲层表面，而掩膜层形成于所述缓冲层和牺牲层表面，在回刻蚀所述牺牲层时，所述缓冲层能够保护待刻蚀层表面不受损伤，能够保证后续以掩膜侧墙刻蚀待刻蚀层所形成的沟槽或开口尺寸精确均一。
请参考图9，在形成所述掩膜侧墙202a之后，去除所述牺牲层201(如图7所示)。
去除所述牺牲层201的工艺为干法刻蚀工艺或湿法刻蚀工艺，较佳的是湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀速率快，而且选择性较好，对待刻蚀层200或掩膜侧墙202a的表面的损伤较小。在本实施例中，所述牺牲层201的材料为无定形碳，所述无定形碳还能够以灰化工艺去除，灰化工艺的气体为氧气，所述灰化工艺对掩膜侧墙202a的损伤较小。
去除所述牺牲层201之后，所述掩膜侧墙202a作为后续刻蚀待刻蚀层200的掩膜。所述牺牲层201的尺寸、以及相邻牺牲层203之间的距离受到现有光刻工艺精度的限制，致使所述牺牲层201的尺寸无法进一步减小。而本实施例中，在所述掩膜侧墙202a通过沉积和刻蚀工艺形成于所述牺牲层201的侧壁表面，即在能够精确形成单个牺牲层201的区域内能够形成双倍数量的掩膜侧墙202a，使所述掩膜侧墙202a在保证尺寸精确度的情况下得以缩小，有利于形成集成度更高的半导体器件。
在本实施例中，经过第一强化工艺的掩膜侧墙202a的密度提高、强度增强，所述掩膜侧墙202a不会在在去除牺牲层201的过程中发生形貌或尺寸的变化。而且，为了进一步改善所述掩膜侧墙202a的形貌，在以所述掩膜侧墙202a为掩膜刻蚀待刻蚀层200之前，对所述掩膜侧墙202a进行第二次强化处理。
请参考图10，在去除所述牺牲层201(如图7所示)之后，对所述掩膜侧墙202a进行第二次强化处理，使所述掩膜侧墙202a致密。
所述第二次强化处理工艺为干法处理工艺或湿法处理工艺，而且，所述第二次强化处理工艺能够与第一次强化处理工艺相同或不同。所述第二次强化处理工艺能够消除掩膜侧墙202a表面以及内部的悬挂键，以此提高所述掩膜侧墙202a表面及内部的密度，从而使所述掩膜层202的强度提高。同时，所述第二次强化处理工艺能够改善掩膜侧墙202a的表面形貌，则后续以所述掩膜侧墙202a刻蚀待刻蚀层200所形成的半导体结构的尺寸精确、形貌良好。
在一实施例中，所述第一强化处理工艺为干法处理时，处理气体包括臭氧，处理温度为20摄氏度～200摄氏度，气体流量为100标准毫升/分钟～20标准升/分钟。
在另一实施例中，所述第一强化处理工艺为湿法处理时，处理液内包含臭氧和水，处理温度为20摄氏度～200摄氏度，处理液中臭氧的浓度为10ppm～100ppm。
请参考图11，在第二次强化处理工艺之后，以所述掩膜侧墙202a为掩膜，刻蚀所述待刻蚀层200。
刻蚀所述待刻蚀层200的工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于待刻蚀层200表面，在待刻蚀层200内形成开口或沟槽，所述开口或沟槽顶部的图形即掩膜侧墙202a垂直于待刻蚀层200表面方向的图形。所述刻蚀工艺根据所述待刻蚀层200的材料、以及所需形成的开口或沟槽深度而定。
由于在刻蚀待刻蚀层200之前，对所述掩膜侧墙202a进行了第二次强化处理工艺，使所述掩膜侧墙202a的密度提高、强度增强、形貌改善，在刻蚀所述待刻蚀层200的过程中，所述掩膜侧墙202a的稳定性提高，所形成的开口或沟槽的形貌良好、尺寸精确。
本实施例中，在去除所述牺牲层之后，对所述掩膜侧墙进行强化处理。所述强化处理工艺能够提高掩膜侧墙的密度，从而增强了所述掩膜侧墙的强度，使所述掩膜侧墙在后续刻蚀待刻蚀层的过程中，能够保持形貌的稳定，从而使刻蚀待刻蚀层形成的半导体结构的形貌良好、尺寸精确。而且，所述强化处理还能够使所述掩膜侧墙的表面形貌优化和改善。因此，以经过强化处理的掩膜侧墙用于刻蚀待刻蚀层时，能够保持刻蚀图形稳定、以及形貌良好。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种自对准双重图形的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层表面具有若干分立的牺牲层；
在所述待刻蚀层表面、以及所述牺牲层的侧壁和顶部表面形成掩膜层；
在形成所述掩膜层之后，回刻蚀所述掩膜层之前，对所述掩膜层进行第一次强化处理工艺，使所述掩膜层致密；
回刻蚀所述掩膜层直至暴露出待刻蚀层表面以及牺牲层的顶部表面，在所述牺牲层的侧壁表面形成掩膜侧墙；
在形成所述掩膜侧墙之后，去除所述牺牲层；
在去除所述牺牲层之后，对所述掩膜侧墙进行第二次强化处理工艺，使所述掩膜侧墙致密。
2.如权利要求1所述的自对准双重图形的形成方法，其特征在于，所述第一次强化处理工艺为干法处理工艺或湿法处理工艺，所述第二次强化处理工艺为干法处理工艺或湿法处理工艺。
3.如权利要求2所述的自对准双重图形的形成方法，其特征在于，所述第一次强化处理工艺为干法处理工艺时，处理气体包括臭氧，处理温度为20摄氏度～200摄氏度，气体流量为100标准毫升/分钟～20标准升/分钟。
4.如权利要求2所述的自对准双重图形的形成方法，其特征在于，所述第一次强化处理工艺为湿法处理工艺时，处理液包含臭氧和水，处理温度为20摄氏度～200摄氏度，处理液中臭氧的浓度为10ppm～100ppm。
5.如权利要求1所述的自对准双重图形的形成方法，其特征在于，所述掩膜层的材料为氧化硅。
6.如权利要求5所述的自对准双重图形的形成方法，其特征在于，所述掩膜层的形成工艺为原子层沉积工艺、化学气相沉积工艺或热炉氧化工艺，所述掩膜层的形成温度为25摄氏度～300摄氏度。
7.如权利要求1所述的自对准双重图形的形成方法，其特征在于，所述牺牲层的材料为无定形碳、底层抗反射层材料或氮化硅。
8.如权利要求1所述的自对准双重图形的形成方法，其特征在于，所述牺牲层形成工艺包括：在待刻蚀层表面形成牺牲膜；在牺牲膜表面形成图形化层，所述图形化层覆盖了所需形成牺牲层的对应位置；以所述图形化层为掩膜，刻蚀所述牺牲膜，直至暴露出待刻蚀层为止，形成牺牲层。
9.如权利要求1所述的自对准双重图形的形成方法，其特征在于，还包括：在所述第二次强化处理工艺之后，以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀层。
CN201310654447.6A 2013-12-05 2013-12-05 自对准双重图形的形成方法 Active CN104701158B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310654447.6A CN104701158B (zh) 2013-12-05 2013-12-05 自对准双重图形的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310654447.6A CN104701158B (zh) 2013-12-05 2013-12-05 自对准双重图形的形成方法

Publications (2)

Publication Number Publication Date
CN104701158A CN104701158A (zh) 2015-06-10
CN104701158B true CN104701158B (zh) 2017-09-22

Family

ID=53348157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310654447.6A Active CN104701158B (zh) 2013-12-05 2013-12-05 自对准双重图形的形成方法

Country Status (1)

Country Link
CN (1) CN104701158B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328498B (zh) * 2015-06-23 2019-12-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106601602B (zh) * 2015-10-14 2019-09-03 中芯国际集成电路制造(上海)有限公司 用于自对准双重构图的方法及半导体器件的制造方法
CN105278233A (zh) * 2015-11-06 2016-01-27 武汉新芯集成电路制造有限公司 一种双重曝光工艺
CN105700076B (zh) * 2016-01-19 2019-01-25 中国电子科技集团公司第二十三研究所 一种光波导屏蔽层的刻蚀方法
CN108511338B (zh) * 2017-02-27 2020-11-10 Imec 非营利协会 一种在介电层中限定用于导电路径的图案的方法
CN109148272B (zh) * 2017-06-16 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN110010447B (zh) * 2018-01-05 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111696862B (zh) * 2019-03-12 2023-07-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111986983A (zh) * 2019-05-21 2020-11-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017946A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管
CN110379706B (zh) * 2019-07-17 2021-08-13 上海华力微电子有限公司 一种优化NAND flash双重曝光关键尺寸的方法
CN114203545B (zh) * 2020-09-18 2024-06-07 长鑫存储技术有限公司 半导体结构的制作方法
CN114093755B (zh) * 2021-11-15 2024-05-03 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US7972959B2 (en) * 2008-12-01 2011-07-05 Applied Materials, Inc. Self aligned double patterning flow with non-sacrificial features
WO2010103506A1 (en) * 2009-03-02 2010-09-16 Applied Materials Israel Ltd. Cd metrology system and method of classifying similar structural elements
CN102856259A (zh) * 2011-07-01 2013-01-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI488238B (zh) * 2012-03-29 2015-06-11 Powerchip Technology Corp 一種半導體線路製程

Also Published As

Publication number Publication date
CN104701158A (zh) 2015-06-10

Similar Documents

Publication Publication Date Title
CN104701158B (zh) 自对准双重图形的形成方法
KR102010188B1 (ko) 집적 회로 패터닝 방법
CN104347371B (zh) 半导体结构的形成方法
CN103794476B (zh) 自对准三重图形的形成方法
CN101335181A (zh) 使用间隔物作为蚀刻掩模制造半导体器件的方法
CN108962990A (zh) 半导体结构及其形成方法
CN103794490A (zh) 自对准双图形的形成方法
CN103715080A (zh) 自对准双重图形的形成方法
CN104465386A (zh) 半导体结构的形成方法
CN104425264B (zh) 半导体结构的形成方法
CN104078329B (zh) 自对准多重图形的形成方法
CN104701145B (zh) 半导体结构的形成方法
CN104078330B (zh) 自对准三重图形的形成方法
CN109037068A (zh) 半导体结构及其形成方法
CN107424923A (zh) 一种自限制精确刻蚀硅的方法
CN103928304A (zh) 一种多晶硅上小尺寸图形结构的制备方法
CN107799462A (zh) 半导体结构的形成方法
CN106960816B (zh) 双重图形化的方法
CN103996603A (zh) 自对准双层图形半导体结构的制作方法
CN108630611A (zh) 半导体结构及其形成方法
CN104064474B (zh) 双重图形化鳍式晶体管的鳍结构制造方法
CN107331611B (zh) 一种三维自限制精确制造硅纳米线柱的方法
CN103928313A (zh) 一种小尺寸图形的制作方法
US20130130503A1 (en) Method for fabricating ultra-fine nanowire
CN112786436A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant