CN109148272B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109148272B
CN109148272B CN201710457539.3A CN201710457539A CN109148272B CN 109148272 B CN109148272 B CN 109148272B CN 201710457539 A CN201710457539 A CN 201710457539A CN 109148272 B CN109148272 B CN 109148272B
Authority
CN
China
Prior art keywords
layer
opening
forming
mask
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710457539.3A
Other languages
English (en)
Other versions
CN109148272A (zh
Inventor
王士京
姚达林
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710457539.3A priority Critical patent/CN109148272B/zh
Publication of CN109148272A publication Critical patent/CN109148272A/zh
Application granted granted Critical
Publication of CN109148272B publication Critical patent/CN109148272B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供待刻蚀材料层，所述待刻蚀材料层上具有顶层掩膜层；在所述顶层掩膜层中形成贯穿顶层掩膜层的第一开口，第一开口的侧壁材料具有第一密度；对第一开口的侧壁进行第一表面处理工艺，使第一开口的侧壁材料具有第二密度，第二密度大于第一密度；进行第一表面处理工艺后，进行中间图形化工艺；进行中间图形化工艺后，在所述顶层掩膜层中形成贯穿顶层掩膜层的第二开口，第二开口和第一开口相互分立。所述方法使半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺把掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶层；对所述光刻胶层进行曝光和显影，形成图案化的光刻胶层；以图案化的光刻胶层为掩膜对衬底进行刻蚀，使得光刻胶层上的图案转印到衬底中；去除光刻胶层。随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
一种双重构图技术为litho(光刻)-etch(刻蚀)-litho(光刻)-etch(刻蚀)(LELE)。具体的，LELE的过程包括：在衬底上形成第一光刻胶层；在第一光刻胶层中形成第一掩膜图案；然后以第一光刻胶层为掩膜对衬底进行第一次刻蚀，在衬底中形成第一目标图案；进行第一次刻蚀后，去除第一光刻胶层；去除第一光刻胶层后，在衬底上形成第二光刻胶层；在第二光刻胶层中形成第二掩膜图案；然后以第二光刻胶层为掩膜对衬底进行第二次刻蚀，在衬底中形成第二目标图案；进行第二次刻蚀后，去除第二光刻胶层。
然而，采用上述LELE的双重构图技术形成的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀材料层，所述待刻蚀材料层上具有顶层掩膜层；在所述顶层掩膜层中形成贯穿顶层掩膜层的第一开口，第一开口的侧壁材料具有第一密度；对第一开口的侧壁进行第一表面处理工艺，使第一开口的侧壁材料具有第二密度，第二密度大于第一密度；进行第一表面处理工艺后，进行中间图形化工艺；进行中间图形化工艺后，在所述顶层掩膜层中形成贯穿顶层掩膜层的第二开口，第二开口和第一开口相互分立。
可选的，在进行所述第一表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第一开口的侧壁，使第一开口的侧壁材料由第一密度变为第二密度。
可选的，所述第一表面处理工艺为第一等离子体处理，所述第一等离子体处理产生第一等离子体，在形成第一等离子体的过程中激发紫外光和热。
可选的，所述第一等离子体处理的参数包括：采用的气体包括He，等离子体化功率为50瓦～1000瓦。
可选的，所述第一表面处理工艺为紫外线固化工艺；所述紫外线固化工艺的参数包括：固化温度为300摄氏度～400摄氏度，紫外光源波长为 250nm～400nm。
可选的，所述待刻蚀材料层包括对准区；所述第二开口位于对准区的顶层掩膜层中；进行所述中间图形化工艺的步骤包括：在所述第一开口中以及顶层掩膜层上形成中间平坦层；在所述中间平坦层上形成中间底部抗反射层；在所述中间底部抗反射层上形成中间光刻胶层，所述中间光刻胶层中具有贯穿中间光刻胶层的中间掩膜开口，所述中间光刻胶层覆盖对准区的中间底部抗反射层；去除中间光刻胶层、中间底部抗反射层和中间平坦层；去除中间光刻胶层、中间底部抗反射层和中间平坦层后，进行中间清洗工艺。
可选的，所述中间清洗工艺为湿刻工艺，采用的刻蚀溶液为氢氟酸溶液。
可选的，所述顶层掩膜层的材料为氮氧化硅、碳氧化硅、氧化硅、碳化硅或无定型硅。
可选的，所述第一开口和所述第二开口之间的距离为14nm～32nm；所述第一开口的宽度为14nm～32nm；所述第二开口的宽度为14nm～32nm。
可选的，在所述顶层掩膜层中形成第一开口的步骤包括：在顶层掩膜层上形成第一平坦层；在第一平坦层上形成第一底部抗反射层；在第一底部抗反射层上形成第一光刻胶层，第一光刻胶层中具有贯穿第一光刻胶层的第一掩膜开口；以所述第一光刻胶层为掩膜刻蚀第一掩膜开口底部的第一底部抗反射层和第一平坦层，在第一平坦层中形成贯穿第一平坦层的第一转印开口；以第一平坦层为掩膜刻蚀第一转印开口底部的顶层掩膜层，在顶层掩膜层中形成所述第一开口；刻蚀第一转印开口底部的顶层掩膜层后，去除第一平坦层。
可选的，在所述顶层掩膜层中形成第二开口的步骤包括：在第一开口中以及顶层掩膜层上形成第二平坦层；在第二平坦层上形成第二底部抗反射层；在第二底部抗反射层上形成第二光刻胶层，第二光刻胶层中具有贯穿第二光刻胶层的第二掩膜开口；以第二光刻胶层为掩膜刻蚀第二掩膜开口底部的第二底部抗反射层和第二平坦层，在第二平坦层中形成贯穿第二平坦层的第二转印开口；以第二平坦层为掩膜刻蚀第二转印开口底部的顶层掩膜层，在顶层掩膜层中形成所述第二开口；刻蚀第二转印开口底部的顶层掩膜层后，去除第二平坦层。
可选的，还包括：在形成所述第一开口之前，所述待刻蚀材料层和所述顶层掩膜层之间还具有底层掩膜层；所述半导体器件的形成方法还包括：形成所述第一开口和所述第二开口后，以所述顶层掩膜层为掩膜刻蚀所述底层掩膜层，在第一开口底部的底层掩膜层中形成贯穿底层掩膜层的第三开口，在第二开口底部的底层掩膜层中形成贯穿底层掩膜层的第四开口；形成第三开口和第四开口后，以底层掩膜层为掩膜刻蚀待刻蚀材料层，在第三开口底部的待刻蚀材料层中形成第一沟槽，在第四开口底部的待刻蚀材料层中形成第二沟槽。
可选的，所述底层掩膜层的材料为氮化钛、氧化钛或氮化硅。
可选的，还包括：在以所述顶层掩膜层为掩膜刻蚀底层掩膜层之前，对所述第二开口的侧壁进行第二表面处理工艺，使第二开口的侧壁材料具有第四密度；进行所述第二表面处理工艺之前，第二开口的侧壁材料具有第三密度，第四密度大于第三密度。
可选的，在进行所述第二表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第二开口的侧壁，使第二开口的侧壁材料由第三密度变为第四密度。
可选的，所述第二表面处理工艺为第二等离子体处理，所述第二等离子体处理产生第二等离子体，在形成第二等离子体的过程中激发紫外光和热。
可选的，所述第二等离子体处理采用的气体包括He。
可选的，在形成所述第一开口之前，所述待刻蚀材料层和所述底层掩膜层之间还具有粘结保护层；所述半导体器件的形成方法还包括：以所述顶层掩膜层为掩膜刻蚀所述底层掩膜层后，且在刻蚀待刻蚀材料层之前，以所述顶层掩膜层为掩膜刻蚀粘结保护层，使所述第三开口和第四开口还贯穿粘结保护层。
可选的，还包括：在所述第一沟槽中形成第一插塞；在所述第二沟槽中形成第二插塞；在形成所述第一插塞和第二插塞的过程中，去除所述底层掩膜层；在形成第一插塞和第二插塞之后，去除所述粘结保护层。
本发明还提供一种采用上述任意一项方法所形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一开口和第二开口用于共同构成顶层掩膜层中的目标图案，第一开口和第二开口的位置用于定义待刻蚀材料层中的图案的位置。第一开口和第二开口分别形成，以克服单次构图不能达到的光刻极限。所述中间图形化工艺在设计中用于形成第二开口，但是在实际中间图形化工艺形成的图形和第二开口不对应。由于第一表面处理工艺使第一开口的侧壁材料的密度提高，因此使得第一开口侧壁处的顶层掩膜层材料的耐刻蚀性增强。在进行中间图形化工艺的过程中，中间图形化工艺在垂直于第一开口侧壁方向上对顶层掩膜层损耗较小，进而避免中间图形化工艺对第一开口的尺寸产生较大的影响。综上，提高了顶层掩膜层中图形的尺寸稳定性，提高了半导体器件的性能。
进一步，在进行所述第一表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第一开口的侧壁，使第一开口侧壁表面的化学键排列有序化，修复了第一开口侧壁表面的材料，使得第一开口的侧壁材料的密度增大，第一开口的侧壁材料的耐刻蚀性能增强。
进一步，所述第一表面处理工艺为第一等离子体处理，所述第一等离子体处理产生第一等离子体，在形成第一等离子体的过程中激发紫外光和热。所述第一等离子体处理采用的气体包括He，He为惰性气体。第一等离子体处理将He等离子体化后产生He离子体。在进行第一等离子体处理的过程中， He离子体与第一开口侧壁材料几乎不会发生化学反应，因此，第一等离子体处理对第一开口的尺寸的影响较小，提高了顶层掩膜层中图形的尺寸稳定性，提高了半导体器件的性能。
附图说明
图1至图12是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法包括：提供待刻蚀材料层，所述待刻蚀材料层上具有顶层掩膜层，所述顶层掩膜层的材料为碳氧化硅；在所述顶层掩膜层中形成贯穿顶层掩膜层的第一开口；形成第一开口后，进行中间图形化工艺；进行中间图形化工艺后，在所述顶层掩膜层中形成贯穿顶层掩膜层的第二开口，第二开口和第一开口相互分立。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
第一开口和第二开口用于共同构成顶层掩膜层中的目标图案，第一开口和第二开口的位置用于定义待刻蚀材料层中的图案的位置。第一开口和第二开口分别形成，以克服单次构图不能达到的光刻极限。
所述中间图形化工艺在设计中用于形成第二开口的图案，但是在实际中由于工艺控制稳定性较差，因此中间图形化工艺形成的图案与第二开口的图案不对应。具体的，所述中间图形化工艺的步骤包括：在所述第一开口中以及顶层掩膜层上形成中间平坦层；在所述中间平坦层上形成中间光刻胶层，所述中间光刻胶层中具有贯穿中间光刻胶层的中间掩膜开口。受到光刻工艺对准偏差的影响，中间掩膜开口的位置与工艺设计所设计的第二开口的位置不对应，中间掩膜开口的位置不能用于定义第二开口的位置。因此需要去除中间光刻胶层和中间平坦层，并重新形成用于定义第二开口的位置的材料层。
为了将残留的中间光刻胶层和中间平坦层完全去除，需要进行一道清洗工艺，清洗工艺采用氢氟酸刻蚀溶液。而顶层掩膜层的材料为碳氧化硅。由于所述清洗工艺具有各向同性的刻蚀性能，且顶层掩膜层的材料对氢氟酸溶液的耐刻蚀性较差，因此导致清洗工艺对第一开口的尺寸产生较大的影响。综上，降低了顶层掩膜层中图形的尺寸稳定性。
为了解决上述问题，本发明提供一种半导体器件的形成方法，在进行中间图形化工艺之前，对第一开口的侧壁进行第一表面处理工艺，使第一开口的侧壁材料的密度增加；然后在所述顶层掩膜层中形成贯穿顶层掩膜层的第二开口，第二开口和第一开口相互分立。所述方法提高了顶层掩膜层中图形的尺寸稳定性，提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12是本发明一实施例中半导体器件形成过程的结构示意图。
参考图1，提供待刻蚀材料层100，所述待刻蚀材料层100上具有顶层掩膜层130。
所述待刻蚀材料层100的材料为低K介质材料(低K介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数小于2.6的介质材料)。所述待刻蚀材料层100的材料为低K介质材料或超低K介质材料时，待刻蚀材料层100的材料为SiOH、 SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n) 或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述待刻蚀材料层 100的材料为超低K介质材料，所述超低K介质材料为SiCOH。
所述待刻蚀材料层100包括对准区，后续第二开口位于对准区的顶层掩膜层中。
所述顶层掩膜层130的材料为氮氧化硅、碳氧化硅、氧化硅、碳化硅或无定型硅。
若所述顶层掩膜层130的厚度过大，造成工艺浪费；若所述顶层掩膜层 130的厚度过小，导致后续以顶层掩膜层130为掩膜刻蚀底层掩膜层的过程中，顶层掩膜层130无法在整个刻蚀过程中均能保护底层掩膜层的顶部表面。在一个实施例中，顶层掩膜层130的厚度为50nm～100nm。
所述待刻蚀材料层100和顶层掩膜层130之间还具有底层掩膜层120。
本实施例中，所述底层掩膜层120的材料为氮化钛、氧化钛或氮化硅。
在一个实施例中，当顶层掩膜层130的厚度为50nm～100nm时，相应的，底层掩膜层120的厚度为20nm～35nm。
本实施例中，所述待刻蚀材料层100和所述底层掩膜层120之间还具有粘结保护层110。在其它实施例中，不形成粘结保护层。
所述粘结保护层110的材料为氮氧化硅、碳氧化硅、氧化硅、碳化硅或无定型硅。
在一个实施例中，所述粘结保护层110的厚度为10nm～25nm。粘结保护层110的厚度选择此范围的意义在于：若粘结保护层110的厚度小于10nm，导致后续平坦化导电材料层的过程中，粘结保护层110对待刻蚀材料层100 顶部表面的保护作用较弱，在平坦化导电材料层的过程中，部分区域暴露出待刻蚀材料层100顶部表面；若粘结保护层110的厚度大于25nm，导致工艺浪费。
所述顶层掩膜层130的作用包括：分别提高底层掩膜层120和后续的第一平坦层、以及底层掩膜层120和后续的第二平坦层之间的粘合力；后续在顶层掩膜层130中形成第一开口后，第一开口用于定义后续底层掩膜层中第三开口的位置；后续在顶层掩膜层130中形成第二开口后，第二开口用于定义后续底层掩膜层中第四开口的位置。
所述底层掩膜层120的作用包括：后续在底层掩膜层120中形成第三开口和第四开口后，第三开口用于定义后续第一沟槽的位置，第四开口用于定义后续第二沟槽的位置；所述底层掩膜层120的材料耐刻蚀性强于顶层掩膜层130的材料耐刻蚀性，在后续形成第一沟槽的过程中，避免底层掩膜层120 中的第三开口的尺寸有较大的变化，在后续形成第二沟槽的过程中，避免底层掩膜层120中第四开口的尺寸有较大的变化。
所述粘结保护层110的作用包括：提高底层掩膜层120和待刻蚀材料层 100之间的粘合力；在后续平坦化导电材料层的过程中，粘结保护层110能够保护待刻蚀材料层100顶部表面。
接着，在所述顶层掩膜层130中形成贯穿顶层掩膜层130的第一开口，第一开口的侧壁材料具有第一密度。
下面参考图2至图4具体介绍在顶层掩膜层130中形成第一开口的步骤。
参考图2，在顶层掩膜层130上形成第一平坦层140；在第一平坦层140 上形成第一底部抗反射层150；在第一底部抗反射层150上形成第一光刻胶层 160，第一光刻胶层160中具有贯穿第一光刻胶层160的第一掩膜开口161。
具体的，形成第一光刻胶层160的步骤包括：在所述第一底部抗反射层 150上形成第一光刻胶材料层；对第一光刻胶材料层进行曝光和显影，使第一光刻胶材料层形成第一光刻胶层160。
所述第一平坦层140的材料包括含碳有机聚合物。
所述第一平坦层140的作用包括：后续第一转印开口侧壁边缘粗糙度较小，以提高后续第一沟槽整体关键尺寸均匀性以及第一沟槽侧壁边缘粗糙度；为形成第一底部抗反射层150和第一光刻胶层160提供较为平坦的表面。
所述第一底部抗反射层150的材料包括含硅的碳氧化物。
所述第一底部抗反射层150的作用包括：对第一光刻胶材料层进行曝光的过程中，降低在第一光刻胶材料层底部的光反射，以降低第一掩膜开口161 的图形与曝光第一光刻胶材料层所采用掩膜版的图形之间的形状偏差。
参考图3，以所述第一光刻胶层160(参考图2)为掩膜刻蚀第一掩膜开口161底部的第一底部抗反射层150(参考图2)和第一平坦层140，在第一平坦层140中形成贯穿第一平坦层140的第一转印开口141；形成第一转印开口141后，以第一平坦层140为掩膜刻蚀第一转印开口141底部的顶层掩膜层130，在顶层掩膜层130中形成第一开口131。
需要说明的是，本实施例中，在刻蚀第一平坦层140以形成第一转印开口141的过程中，将第一光刻胶层160和第一底部抗反射层150消耗完。在其它实施例中，在刻蚀第一平坦层以形成第一转印开口的过程中，仅消耗部分第一光刻胶层，或者，消耗完第一光刻胶层并残留有第一底部抗反射层。
具体的，以第一平坦层140为掩膜刻蚀第一转印开口141底部的顶层掩膜层130的工艺包括各向异性干刻工艺。
参考图4，刻蚀第一转印开口141(参考图3)底部的顶层掩膜层130后，去除所述第一平坦层140(参考图3)。
去除第一平坦层140的工艺为干刻工艺或湿刻工艺。
若在刻蚀第一平坦层140以形成第一转印开口141后，还残留第一光刻胶层和第一底部抗反射层的材料，那么在去除第一平坦层140的过程中将残留的第一光刻胶层和第一底部抗反射层一并去除。
所述第一开口131的侧壁材料具有第一密度。
接着，参考图5，对第一开口131的侧壁进行第一表面处理工艺，使第一开口131的侧壁材料具有第二密度，第二密度大于第一密度。
在进行所述第一表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第一开口131的侧壁，使第一开口131侧壁表面的化学键排列有序化，修复了第一开口131侧壁表面的材料，使第一开口131的侧壁材料由第一密度变为第二密度。
由于第一表面处理工艺使第一开口131的侧壁材料的密度提高，因此在后续的中间图形化工艺中，使得第一开口131侧壁处的顶层掩膜层130材料的耐刻蚀性增强。
本实施例中，第一表面处理工艺为第一等离子体处理，所述第一等离子体处理产生第一等离子体，在形成第一等离子体的过程中激发紫外光和热，形成第一等离子体过程中激发的紫外光和热作用于第一开口131的侧壁，使第一开口131侧壁表面的化学键排列有序化，修复了第一开口131侧壁表面的材料，使第一开口131的侧壁材料由第一密度变为第二密度。
所述第一等离子体处理采用的气体包括He，He为惰性气体。第一等离子体处理将He等离子体化后产生He离子体。在进行第一等离子体处理的过程中，He离子体与第一开口131侧壁材料几乎不会发生化学反应，因此，第一等离子体处理对第一开口131的尺寸的影响较小，提高了顶层掩膜层130中图形的尺寸稳定性，提高了半导体器件的性能。其次，在进行第一等离子体处理的过程中，He离子体与第一开口131底部的底层掩膜层120几乎不会发生化学反应，因此，第一等离子体处理对第一开口131底部的底层掩膜层120 的损耗较少。
所述第一等离子体处理的参数还包括：等离子体化功率为50瓦～1000瓦。
所述第一等离子体处理的参数还包括：偏置电压为0伏～50伏。在一个具体的实施例中，第一等离子体处理采用的偏置电压为10伏～50伏。
所述第一等离子体处理中施加偏置电压为10伏～50伏时，还能够起到的作用包括：第一等离子体具有一定的物理轰击作用；第一等离子体在自第一开口131顶部至底部的方向运动对第一开口131侧壁进行作用，使第一开口 131侧壁的垂直性较好；同时第一等离子体对第一开口131底部的底层掩膜层 120物理轰击作用较小。
在其它实施例中，第一表面处理工艺为紫外线固化工艺，具体的，紫外线固化工艺发射紫外线并提供热，发射的紫外光和提供的热共同作用于第一开口的侧壁，使第一开口侧壁表面的化学键排列有序化，修复了第一开口侧壁表面的材料，使第一开口的侧壁材料由第一密度变为第二密度。
在一个实施例中，所述紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm。
进行第一表面处理工艺后，进行中间图形化工艺。
下面参考图6和图7介绍中间图形化工艺的具体步骤。
参考图6，在第一开口131(参考图5)中以及顶层掩膜层130上形成中间平坦层170；在中间平坦层170上形成中间底部抗反射层180；在中间底部抗反射层180上形成中间光刻胶层190，所述中间光刻胶层190中具有贯穿中间光刻胶层190的中间掩膜开口191，所述中间光刻胶层190覆盖对准区的中间底部抗反射层180。
具体的，形成中间光刻胶层190的步骤包括：在所述中间底部抗反射层 180上形成中间光刻胶材料层；对中间光刻胶材料层进行曝光和显影，使中间光刻胶材料层形成中间光刻胶层190。
所述中间平坦层170的材料包括含碳有机聚合物。所述中间底部抗反射层180的材料包括含硅的碳氧化物。
所述中间掩膜开口191在工艺设计中需要完全暴露出对准区的中间底部抗反射层180，但是在实际中，受到光刻工艺对准偏差的影响，所述中间光刻胶层190覆盖对准区的中间底部抗反射层180，导致中间掩膜开口191不能完全暴露出对准区的中间底部抗反射层180。因此需要去除中间光刻胶层、中间底部抗反射层和中间平坦层，然后形成用于定义第二开口的位置的材料层。
参考图7，形成所述中间光刻胶层190后，去除中间光刻胶层190、中间底部抗反射层180和中间平坦层170；去除中间光刻胶层、中间底部抗反射层和中间平坦层后，进行中间清洗工艺。
去除所述中间光刻胶层190、中间底部抗反射层180和中间平坦层170的工艺为湿法刻蚀工艺或干法刻蚀工艺。本实施例中，去除所述中间光刻胶层 190、中间底部抗反射层180和中间平坦层170的工艺为湿法刻蚀工艺。
为了将残留的中间光刻胶层190、中间底部抗反射层180和中间平坦层 170完全去除，需要进行中间清洗工艺，中间清洗工艺采用氢氟酸刻蚀溶液。
由于第一开口131侧壁处的顶层掩膜层130材料的耐刻蚀性增强，因此在进行中间图形化工艺的过程中，具体的，在进行中间清洗工艺的过程中，中间清洗工艺在垂直于第一开口131侧壁方向上对顶层掩膜层130损耗较小。进而避免中间图形化工艺对第一开口131的尺寸产生较大的影响。综上，提高了顶层掩膜层130中图形的尺寸稳定性，提高了半导体器件的性能。
进行中间图形化工艺后，在所述顶层掩膜层130中形成贯穿顶层掩膜层 130的第二开口，第二开口和第一开口相互分立。
下面参考图8至图10具体介绍在顶层掩膜层130中形成第二开口的步骤。
参考图8，在第一开口131(参考图7)中以及顶层掩膜层130上形成第二平坦层200；在第二平坦层200上形成第二底部抗反射层210；在第二底部抗反射层210上形成第二光刻胶层220，第二光刻胶层220中具有贯穿第二光刻胶层220的第二掩膜开口221。
具体的，形成第二光刻胶层220的步骤包括：在所述第二底部抗反射层 210上形成第二光刻胶材料层；对第二光刻胶材料层进行曝光和显影，使第二光刻胶材料层形成第二光刻胶层220。
所述第二平坦层200的材料包括含碳有机聚合物。
所述第二平坦层200的作用包括：后续第二转印开口侧壁边缘粗糙度较小，以提高后续第二沟槽整体关键尺寸均匀性以及第二沟槽侧壁边缘粗糙度；为形成第二底部抗反射层210和第二光刻胶层220提供较为平坦的表面。
所述第二底部抗反射层210的材料包括含硅的碳氧化物。
所述第二底部抗反射层210的作用包括：对第二光刻胶材料层进行曝光的过程中，降低在第二光刻胶材料层底部的光反射，以降低第二掩膜开口221 的图形与曝光第二光刻胶材料层所采用掩膜版的图形之间的形状偏差。
参考图9，以第二光刻胶层220(参考图8)为掩膜刻蚀第二掩膜开口221 (参考图8)底部的第二底部抗反射层210(参考图8)和第二平坦层200，在第二平坦层200中形成贯穿第二平坦层200的第二转印开口201；形成第二转印开口201后，以第二平坦层200为掩膜刻蚀第二转印开口201底部的顶层掩膜层130，在顶层掩膜层中130形成贯穿顶层掩膜层130的第二开口132。
需要说明的是，本实施例中，在刻蚀第二平坦层200以形成第二转印开口201的过程中，将第二光刻胶层220和第二底部抗反射层210消耗完。在其它实施例中，在刻蚀第二平坦层以形成第二转印开口的过程中，仅消耗部分第二光刻胶层，或者，消耗完第二光刻胶层并残留有第二底部抗反射层。
具体的，以第二平坦层200为掩膜刻蚀第二转印开口201底部的顶层掩膜层130的工艺包括各向异性干刻工艺。
参考图10，刻蚀第二转印开口201底部的顶层掩膜层130后，去除第二平坦层200(参考图9)。
去除第二平坦层200的工艺为干刻工艺或湿刻工艺。
若在刻蚀第二平坦层200以形成第二转印开口201后，还残留第二光刻胶层220和第二底部抗反射层210的材料，那么在去除第二平坦层200的过程中将残留的第二光刻胶层220和第二底部抗反射层210一并去除。
所述第二开口132和第一开口131相互分立。
所述第二开口132位于对准区的顶层掩膜层130中。
在进行后续第二表面处理工艺之前，第二开口132的侧壁材料具有第三密度。
第一开口131和第二开口132分别形成的原因在于：随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。因此需要在顶层掩膜层130上通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
在一个实施例中，所述第一开口131和所述第二开口132之间的距离为 14nm～32nm；所述第一开口131的宽度为14nm～32nm；所述第二开口132的宽度为14nm～32nm。
所述第一开口131和所述第二开口132之间的距离指的是第一开口131 的侧壁至第二开口132侧壁之间的距离。所述第一开口131的宽度指的是平行于待刻蚀材料层100顶部表面且垂直于第一开口131延伸方向的尺寸。所述第二开口132的宽度指的是平行于待刻蚀材料层100顶部表面且垂直于第二开口132延伸方向的尺寸。
接着，参考图11，对所述第二开口132的侧壁进行第二表面处理工艺，使第二开口132的侧壁材料具有第四密度，第四密度大于第三密度。
在进行所述第二表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第二开口132的侧壁，使第二开口132侧壁表面的化学键排列有序化，修复了第二开口132侧壁表面的材料，使第二开口132的侧壁材料由第三密度变为第四密度。
由于第二表面处理工艺使第二开口132的侧壁材料的密度提高，因此在后续的刻蚀工艺中，使得第二开口132侧壁处的顶层掩膜层130材料的耐刻蚀性增强。
需要说明的是，第二表面处理工艺还作用于第一开口131的侧壁。
本实施例中，第二表面处理工艺为第二等离子体处理，第二等离子体处理产生第二等离子体，在形成第二等离子体的过程中激发紫外光和热，形成第二等离子体过程中激发的紫外光和热作用于第二开口132的侧壁，使第二开口132侧壁表面的化学键排列有序化，修复了第二开口132侧壁表面的材料，使第二开口132的侧壁材料由第三密度变为第四密度。
所述第二等离子体处理采用的气体包括He，He为惰性气体。第二等离子体处理将He等离子体化后产生He离子体。在进行第二等离子体处理的过程中，He离子体与第二开口132侧壁材料几乎不会发生化学反应，因此，第二等离子体处理对第二开口132的尺寸的影响较小，提高了顶层掩膜层130中图形的尺寸稳定性，提高了半导体器件的性能。其次，在进行第二等离子体处理的过程中，He离子体与第二开口132底部的底层掩膜层120几乎不会发生化学反应，因此，第二等离子体处理对第二开口132底部的底层掩膜层120 的损耗较少。
所述第二等离子体处理的参数还包括：等离子体化功率为50瓦～1000瓦。
所述第二等离子体处理的参数还包括：偏置电压为0伏～50伏。在一个具体的实施例中，第二等离子体处理采用的偏置电压为10伏～50伏。
所述第二等离子体处理中施加偏置电压为10伏～50伏时，还能够起到的作用包括：第二等离子体具有一定的物理轰击作用；第二等离子体在自第二开口132顶部至底部的方向运动对第二开口132侧壁进行作用，使第二开口 132侧壁的垂直性较好；同时第二等离子体对第二开口132底部的底层掩膜层 120物理轰击作用较小。
本实施例中，在后续以顶层掩膜层130为掩膜刻蚀底层掩膜层120之前，对第二开口132的侧壁进行第二等离子体处理。在其它实施例中，在后续以顶层掩膜层为掩膜刻蚀底层掩膜层之前，可以不进行第二等离子体处理。
参考图12，形成所述第一开口131和所述第二开口132后，以所述顶层掩膜层130为掩膜刻蚀底层掩膜层120，在第一开口131底部的底层掩膜层 120中形成贯穿底层掩膜层120的第三开口121，在第二开口132底部的底层掩膜层120中形成贯穿底层掩膜层120的第四开口122。
本实施例中，在进行第二等离子体处理后，以所述顶层掩膜层130为掩膜刻蚀底层掩膜层120。
本实施例中，还包括：以所述顶层掩膜层130为掩膜刻蚀底层掩膜层120 后，且在后续刻蚀待刻蚀材料层100之前，以所述顶层掩膜层130为掩膜刻蚀粘结保护层110，使第三开口121和第四开口122还贯穿粘结保护层110。
本实施例中，还包括：形成第三开口121和第四开口122后，以底层掩膜层120为掩膜刻蚀待刻蚀材料层100，在第三开口121底部的待刻蚀材料层 100中形成第一沟槽，在所述第四开口底部的待刻蚀材料层100中形成第二沟槽；在所述第一沟槽中形成第一插塞；在所述第二沟槽中形成第二插塞。
在一个实施例中，在形成第三开口121和第四开口122后，还剩余部分顶层掩膜层130，以顶层掩膜层130和底层掩膜层120为掩膜刻蚀待刻蚀材料层100，形成第一沟槽和第二沟槽，并在形成第一沟槽和第二沟槽的过程中将剩余的顶层掩膜层130去除。
本实施例中，在形成所述第一插塞和第二插塞的过程中，去除底层掩膜层120；在形成第一插塞和第二插塞之后，去除粘结保护层110。
当形成第一通孔和第二通孔后，还剩余顶层掩膜层130的材料，在形成所述第一插塞和第二插塞的过程中，还去除剩余的顶层掩膜层130。
具体的，本实施例中，形成第一插塞和第二插塞的步骤包括：在第一通孔和第二通孔中、以及底层掩膜层120上形成导电材料层；平坦化所述导电材料层和底层掩膜层120直至暴露出粘结保护层110表面，形成第一插塞和第二插塞。
若形成第一通孔和第二通孔后，还剩余顶层掩膜层130的材料，那么导电材料层还位于顶层掩膜层130上，平坦化所述导电材料层、底层掩膜层120 和顶层掩膜层130直至暴露出粘结保护层110表面。
本实施例中，平坦化导电材料层和底层掩膜层120的工艺以粘结保护层 110为停止层，所述粘结保护层110能够保护待刻蚀材料层100。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀材料层，所述待刻蚀材料层包括对准区，所述待刻蚀材料层上具有顶层掩膜层；
在所述顶层掩膜层中形成贯穿顶层掩膜层的第一开口，第一开口的侧壁材料具有第一密度；
对第一开口的侧壁进行第一表面处理工艺，使第一开口的侧壁材料具有第二密度，第二密度大于第一密度；
进行第一表面处理工艺后，进行中间图形化工艺；进行所述中间图形化工艺的步骤包括：在所述第一开口中以及顶层掩膜层上形成中间平坦层；在所述中间平坦层上形成中间底部抗反射层；在所述中间底部抗反射层上形成中间光刻胶层，所述中间光刻胶层中具有贯穿中间光刻胶层的中间掩膜开口，所述中间光刻胶层覆盖对准区的中间底部抗反射层；去除中间光刻胶层、中间底部抗反射层和中间平坦层；去除中间光刻胶层、中间底部抗反射层和中间平坦层后，进行中间清洗工艺；
进行中间图形化工艺后，在所述顶层掩膜层中形成贯穿顶层掩膜层的第二开口，第二开口和第一开口相互分立，所述第二开口位于对准区的顶层掩膜层中。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在进行所述第一表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第一开口的侧壁，使第一开口的侧壁材料由第一密度变为第二密度。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一表面处理工艺为第一等离子体处理，所述第一等离子体处理产生第一等离子体，在形成第一等离子体的过程中激发紫外光和热。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一等离子体处理的参数包括：采用的气体包括He，等离子体化功率为50瓦～1000瓦。
5.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一表面处理工艺为紫外线固化工艺；所述紫外线固化工艺的参数包括：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述中间清洗工艺为湿刻工艺，采用的刻蚀溶液为氢氟酸溶液。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述顶层掩膜层的材料为氮氧化硅、碳氧化硅、氧化硅、碳化硅或无定型硅。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口和所述第二开口之间的距离为14nm～32nm；所述第一开口的宽度为14nm～32nm；所述第二开口的宽度为14nm～32nm。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述顶层掩膜层中形成第一开口的步骤包括：在顶层掩膜层上形成第一平坦层；在第一平坦层上形成第一底部抗反射层；在第一底部抗反射层上形成第一光刻胶层，第一光刻胶层中具有贯穿第一光刻胶层的第一掩膜开口；以所述第一光刻胶层为掩膜刻蚀第一掩膜开口底部的第一底部抗反射层和第一平坦层，在第一平坦层中形成贯穿第一平坦层的第一转印开口；以第一平坦层为掩膜刻蚀第一转印开口底部的顶层掩膜层，在顶层掩膜层中形成所述第一开口；刻蚀第一转印开口底部的顶层掩膜层后，去除第一平坦层。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述顶层掩膜层中形成第二开口的步骤包括：在第一开口中以及顶层掩膜层上形成第二平坦层；在第二平坦层上形成第二底部抗反射层；在第二底部抗反射层上形成第二光刻胶层，第二光刻胶层中具有贯穿第二光刻胶层的第二掩膜开口；以第二光刻胶层为掩膜刻蚀第二掩膜开口底部的第二底部抗反射层和第二平坦层，在第二平坦层中形成贯穿第二平坦层的第二转印开口；以第二平坦层为掩膜刻蚀第二转印开口底部的顶层掩膜层，在顶层掩膜层中形成所述第二开口；刻蚀第二转印开口底部的顶层掩膜层后，去除第二平坦层。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一开口之前，所述待刻蚀材料层和所述顶层掩膜层之间还具有底层掩膜层；所述半导体器件的形成方法还包括：形成所述第一开口和所述第二开口后，以所述顶层掩膜层为掩膜刻蚀所述底层掩膜层，在第一开口底部的底层掩膜层中形成贯穿底层掩膜层的第三开口，在第二开口底部的底层掩膜层中形成贯穿底层掩膜层的第四开口；形成第三开口和第四开口后，以底层掩膜层为掩膜刻蚀待刻蚀材料层，在第三开口底部的待刻蚀材料层中形成第一沟槽，在第四开口底部的待刻蚀材料层中形成第二沟槽。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述底层掩膜层的材料为氮化钛、氧化钛或氮化硅。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，还包括：在以所述顶层掩膜层为掩膜刻蚀底层掩膜层之前，对所述第二开口的侧壁进行第二表面处理工艺，使第二开口的侧壁材料具有第四密度；进行所述第二表面处理工艺之前，第二开口的侧壁材料具有第三密度，第四密度大于第三密度。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，在进行所述第二表面处理工艺的过程中激发紫外光和热，所激发的紫外光和热作用于第二开口的侧壁，使第二开口的侧壁材料由第三密度变为第四密度。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第二表面处理工艺为第二等离子体处理，所述第二等离子体处理产生第二等离子体，在形成第二等离子体的过程中激发紫外光和热。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第二等离子体处理采用的气体包括He。
17.根据权利要求11所述的半导体器件的形成方法，其特征在于，在形成所述第一开口之前，所述待刻蚀材料层和所述底层掩膜层之间还具有粘结保护层；所述半导体器件的形成方法还包括：以所述顶层掩膜层为掩膜刻蚀所述底层掩膜层后，且在刻蚀待刻蚀材料层之前，以所述顶层掩膜层为掩膜刻蚀粘结保护层，使所述第三开口和第四开口还贯穿粘结保护层。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，还包括：在所述第一沟槽中形成第一插塞；在所述第二沟槽中形成第二插塞；在形成所述第一插塞和第二插塞的过程中，去除所述底层掩膜层；在形成第一插塞和第二插塞之后，去除所述粘结保护层。
19.一种根据权利要求1至18任意一项方法所形成的半导体器件。
CN201710457539.3A 2017-06-16 2017-06-16 半导体器件及其形成方法 Active CN109148272B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710457539.3A CN109148272B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710457539.3A CN109148272B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN109148272A CN109148272A (zh) 2019-01-04
CN109148272B true CN109148272B (zh) 2020-10-09

Family

ID=64830532

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710457539.3A Active CN109148272B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109148272B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640665B (zh) * 2019-03-01 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111640654B (zh) * 2019-03-01 2023-07-14 中芯国际集成电路制造(上海)有限公司 图形化方法及图形化结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091451A1 (en) * 2004-10-28 2006-05-04 Renesas Technology Corp. Semiconductor device
CN102456556A (zh) * 2010-10-18 2012-05-16 中芯国际集成电路制造(上海)有限公司 金属硅化物的形成方法
CN104124203A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104701158A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091451A1 (en) * 2004-10-28 2006-05-04 Renesas Technology Corp. Semiconductor device
CN102456556A (zh) * 2010-10-18 2012-05-16 中芯国际集成电路制造(上海)有限公司 金属硅化物的形成方法
CN104124203A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104701158A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法

Also Published As

Publication number Publication date
CN109148272A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
US8138093B2 (en) Method for forming trenches having different widths and the same depth
CN108321079B (zh) 半导体结构及其形成方法
KR101004691B1 (ko) 반도체 소자의 미세패턴 형성방법
US7977242B2 (en) Double mask self-aligned double patterning technology (SADPT) process
US11289332B2 (en) Directional processing to remove a layer or a material formed over a substrate
US20130175658A1 (en) Tone inversion with partial underlayer etch for semiconductor device formation
CN109216164B (zh) 图形化的掩膜层及其形成方法
CN109148272B (zh) 半导体器件及其形成方法
JP2009071306A (ja) 半導体素子の微細パターン形成方法
CN109309042B (zh) 半导体器件及其形成方法
US20100018944A1 (en) Patterning method
US7700493B2 (en) Method for fabricating semiconductor device
CN110858541B (zh) 半导体结构及其形成方法
CN111627808B (zh) 半导体结构及其形成方法
KR102595297B1 (ko) 미세 패턴 형성 방법
KR20090068929A (ko) 반도체 소자의 금속 배선 제조 방법
KR20080002536A (ko) 반도체 소자의 미세 패턴 형성 방법
KR100816210B1 (ko) 반도체 장치 형성 방법
CN112018034A (zh) 半导体结构及其形成方法
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
US11309184B2 (en) Semiconductor structure and formation method thereof
KR20090027431A (ko) 반도체 소자의 미세패턴 형성방법
KR100559641B1 (ko) 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR100772699B1 (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant