CN111696862B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 135
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 308
- 238000005530 etching Methods 0.000 claims abstract description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- -1 silicon carbide nitride Chemical class 0.000 claims description 6
- 238000004528 spin coating Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 238000010521 absorption reaction Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 238000002835 absorbance Methods 0.000 abstract description 9
- 230000009286 beneficial effect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000031700 light absorption Effects 0.000 description 5
- 239000002194 amorphous carbon material Substances 0.000 description 4
- 230000002349 favourable effect Effects 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一种半导体结构及其形成方法，其中形成方法包括：提供基底，所述基底表面具有待刻蚀材料层；在所述待刻蚀材料层上形成第一牺牲材料层和位于所述第一牺牲材料层上的第二牺牲材料层，且所述第二牺牲材料层的材料的吸光率小于所述第一牺牲材料层的材料的吸光率；在所述第二牺牲材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第二牺牲材料层和第一牺牲材料层，直至暴露出待刻蚀材料层表面，形成第一牺牲层和位于第一牺牲层上的第二牺牲层。所述方法形成的半导体结构性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能突破的光刻极限。
然而，现有的半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有待刻蚀材料层；在所述待刻蚀材料层上形成第一牺牲材料层和位于所述第一牺牲材料层上的第二牺牲材料层，且所述第二牺牲材料层的材料的吸光率小于所述第一牺牲材料层的材料的吸光率；在所述第二牺牲材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第二牺牲材料层和第一牺牲材料层，直至暴露出待刻蚀材料层表面，形成第一牺牲层和位于第一牺牲层上的第二牺牲层。
可选的，所述待刻蚀材料层的材料包括：介质材料、金属材料或者硬掩膜材料。
可选的，所述第一牺牲材料层的厚度为：500埃～1000埃。
可选的，所述第二牺牲材料层的厚度为：500埃～1000埃。
可选的，所述第一牺牲层的材料包括：无定形硅或者无定形碳。
可选的，所述第二牺牲层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，还包括：在形成第一牺牲材料层之前，在所述待刻蚀材料层上形成缓冲材料层。
可选的，所述缓冲材料层的材料为硬掩膜材料。
可选的，所述图形化的光刻胶层的形成方法包括：在所述第二牺牲材料层表面形成光刻胶材料层；对所述光刻胶材料层进行曝光显影，形成图形化的光刻胶层，所述图形化的光刻胶层覆盖第二牺牲层的表面。
可选的，还包括：形成所述第一牺牲层和第二牺牲层之后，在所述第一牺牲层和第二牺牲层侧壁表面形成掩膜侧墙；形成所述掩膜侧墙之后，采用第一刻蚀工艺去除第二牺牲层，直至暴露出第一牺牲层表面；采用第二刻蚀工艺去除第一牺牲层，直至暴露出待刻蚀材料层表面；以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀材料层。
可选的，所述掩膜侧墙的形成方法包括：在所述待刻蚀材料层上形成第一掩膜材料层，且所述第一掩膜材料层覆盖第二牺牲层的顶部表面和侧壁表面；回刻蚀所述第一掩膜材料层，直至暴露出第二牺牲层的顶部表面和待刻蚀材料层的顶部表面，形成掩膜侧墙。
可选的，所述掩膜侧墙的材料和第一牺牲层、以及第二牺牲层的材料不同；所述掩膜侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第一刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合；所述第一刻蚀工艺对掩膜侧墙的刻蚀速率小于所述第一刻蚀工艺对第二牺牲层的刻蚀速率。
可选的，所述第二刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种；所述第二刻蚀工艺对掩膜侧墙的刻蚀速率小于所述第二刻蚀工艺对第一牺牲层的刻蚀速率。
可选的，还包括：形成所述掩膜侧墙之后，去除第一牺牲层和第二牺牲层之前，在所述待刻蚀材料层表面形成掩膜层，所述掩膜层覆盖掩膜侧墙的侧壁表面。
可选的，还包括：去除第一牺牲层和第二牺牲层之后，刻蚀待刻蚀材料层之前，去除所述掩膜层，直至暴露出待刻蚀材料层表面；去除所述第一牺牲层、第二牺牲层以及掩膜层之后，以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀材料层。
可选的，所述掩膜层的形成方法包括：在所述待刻蚀材料层表面形成第二掩膜材料层，且所述第二掩膜材料层覆盖第二牺牲层顶部表面、以及掩膜侧墙的顶部表面和侧壁表面；回刻蚀所述第二掩膜材料层，暴露出第二牺牲层顶部表面，形成掩膜层。
可选的，所述掩膜层的材料包括：含碳聚合物；所述掩膜层的厚度为：200埃～1000埃。
可选的，形成所述第二掩膜材料层的工艺包括：旋涂工艺。
相应的，本发明还提供采用上述任一项方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过在第一牺牲材料层上形成第二牺牲材料层，且所述第二牺牲材料层的材料的吸光率小于所述第一牺牲材料层的材料的吸光率，因此所述第二牺牲材料层能够减小对光的吸收程度，从而提高图形化的精确度，有利于提高形成的半导体结构的性能。
进一步，通过对光刻胶材料层曝光显影形成图形化的光刻胶层，由于所述第二牺牲材料层的材料的吸光率小于第一牺牲材料层的材料，所述第二牺牲材料层对光的吸收程度降低，因此能够减小对光刻胶层的形成造成影响，使得形成的光刻胶层的精确度提高，有利于提高形成的半导体结构的性能。
进一步，形成掩膜侧墙之后，去除第一牺牲层和第二牺牲层之前，所述半导体结构的形成方法还包括：在所述待刻蚀材料层表面形成掩膜层，所述掩膜层覆盖掩膜侧墙的侧壁表面。由于掩膜层覆盖待刻蚀材料层表面，刻蚀去除第二牺牲层时，所述掩膜层能够避免第一刻蚀工艺对待刻蚀材料层表面造成的刻蚀损伤；去除所述第二牺牲层之后，刻蚀去除第一牺牲层时，所述掩膜层能够避免第二刻蚀工艺对待刻蚀材料层表面造成的刻蚀损伤，有利于提高图形传递的稳定性，进而提高形成的半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图14本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有方法形成的半导体结构的性能较差。
图1至图3是一种半导体结构形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100表面具有鳍部110和待刻蚀材料层120，所述待刻蚀材料层120覆盖鳍部110的顶部表面和侧壁表面，所述待刻蚀材料层120表面具有缓冲材料层121；在所述缓冲材料层121上形成牺牲材料层130；在所述牺牲材料层130上形成光刻胶材料层140；
请参考图2，对所述光刻胶材料层140进行曝光显影，形成光刻胶层141，所述光刻胶层141暴露出部分牺牲材料层130表面；
请参考图3，以所述光刻胶层141为掩膜，刻蚀所述牺牲材料层130，直至暴露出待刻蚀材料层120表面的缓冲材料层121，形成牺牲层131。
上述方法中，由于无定形硅或无定形碳材料容易形成，容易刻蚀，容易去除，通常采用无定形硅或无定形碳材料形成牺牲材料层130，利于后续图形传递，但是，无定形硅或无定形碳材料的吸光率较大，容易对后续图形化形成光刻胶层的过程造成影响。同时，当所述牺牲材料层130的厚度较厚，能够形成厚度较厚的牺牲层131，有利于后续在牺牲层131侧壁表面形成厚度较厚的掩膜侧墙，进而利于图形传递的稳定性，但是，厚度较厚的牺牲材料层130吸光程度较大，容易对后续图形化形成光刻胶层的过程造成影响。由于牺牲材料层130吸光，容易对后续通过对光刻胶材料层140曝光形成光刻胶层141的过程造成影响，使得形成的光刻胶层141中的图案尺寸与预设的图案尺寸存在一定偏差，精准度较差。当以形成的所述光刻胶层141为掩膜刻蚀牺牲材料层130时，使得形成的牺牲层131精准度较差，导致形成的半导体结构的性能较差。
需要说明的是，所述厚度指沿垂直于基底100表面方向上的尺寸。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：在所述待刻蚀材料层上形成第一牺牲材料层和位于所述第一牺牲材料层上的第二牺牲材料层，且所述第二牺牲材料层的材料的吸光率小于所述第一牺牲材料层的材料的吸光率；在所述第二牺牲材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第二牺牲材料层和第一牺牲材料层，直至暴露出待刻蚀材料层表面，形成第一牺牲层和位于第一牺牲层上的第二牺牲层。所述方法形成的半导体结构性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供基底200，所述基底201表面具有待刻蚀材料层210。
在本实施例中，所述基底200包括：衬底201、位于衬底201表面的鳍部202，且所述待刻蚀材料层210覆盖所述鳍部202的顶部表面和侧壁表面。
所述衬底201和鳍部202的材料可以是单晶硅、多晶硅或非晶结构的硅或硅锗，也可以是绝缘体上硅(SOI)，还可以包括其他的材料(例如砷化镓等三五族化合物)。在本实施例中，所述衬底201和鳍部202的材料为：单晶硅。
所述待刻蚀材料层210的表面在后续工艺中形成自对准双重图形，并以所述形成的自对准双重图形为掩膜，刻蚀所述待刻蚀材料层210，以形成所需的半导体结构。
所述待刻蚀材料层210的材料包括：介质材料、金属材料或者硬掩膜材料。
在本实施例中，所述待刻蚀材料层210的材料为：无定形硅。
请参考图5，在所述待刻蚀材料层210上形成第一牺牲材料层230和位于第一牺牲材料层230上的第二牺牲材料层240，且所述第二牺牲材料层240的材料对光的吸收性能小于所述第一牺牲材料层230的材料对光的吸收性能。
所述第一牺牲材料层230的材料和第二牺牲材料层240的材料不同，且所述第二牺牲材料层的材料对光的吸收性能小于所述第一牺牲材料层的材料对光的吸收性能。
所述第一牺牲材料层230的材料包括：无定形硅或者无定形碳。所述第一牺牲材料层230用于后续形成第一牺牲层231。由无定形硅或无定形碳材料形成的牺牲材料层130比较容易刻蚀，利于后续图形传递，使得形成的半导体结构的性能较好。
所述第二牺牲材料层240的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。所述第二牺牲材料层240用于后续形成第二牺牲层241。
在本实施例中，所述第一牺牲材料层230的材料为：无定形硅，所述第二牺牲材料层240的材料为：氧化硅。
所述第一牺牲材料层230的厚度为：500埃～1000埃。所述第二牺牲材料层240的厚度为：500埃～1000埃。所述厚度指沿垂直于基底200表面方向上的尺寸。
所述第一牺牲材料层230和第二牺牲材料层240两者的厚度之和需要较大，使得后续能够形成具有较大厚度的掩膜侧墙，后续以掩膜侧墙刻蚀所述待刻蚀材料层210时，有利于提高图形传递的稳定性，使得形成的半导体结构的性能较好。
所述第一牺牲材料层230和第二牺牲材料层240的厚度之和为：1000埃～4000埃。
第一牺牲材料层230的厚度选择所述范围的意义在于：若所述尺寸大于2000埃，则厚度较大的第一牺牲材料层230对光的吸收程度较大，使得后续对光刻胶材料层曝光形成图形化的光刻胶层的过程造成影响，导致形成光刻胶层的精准度较差；若所述尺寸小于500埃，不利于后续刻蚀形成第一牺牲层，导致图形传递的稳定性降低，使得形成的半导体结构的性能较差。
所述第二牺牲材料层240的厚度选择所述范围的意义在于：若所述尺寸大于2000埃，由于第二牺牲材料层240相对于第一牺牲材料层230不容易被刻蚀，进而厚度较厚的第二牺牲材料层240不利于图形传递的稳定性，使得形成的半导体结构的性能较差；若所述尺寸小于500埃，则所述第一牺牲材料层230的厚度仍然较大，仍不能有效降低对光的吸收程度，使得形成光刻胶层的精准度较差导致形成的半导体结构的性能较差。
由于所述第二牺牲材料层240的材料对吸光率小于所述第一牺牲材料层230的材料的吸光率，即，所述第二牺牲材料层240对光的吸收程度较低，因此所述第二牺牲材料层240能够减小对光的吸收程度，从而提高图形化的精确度，有利于提高形成的半导体结构的性能。
在本实施例中，还包括：在形成第一牺牲材料层230之前，在所述待刻蚀材料层210上形成缓冲材料层220；形成缓冲材料层220之后，在缓冲材料层220上形成第一牺牲材料层230；在第一牺牲材料层230上形成第二牺牲材料层240。
在本实施例中，所述缓冲材料层220与待刻蚀材料层210接触，第一牺牲材料层230与缓冲材料层220接触，第二牺牲材料层240与第一牺牲材料层230接触。
所述缓冲材料层220能够在后续形成掩膜侧墙和去除第一牺牲层和第二牺牲层时，保护所述待刻蚀材料层210表面不被刻蚀而受到损耗，从而保证了后续以掩膜侧墙刻蚀待刻蚀材料层210时，刻蚀深度容易控制，能够避免发生过刻蚀、刻蚀不完全、或形成于掩膜侧墙两侧的沟槽深度不一致等问题，提高图形传递的稳定性，进而提高形成的半导体结构的性能。
所述缓冲材料层220的材料为硬掩膜材料。在本实施例中，所述缓冲材料层220的材料：为氧化硅。
所述缓冲材料层220的材料和所述第一牺牲材料层230的材料不相同；所述缓冲材料层220与第二牺牲材料层240的材料可以相同，也可以不相同。
形成第二牺牲材料层240后，在所述第二牺牲材料层240上形成图形化的光刻胶层，请结合图6至图7对所述图形化的光刻胶层的形成过程进行详细说明。
请参考图6，在所述第二牺牲材料层240上形成光刻胶材料层250。
所述光刻胶材料层250形成工艺包括：旋涂或者喷涂工艺。
所述光刻胶材料层250的材料为：光刻胶。
在本实施例中，采用旋涂工艺均匀地将光刻胶涂覆于旋转的第二牺牲材料层240上。
在本实施例中，所述形成方法还包括：在形成所述光刻胶材料层250前，在第二牺牲材料层240上形成底部抗反射材料层(图中未示出)。
所述底部抗反射材料层用于防止光线通过后续形成的图形化的光刻胶层后在第二牺牲材料层240表面发生反射，使得光刻胶材料层250能够均匀曝光，从而提高光刻的精准度。
请参考图7，对所述光刻胶材料层250进行曝光显影，形成图形化的光刻胶层251。
具体的，对所述光刻胶材料层250进行曝光，将掩膜版上的图形转移到所述光刻胶材料层250上；使用显影液对曝光之后的光刻胶材料层250进行显影，从而形成图形化的光刻胶层251。
通过对光刻胶材料层250曝光显影形成图形化的光刻胶层251，由于所述第二牺牲材料层240的材料的吸光率小于第一牺牲材料层230的材料，所述第二牺牲材料层240对光的吸收程度降低，因此能够减小对光刻胶层251的形成造成影响，使得形成的光刻胶层251的精确度提高，有利于提高形成的半导体结构的性能。
请参考图8，以图形化的光刻胶层251为掩膜，刻蚀所述第二牺牲材料层240和第一牺牲材料层230，直至暴露出待刻蚀材料层210表面，形成第一牺牲层231和位于第一牺牲层231上的第二牺牲层241。
在本实施例中，以图形化的光刻胶层251为掩膜，刻蚀所述第二牺牲材料层240和第一牺牲材料层230，直至暴露出位于待刻蚀材料层210表面的缓冲料层220表面。
由于形成的图形化的光刻胶层251的精准度较高，从而以所述光刻胶层251为掩膜形成的第一牺牲层231和第二牺牲层241的精准度较高，后续以掩膜侧墙刻蚀所述待刻蚀材料层210时，利于图形传递的稳定性，使得形成的半导体结构的性能较好。
在本实施例中，还包括：形成所述第一牺牲层231和第二牺牲层241后，去除所述图形化的光刻胶层251。
去除所述图形化的光刻胶层251的工艺包括：灰化工艺。
请参考图9，形成所述第一牺牲层231和第二牺牲层241后，在所述第一牺牲层231和第二牺牲层241侧壁表面形成掩膜侧墙260。
所述掩膜侧墙260的形成方法包括：在所述待刻蚀材料层210上形成第一掩膜材料层(图中未示出)，且所述第一掩膜材料层覆盖第二牺牲层241的顶部表面和侧壁表面；回刻蚀所述掩膜材料层，直至暴露出第二牺牲层241的顶部表面和待刻蚀材料层210的顶部表面，形成所述掩膜侧墙260。
所述第一掩膜材料层的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，形成所述第一掩膜材料层的工艺为：原子层沉积工艺。
所述掩膜侧墙260的材料和第一牺牲层231、以及第二牺牲层241的材料不同，有利于后续去除第一牺牲层231和第二牺牲层241时，所述掩膜侧墙260受到的刻蚀损伤较小，进而提高图形传递的稳定性，使得形成的半导体结构的性能较好。
所述第一掩膜材料层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在本实施例中，所述第一掩膜材料层的材料为：氮化硅，相应的，形成的掩膜侧墙260的材料为：氮化硅。
请参考图10，形成所述掩膜侧墙260之后，在所述待刻蚀材料层210上形成掩膜层270，所述掩膜层270覆盖掩膜侧墙260的侧壁表面。
所述掩膜层270的形成方法包括：在所述待刻蚀材料层210上形成第二掩膜材料层(图中未示出)，且所述第二掩膜材料层覆盖第二牺牲层241顶部表面、以及掩膜侧墙260的顶部表面和侧壁表面；回刻蚀所述第二掩膜材料层，暴露出第二牺牲层241顶部表面，形成掩膜层270。
所述掩膜层270的材料包括：含碳聚合物。
所述第二掩膜材料层的形成工艺包括：旋涂工艺。
所述掩膜层270的厚度为：200埃～1000埃。
所述掩膜层270用于后续刻蚀去除第二牺牲层241和第一牺牲层231时，保护待刻蚀材料层210表面被刻蚀而受到损耗，从而提高图形传递的稳定性，从而提高形成的半导体结构的性能。
请参考图11，形成所述掩膜层270之后，采用第一刻蚀工艺去除第二牺牲层241，直至暴露出第一牺牲层231表面。
所述第一刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一刻蚀工艺对掩膜侧墙260的刻蚀速率小于所述第一刻蚀工艺对第二牺牲层241的刻蚀速率，使得去除第二牺牲层241时，所述掩膜侧墙260受到所述第一刻蚀工艺的损伤较小，有利于提高后续图形传递的稳定性，进而提高形成的半导体结构的性能。
由于所述掩膜层270位于待刻蚀材料层210上，当第一刻蚀工艺刻蚀去除第二牺牲层241时，所述掩膜层270能够保护其覆盖的待刻蚀材料层210表面，从而避免第一刻蚀工艺对待刻蚀材料层210表面造成刻蚀损伤，有利于提高图形传递的稳定性，进而提高形成的半导体结构的性能。
请参考图12，去除所述第二牺牲层241之后，采用第二刻蚀工艺去除第一牺牲层231，直至暴露出待刻蚀材料层210表面。
所述第二刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二刻蚀工艺对掩膜侧墙260的刻蚀速率小于所述第二刻蚀工艺对第一牺牲层231的刻蚀速率，使得去除第一牺牲层231时，所述掩膜侧墙260受到所述第二刻蚀工艺的损伤较小，有利于提高后续图形传递的稳定性，进而提高形成的半导体结构的性能。
由于所述掩膜层270位于待刻蚀材料层210上，当第二刻蚀工艺刻蚀去除第一牺牲层231时，所述掩膜层270也能够保护其覆盖的待刻蚀材料层210表面，从而避免第二刻蚀工艺对待刻蚀材料层210表面造成刻蚀损伤，有利于提高图形传递的稳定性，进而提高形成的半导体结构的性能。
请参考图13，去除第一牺牲层231和第二牺牲层241之后，去除所述掩膜层270，直至暴露出待刻蚀材料层210表面。
在本实施例中，去除所述掩膜层270的工艺为：灰化工艺。
所述灰化工艺方法简单，容易实现。
请参考图14，以所述掩膜侧墙260为掩膜，刻蚀所述待刻蚀材料层210。
在本实施例中，以所述掩膜侧墙260为掩膜，刻蚀所述缓冲材料层220和待刻蚀材料层210，直至暴露出基底200表面，形成待刻蚀层图案。
刻蚀所述待刻蚀材料层210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述待刻蚀材料层的工艺为：各向异性的干法刻蚀工艺。所述各向异性的干法刻蚀工艺对掩膜侧墙260的刻蚀速率小于所述各向异性的干法刻蚀工艺对缓冲材料层220和待刻蚀材料层210的刻蚀速率，能够避免掩膜侧墙260受到刻蚀损伤，从而有利于以形貌良好的掩膜侧墙260为掩膜对所述待刻蚀材料层210和位于待刻蚀材料层210表面的缓冲材料层220进行刻蚀，获得形貌良好的待刻蚀图案，进而提高了形成的半导体结构的性能。
在本实施例中，还包括：刻蚀所述待刻蚀材料层210，形成待刻蚀层图案之后，去除所述掩膜侧墙260。
相应的，本发明还提供一种采用上述方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有待刻蚀材料层；
在所述待刻蚀材料层上形成第一牺牲材料层和位于所述第一牺牲材料层上的第二牺牲材料层，且所述第二牺牲材料层对光的吸收程度小于所述第一牺牲材料层对光的吸收程度；
在所述第二牺牲材料层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀所述第二牺牲材料层和第一牺牲材料层，直至暴露出待刻蚀材料层表面，形成第一牺牲层和位于第一牺牲层上的第二牺牲层；
形成所述第一牺牲层和第二牺牲层之后，在所述第一牺牲层和第二牺牲层侧壁表面形成掩膜侧墙；形成所述掩膜侧墙之后，采用第一刻蚀工艺去除第二牺牲层，直至暴露出第一牺牲层表面；采用第二刻蚀工艺去除第一牺牲层，直至暴露出待刻蚀材料层表面；以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀材料层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待刻蚀材料层的材料包括：介质材料、金属材料或者硬掩膜材料。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲材料层的厚度为：500埃～1000埃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二牺牲材料层的厚度为：500埃～1000埃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括：无定形硅或者无定形碳。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二牺牲层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第一牺牲材料层之前，在所述待刻蚀材料层上形成缓冲材料层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述缓冲材料层的材料为硬掩膜材料。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述图形化的光刻胶层的形成方法包括：在所述第二牺牲材料层表面形成光刻胶材料层；对所述光刻胶材料层进行曝光显影，形成图形化的光刻胶层，所述图形化的光刻胶层覆盖第二牺牲层的表面。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜侧墙的形成方法包括：在所述待刻蚀材料层上形成第一掩膜材料层，且所述第一掩膜材料层覆盖第二牺牲层的顶部表面和侧壁表面；回刻蚀所述第一掩膜材料层，直至暴露出第二牺牲层的顶部表面和待刻蚀材料层的顶部表面，形成掩膜侧墙。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜侧墙的材料和第一牺牲层、以及第二牺牲层的材料不同；所述掩膜侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合；所述第一刻蚀工艺对掩膜侧墙的刻蚀速率小于所述第一刻蚀工艺对第二牺牲层的刻蚀速率。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种；所述第二刻蚀工艺对掩膜侧墙的刻蚀速率小于所述第二刻蚀工艺对第一牺牲层的刻蚀速率。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述掩膜侧墙之后，去除第一牺牲层和第二牺牲层之前，在所述待刻蚀材料层表面形成掩膜层，所述掩膜层覆盖掩膜侧墙的侧壁表面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：去除第一牺牲层和第二牺牲层之后，刻蚀待刻蚀材料层之前，去除所述掩膜层，直至暴露出待刻蚀材料层表面；去除所述第一牺牲层、第二牺牲层以及掩膜层之后，以所述掩膜侧墙为掩膜，刻蚀所述待刻蚀材料层。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成方法包括：在所述待刻蚀材料层表面形成第二掩膜材料层，且所述第二掩膜材料层覆盖第二牺牲层顶部表面、以及掩膜侧墙的顶部表面和侧壁表面；回刻蚀所述第二掩膜材料层，暴露出第二牺牲层顶部表面，形成掩膜层。
17.如权利要求14所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括：含碳聚合物；所述掩膜层的厚度为：200埃～1000埃。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述第二掩膜材料层的工艺包括：旋涂工艺。
19.一种采用如权利要求1至18任一项方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910185586.6A CN111696862B (zh) | 2019-03-12 | 2019-03-12 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910185586.6A CN111696862B (zh) | 2019-03-12 | 2019-03-12 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111696862A CN111696862A (zh) | 2020-09-22 |
| CN111696862B true CN111696862B (zh) | 2023-07-18 |
Family
ID=72474577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910185586.6A Active CN111696862B (zh) | 2019-03-12 | 2019-03-12 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111696862B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116216630B (zh) * | 2023-04-28 | 2023-07-21 | 润芯感知科技(南昌)有限公司 | 一种半导体器件及其制造方法 |
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-
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |