CN102376878A - 相变存储器底部电极的制作方法 - Google Patents

Abstract

一种相变存储器底部电极的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；在所述第一介电层与导电插塞上形成第一牺牲层结构，所述第一牺牲层结构部分覆盖导电插塞；在所述第一牺牲层结构的垂直外表面形成第一侧壁结构；移除所述第一牺牲层结构；以所述第一侧壁结构为掩膜，刻蚀所述导电插塞。本发明相变存储器底部电极的制作方法采用自对准技术形成小于光刻工艺最小线宽的硬掩膜，所述硬掩膜用于刻蚀形成底部电极，这使得所述底部电极与相变层的接触面积大幅缩小。

Description

相变存储器底部电极的制作方法

技术领域

本发明涉及半导体技术领域，更为具体的，本发明涉及一种相变存储器底部电极的制作方法。

背景技术

相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于S.R.Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前不挥发存储技术研究的焦点。

在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

目前PCRAM研究的目标在于实现相变存储器操作时的低操作电流和低功耗。PCRAM实现信息的写入和擦除的方式是利用焦耳热使微小区域的相变材料发生相变，相变区域的尺寸越小，发生相变所需的功耗就越低。当器件单元的尺寸越小甚至达到三维纳米尺度，PCRAM的优越性将越充分地体现。尤其在32nm工艺节点以下，相变存储器被认为是最有潜力的新型非易失性存储器。

图1提供了现有一种相变存储器结构，包括底部电极10、顶部电极20、以及底部电极10与顶部电极20之间的相变层30。其中相变层30的晶态转变过程需要较高的温度，一般使用底部电极10对相变层30进行加热，而顶部电极20仅起到互连作用。底部电极10对相变层30的加热效果好坏将直接影响相变存储器的读写速率。

为了获得良好的加热效果，相变存储器一般采用大驱动电流，因此其写操作电流要达到1mA左右，然而驱动电流并不能无限制地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。

还有一种提高加热效果的方法是，缩小底部电极与相变层构成欧姆接触的接触面积，提高接触电阻。然而现有工艺中，底部电极的形成过程主要是先在介电层中形成接触孔，然后再填充金属，但所述形成接触孔的顶部宽度总是大于底部宽度，因此所形成的底部电极呈倒喇叭状，难以进一步缩小底部电极与相变层的接触面积。

因此，需要提供一种新型相变存储器的底部相变存储器底部电极的制作方法，减小底部电极与相变层的接触面积。

发明内容

本发明解决的问题是提供了一种相变存储器底部电极的制作方法，减小底部电极与相变层的接触面积，从而降低存储器操作功耗。

本发明提供了一种相变存储器底部电极的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；

在所述第一介电层与导电插塞上形成第一牺牲层结构，所述第一牺牲层结构部分覆盖导电插塞；

在所述第一牺牲层结构的垂直外表面形成第一侧壁结构；

移除所述第一牺牲层结构；

以所述第一侧壁结构为掩膜，刻蚀所述导电插塞。

与现有技术相比，本发明具有以下优点：

1.采用自对准技术形成小于光刻工艺最小线宽的底部电极，使得所述底部电极与相变层的接触面积大幅缩小，在提高加热效果的同时有效降低器件功耗；

2.所述底部电极先于相变层形成，相变层的制作不会受到底部电极刻蚀工艺的影响；

3.所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。

附图说明

图1是现有的相变存储器的剖面结构图；

图2是本发明相变存储器底部电极制作方法的流程示意图；

图3至图13示出了采用本发明相变存储器底部电极制作方法形成相变存储器的第一实施例；

图14至图21示出了采用本发明相变存储器底部电极制作方法形成相变存储器的第二实施例。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术相变存储器的制作工艺中，底部电极的形成过程主要是先在介电层中形成接触孔，然后再填充金属。但所述形成接触孔的顶部宽度总是大于底部宽度，所形成的底部电极呈倒喇叭状，难以进一步缩小底部电极与相变层的接触面积。特别的，所述接触孔需要由光刻工艺定义出具体图形，光刻工艺的最小线宽限制了所述接触孔面积的缩小。

针对上述问题，本发明的发明人提供了一种利用侧壁结构作为掩膜来刻蚀形成底部电极的方法，所述侧壁结构具有小于光刻工艺最小线宽的面积，这有效减小了底部电极的面积。此外，所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，可以有效避免制作过程中底部电极从半导体衬底的表面脱落的现象出现。

参见图2，示出了本发明相变存储器底部电极制作方法的流程，具体包括：

执行步骤S202，提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；

其中，所述半导体衬底包含有与相变存储器对应的选通管，所述导电插塞的底部连接所述选通管。所述第一介电层可以采用层间介电材料；所述导电插塞用于后续形成底部电极，其材质可以选用常规的电极导电材料，例如多晶硅、钨等导电材料。

执行步骤S204，在所述第一介电层与导电插塞上形成第一牺牲层结构，所述第一牺牲层结构部分覆盖导电插塞；

其中，所述第一牺牲层结构用于在后续形成侧壁结构时起到模具的作用，所述第一牺牲层的边缘形状决定了侧壁结构的形状，进而决定底部电极的形状。优选的，所述第一牺牲层结构位于导电插塞上的边缘图形呈线条状。所述第一牺牲层结构可以采用无定形碳、氮化硅等移除时不破坏导电插塞及第一介电层的材料。

执行步骤S206，在所述第一牺牲层结构的垂直外表面形成第一侧壁结构；

其中，所述第一侧壁结构的形成工艺可以采用等离子刻蚀形成侧壁的方法，例如在第一牺牲层结构外表面、第一介电层及导电插塞表面沉积一层侧壁介电层，然后通过等离子刻蚀去除第一牺牲层顶部表面、以及第一介电层、导电插塞表面的部分，最终残留于第一牺牲层垂直外表面的部分侧壁介电层便形成第一侧壁结构。所述第一侧壁结构的厚度决定了后续相变存储器中底部电极的面积，应当根据需要进行选择。

对于所述第一侧壁结构，需要采用与第一牺牲层结构对应的材料：对于所述第一牺牲层结构为无定形碳的情况下，所述第一侧壁结构为氮氧化硅；对于所述第一牺牲层结构为氮化硅的情况下，所述第一侧壁结构为氧化硅。

执行步骤S208，移除所述第一牺牲层结构；

移除第一牺牲层结构之后，第一侧壁结构即孤立于所述导电插塞的表面，作为后续刻蚀导电插塞的掩膜。

执行步骤S210，以所述第一侧壁结构为掩膜，刻蚀所述导电插塞。

在实际应用中，所述导电插塞的刻蚀主要是为了减小底部电极与其顶部相变层的接触面积；同时，为了避免底部电极的底部与半导体衬底的接触面积减小，所述导电插塞的刻蚀深度应小于导电插塞的厚度。

所述步骤执行后，经过刻蚀处理后的导电插塞即作为相变存储器的底部电极，所述底部电极具有较小的顶部区域。在实际应用中，所述第一侧壁结构的厚度由侧壁介电层的厚度决定，而所述第一侧壁结构的长度通常会超过导电插塞的区域，这导致底部电极的顶部区域呈条状，所述条状区域具有长边与短边。进一步的，可以再重复执行前述步骤，将所述条状的底部电极顶部区域沿其长边方向继续缩小，这样，即可获得进一步缩小的底部电极。下面结合制作相变存储器的具体实施例，对本发明相变存储器底部电极的制作方法做进一步说明。

第一实施例：

参见图3至图13，示出了采用本发明相变存储器底部电极制作方法形成相变存储器的第一实施例的剖面结构示意图。

如图3所示，在半导体衬底301上形成第一介电层302，在所述第一介电层中形成导电插塞303。

具体的，所述半导体衬底301并不局限于单质硅衬底，还可以包括已形成的其他半导体器件、结构等，在相变存储器中，所述半导体衬底301还包括选通管，所述导电插塞303即形成于所述选通管上。

所述第一介电层302可以是常用的介电材料，例如氧化硅、氮化硅或者是两者的混合物等；所述导电插塞303可以是金属材料、多晶硅等导电材料。所述导电插塞303的厚度与所述第一介电层302相同，以保证所述导电插塞与半导体衬底301接触；在具体实施例中，所述导电插塞303的横截面(即沿半导体衬底301平面)呈矩形，所述矩形的短边宽度为30纳米至1000纳米。可选的，所述导电插塞303的横截面形状可以是圆柱形，也可以是多边体柱形等，所述导电插塞303的径宽为30纳米至1000纳米。

如图4所示，在所述第一介电层302与导电插塞303上形成第一牺牲层。具体为无定型碳层304与氮氧化硅层305。

所述无定形碳层304用于后续形成第一牺牲层结构，而所述氮氧化硅层305作为刻蚀无定形碳层304的掩膜。在另一实施例中，可以在所述第一介电层302上依次形成氮化硅层与光刻胶层，以图形化的氮化硅层作为第一牺牲层结构。

如图5所示，图形化氮氧化硅层305，之后，以所述图形化的氮氧化硅层305为掩膜，刻蚀所述无定形碳层，所述刻蚀后的无定形碳层即构成第一牺牲层结构306，所述第一牺牲层结构306部分覆盖导电插塞303，其边缘即位于导电插塞303上。

接着，在所述第一介电层302、导电插塞303以及第一牺牲层结构306上形成第一侧壁介电层307。所述第一侧壁介电层307覆盖第一牺牲层结构306的外表面。

其中，所述第一侧壁介电层307的侧壁形貌将直接影响后续导电插塞303的刻蚀结果，其侧壁形貌越陡直，后续刻蚀导电插塞303也越陡直。进一步的，所述第一侧壁介电层307需要与导电插塞303、第一牺牲层结构306有一定的刻蚀选择比，以确保在后续导电插塞303刻蚀完成后所述第一侧壁介电层307仍保留有一定厚度，以免造成成型后的底部电极的表面损伤。

依据具体实施例的不同，对于所述第一牺牲层结构306为无定形碳时，所述第一侧壁介电层307可以是氮氧化硅，即与无定形碳层上的氮氧化硅层304相同；所述第一牺牲层结构306为氮化硅时，所述第一侧壁介电层307可以是氧化硅。所述第一侧壁介电层307可以采用化学气相沉积方法形成；所述第一侧壁介电层306的厚度直接决定后续第一侧壁结构的厚度，进而影响所述底部电极顶部区域的面积；在具体实施例中，所述第一侧壁介电层307的厚度为10至50纳米。

如图6所示，采用等离子体各向异性刻蚀所述第一侧壁介电层，直至露出第一介电层302、导电插塞303以及第一牺牲层结构306表面，而所述第一牺牲层结构306垂直外表面残留的第一侧壁介电层即形成第一侧壁结构308。

其中，移除所述第一侧壁介电层时，必须将所述导电插塞303、第一牺牲层结构306顶部的第一侧壁介电层及其他介电层完全去除，以保证后续第一牺牲层结构306完全移除，避免残余的第一牺牲层结构306影响底部电极的刻蚀。

参见图11，示出了各向异性刻蚀所述第一侧壁介电层后半导体衬底的俯视示意图。导电插塞303位于第一介电层302中；第一牺牲层结构306形成于所述第一介电层302与导电插塞303上并部分覆盖所述导电插塞303，其边缘位于导电插塞303上。所述第一牺牲层结构306边缘形成有第一侧壁结构308。

如图7所示，移除所述第一牺牲层结构，只保留所述第一牺牲层结构周围的第一侧壁结构308。

在具体实施例中，所述第一牺牲层结构为氮化硅时，采用磷酸湿法腐蚀所述第一牺牲层结构；所述第一牺牲层结构为无定形碳时，采用氧气低温氧化所述无定形碳并将其从半导体衬底上移除。

参见图12，示出了所述第一牺牲层结构移除后半导体衬底的俯视示意图。第一侧壁结构308呈环形分布于第一介电层302及导电插塞303表面，所述环形第一侧壁结构308位于导电插塞303上的区域呈条状。

如图8所示，以所述第一侧壁结构308为掩膜，刻蚀所述导电插塞303，所述残留的部分导电插塞303即为底部电极。

其中，所述第一侧壁结构308作为硬掩膜刻蚀所述导电插塞303后，所述第一侧壁结构308应保留一定厚度，以避免导电插塞303表面受到损伤。同时，所述导电插塞303的刻蚀深度应小于第一介电层302的厚度，以避免刻蚀气体损伤半导体衬底。

特别的，所述导电插塞303的刻蚀深度将影响后续介电层的填充以及平坦化的结果：刻蚀深度过深，则后续介电层的填充可能存在空洞而影响所述底部电极性能；刻蚀深度过浅，虽然后续介电层的填充效果好，但是平坦化过程中可能将所述已制备好的底部电极较小的顶部区域一同去除，从而导致制作工艺失败。

如图9所示，移除所述第一侧壁结构，露出刻蚀后的导电插塞303(即底部电极)的表面。至此，所述底部电极制作完成。

可以看出，由于所述底部电极并非完全刻蚀至半导体衬底，因此，所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，这就避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现，提高了制作工艺的良率。

参见图13，示出了半导体衬底及其中底部电极的俯视示意图。所述底部电极的顶端表面与第一介电层位于同一平面，呈条状结构，所述条状的底部电极的顶端具有长边与短边。

参见图10，在所述底部电极309制作完成后，继续在所述底部电极309上形成相变层及顶部电极，从而完成整个相变存储器的制作。具体包括：

在所述半导体衬底301上继续形成层间介电层，所述层间介电层覆盖所述第一介电层302、底部电极309；

平坦化所述层间介电层，露出底部电极309的表面；由于所述底部电极309的表面与第一介电层302表面位于同一平面，因此，所述底部电极309顶部区域不易受平坦化工艺的影响；

在所述底部电极309上形成相变层310，所述相变层310的底部与底部电极309电连接；

在所述相变层310上形成与顶部电极311，所述顶部电极311的底部与所述相变层310的顶部电连接。

可以看出，采用本发明制作的相变存储器的底部电极先于相变层形成，相变层的制作不会受到底部电极刻蚀工艺的影响，这也提高了器件的良率。

至此，采用本发明相变存储器底部电极制作方法形成的相变存储器制作形成。与现有技术相比，所述相变存储器的底部电极与相变层的接触面积大幅缩小，在提高加热效果的同时有效降低了器件功耗；同时，所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。

第二实施例：

仍如图13所示，经过一次刻蚀后，所述底部电极的顶部区域呈条状结构，所述条状结构底部电极顶部区域沿图13中AA’方向(即短边方向)的宽度较小，但与所述AA’方向垂直方向(即长边方向)的宽度却仍与接触孔的宽度相同。若将垂直于所述AA’方向的宽度进一步缩小，则所述底部电极顶部区域与相变层的接触面积仍可以大幅缩小。

基于此，在第一实施例的基础上，仍可再重复执行所述底部电极的制作方法，将所述条状的导电插塞顶部区域沿另一方向缩小。

本实施例中，底部电极沿图13中AA’方向的制作方法与第一实施例相同(参见图3至图8)，下面仅对沿垂直于所述AA’方向缩小导电插塞顶部区域的工艺步骤进行说明(参见图14)。

如图8所示，在以所述第一侧壁结构308为掩膜刻蚀导电插塞303之后，形成了条状顶部的导电插塞303。

如图14所示，在所述第一介电层302及导电插塞303上继续形成第二介电层(图中未示出)，所述第二介电层填充满导电插塞303被刻蚀的区域，之后，平坦化所述第二介电层，露出导电插塞303表面。

如图15所示，在所述第一介电层302、第二介电层及导电插塞303上形成第二牺牲层结构321，所述第二牺牲层结构321部分覆盖导电插塞303的顶部区域，且所述第二牺牲层结构321的边缘与导电插塞303顶部区域的长边方向相交叉。

之后，在所述第一介电层302、第二介电层、导电插塞303以及第二牺牲层结构321上形成第二侧壁介电层322，所述第二侧壁介电层322覆盖第二牺牲层结构321的外表面。

如图16所示，采用等离子体各向异性刻蚀所述第二侧壁介电层，直至露出第一介电层302、第二介电层、导电插塞303以及第二牺牲层结构321表面，而所述第二牺牲层结构321垂直外表面残留的第二侧壁介电层即形成第二侧壁结构323。

如图17所示，移除所述第二牺牲层结构，只保留所述第二牺牲层结构周围的第二侧壁结构323。

参见图20，示出了所述第二侧壁结构形成后半导体衬底的俯视示意图。所述导电插塞303及第一介电层302上残留第二侧壁结构323呈环形结构，其中，导电插塞303上方的第二侧壁结构323沿BB’方向分布，其与条状顶部的导电插塞303的长边方向相交叉，其交叉区域面积大幅缩小。

如图18所示，以所述第二侧壁结构323为掩膜，再次刻蚀所述导电插塞303，所述导电插塞303的顶部区域进一步缩小，导电插塞303顶端仅保留有第二侧壁结构323与所述导电插塞303的交叉区域。

参见图21，示出了再次刻蚀导电插塞后半导体衬底的俯视示意图。可以看出，相较于第一实施例的底部电极，经过两次刻蚀的底部电极324的顶部区域面积进一步缩小。

如图19所示，在所述底部电极324制作完成后，继续在所述底部电极324上形成相变层325及顶部电极326，从而完成整个相变存储器的制作。

与现有技术相比，本发明相变存储器底部电极的制作方法采用自对准技术形成小于光刻工艺最小线宽的硬掩膜，所述硬掩膜用于刻蚀形成底部电极，这使得所述底部电极与相变层的接触面积大幅缩小；所述底部电极先于相变层形成，相变层的制作不会受到底部电极刻蚀工艺的影响；所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。

需要指出的是，本发明虽以相变存储器为例，但所述底部电极的制作方法，同样适用于其他需要小接触面积的电极制作工艺中。本发明领域技术人员，应当容易基于本发明所公开的技术方案进行推广应用。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种相变存储器底部电极的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；

在所述第一介电层与导电插塞上形成第一牺牲层结构，所述第一牺牲层结构部分覆盖导电插塞；

在所述第一牺牲层结构的垂直外表面形成第一侧壁结构；

移除所述第一牺牲层结构；

以所述第一侧壁结构为掩膜，刻蚀所述导电插塞。

2.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述半导体衬底包含有与相变存储器对应的选通管，所述导电插塞的底部连接所述选通管。

3.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述导电插塞采用多晶硅或金属材料。

4.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第一牺牲层结构采用氮化硅或无定形碳。

5.如权利要求4所述的相变存储器底部电极的制作方法，其特征在于，所述第一牺牲层结构为氮化硅时，采用磷酸湿法腐蚀移除所述第一牺牲层结构；所述第一牺牲层结构为无定形碳时，采用氧气低温氧化所述无定形碳并将其从半导体衬底上移除。

6.如权利要求4所述的相变存储器底部电极的制作方法，其特征在于，所述第一牺牲层结构为氮化硅时，所述第一侧壁结构采用氧化硅；所述第一牺牲层结构为无定形碳时，所述第一侧壁结构采用氮氧化硅。

7.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述在所述第一牺牲层结构的垂直外表面形成第一侧壁结构包括：在所述第一介电层、导电插塞及第一牺牲层结构上形成第一侧壁介电层；各向异性刻蚀所述侧壁介电层，仅保留第一牺牲层结构垂直外表面的第一侧壁介电层。

8.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第一侧壁结构的厚度为10至50纳米。

9.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述以所述第一侧壁结构为掩膜，刻蚀所述导电插塞包括：采用各向异性刻蚀所述导电插塞，以刻蚀后的导电插塞作为底部电极。

10.如权利要求9所述的相变存储器底部电极的制作方法，其特征在于，所述导电插塞的刻蚀深度小于导电插塞的厚度。

11.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，在以所述第一侧壁结构为掩膜，刻蚀所述导电插塞之后，所述刻蚀后的导电插塞的顶部呈具有长边与短边的条形，所述相变存储器底部电极的制作方法还包括：

在所述半导体衬底上继续形成第二介电层，所述第二介电层覆盖刻蚀后的导电插塞及第一介电层表面；

平坦化所述第二介电层，露出导电插塞表面；

在所述半导体衬底上形成第二牺牲层结构，所述第二牺牲层结构部分覆盖导电插塞，且其边缘与导电插塞顶部区域的长边方向相交叉；

在所述第二牺牲层结构的垂直外表面形成第二侧壁结构；

移除第二牺牲层结构；

以所述第二侧壁结构为掩膜，刻蚀所述导电插塞。

12.如权利要求11所述的相变存储器底部电极的制作方法，其特征在于，所述第二牺牲层结构的边缘与导电插塞顶部区域的长边方向相垂直。

13.如权利要求11所述的相变存储器底部电极的制作方法，其特征在于，所述以所述第二侧壁结构为掩膜，刻蚀所述导电插塞包括：采用各向异性刻蚀再次刻蚀所述导电插塞，以刻蚀后的导电插塞作为底部电极。

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