CN113314408A - 一种硬掩膜叠层结构及半导体器件的形成方法 - Google Patents

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Abstract

本发明实施例公开了一种硬掩膜叠层结构，用于自对准双重构图工艺，其特征在于，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。

Description

一种硬掩膜叠层结构及半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种硬掩膜叠层结构及半导体器件的形成方法。
背景技术
自对准双重构图(Self-aligned Double Patterning，SADP)技术可以将图形分辨率提高一倍，广泛应用于28nm以下节点的存储器制造工艺中。
相变存储器，通过电加热的方式使相变存储材料在晶相和非晶相之间切换以实现数据的存储。相变存储材料的相变温度较低，为了在提高存储密度的同时稳定所述相变存储材料的性能，在刻蚀形成相变存储单元的过程中需搭配低温SADP工艺。
目前，高性能、低成本的低温SADP工艺是各半导体厂家研发的重点及难点。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种硬掩膜叠层结构及半导体器件的形成方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种硬掩膜叠层结构，用于自对准双重构图工艺，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；
其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。
上述方案中，所述第一硬掩膜层还包括第一氮氧化硅层，所述第一氮氧化硅层位于所述类金刚石碳层与所述核心层之间。
上述方案中，所述类金刚石碳层的厚度在
Figure BDA0003035000030000021
之间。
上述方案中，所述核心层还包括第二氮氧化硅层，所述第二氮氧化硅层位于所述旋涂的含碳材料层的远离所述第一硬掩膜层的一侧。
上述方案中，所述第二氮氧化硅层的厚度在
Figure BDA0003035000030000022
之间。
上述方案中，所述硬掩膜叠层结构还包括氮化硅层，所述氮化硅层位于所述第一硬掩膜层的远离所述核心层的一侧。
上述方案中，所述硬掩模叠层结构的制备温度在350℃以下。
本发明实施例还提供了一种半导体器件的形成方法，所述方法包括：
提供衬底，在所述衬底上形成待蚀刻层；
在所述待蚀刻层上形成硬掩膜叠层结构；其中，所述硬掩膜叠层结构为上述实施例中任一项所述的硬掩膜叠层结构；
对所述硬掩膜叠层结构进行自对准双重构图，形成目标掩膜图案；
以所述目标掩膜图案为掩膜，刻蚀所述待蚀刻层。
上述方案中，所述对所述硬掩膜叠层结构进行自对准双重构图，形成目标掩膜图案，包括：
对所述硬掩膜叠层结构执行第一次刻蚀以形成图案化的核心层；在所述图案化的核心层的侧壁位置处形成侧墙层；去除所述图案化的核心层；
以所述侧墙层为掩膜，对所述硬掩膜叠层结构执行第二次刻蚀以形成目标掩膜图案，所述目标掩膜图案包括经过所述第二次刻蚀后所述侧墙层的剩余部分及经过所述第二次刻蚀后被图案化的第一硬掩膜层。
上述方案中，所述在所述图案化的核心层的侧壁位置处形成侧墙层，包括：
形成覆盖所述图案化的核心层的间隔材料层；
去除部分所述间隔材料层以形成侧墙层，其中，所述侧墙层位于所述图案化的核心层的侧壁位置处。
上述方案中，所述硬掩膜叠层结构还包括氮化硅层，所述氮化硅层位于所述第一硬掩膜层的远离所述核心层的一侧；
所述以所述目标掩膜图案为掩膜，刻蚀所述待蚀刻层，包括：
以所述目标掩膜图案为掩膜，对所述氮化硅层和所述待蚀刻层进行第三次刻蚀，所述第三次刻蚀停止在所述待蚀刻层的预设厚度处；
以经过所述第三次刻蚀后被图案化的氮化硅层为掩模，从所述待蚀刻层的所述预设厚度处开始，继续刻蚀所述待蚀刻层。
上述方案中，所述待蚀刻层包括相变存储单元叠层。
本发明实施例提供的一种硬掩膜叠层结构及半导体器件的形成方法，其中，所述硬掩膜叠层结构用于自对准双重构图工艺，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。上述硬掩模叠层结构可以在较低的温度下制备，可以应用至基于低温制程的半导体器件的制备工艺中；此外，采用上述硬掩模叠层结构作为自对准双重构图工艺的硬掩模层使用，能够提高小尺寸下线宽的一致性，改善边缘粗糙度及阵列的可重复性，可以实现高性能、低成本的低温自对准双重构图工艺。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1a-1f为现有的自对准双重构图的工艺流程图；
图2为本发明实施例提供的硬掩膜叠层结构的示意图；
图3为本发明实施例提供的半导体器件的形成方法的流程框图；
图4a-4i为本发明实施例提供的半导体器件的形成方法的工艺流程图；
图5为本发明实施例提供的相变存储单元叠层的结构示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在28nm的制程节点，图像的节距尺寸(pitch size)是90nm，已经接近193nm光刻机的极限，即80nm的节距尺寸。自对准双重构图(Self-aligned Double Patterning，SADP)技术可以将图形分辨率提高一倍，广泛应用于28nm以下节点的逻辑电路制造工艺和存储器制造工艺。
目前，各半导体厂家的自对准双重构图工艺的流程类似，但是所使用硬掩膜叠层结构的材料不同，在线宽一致性(CDU)，边缘粗糙度(LER)，阵列可重复性以及生产成本上各有优劣。
图1a-1f为现有的自对准双重构图的工艺流程图。如图1a所示，提供衬底11，在所述衬底11上依次形成待蚀刻层13、硬掩膜叠层结构15及图案化的光刻胶层17。其中，硬掩膜叠层结构15包括氮化硅层151和核心层153。
接下来，如图1b所示，将所述图案化的光刻胶层17的图案转移至核心层153上，形成图案化的核心层153'。
然后，在图案化的核心层153'上形成间隔层16，如图1c所示。
对所述间隔层16进行回蚀刻，得到侧墙层16'，所述侧墙层16'位于所述图案化的核心层153'的侧壁位置处，如图1d所示。通过控制所述间隔层16的厚度以及所述回刻蚀的工艺参数，可以使得所述侧墙层16'的线宽与所述核心层153'的线宽一致。
接着，去除核心层153'，如图1e所示。
最后，以所述侧墙层16'为掩膜，对所述氮化硅层151进行刻蚀，将所述侧墙层16'的图案转移至所述氮化硅层151，得到图案化的氮化硅层151'，如图1f所示。所述图案化的氮化硅层151'的周期是所述图案化的光刻胶层17的周期的一半，实现了空间图形密度的倍增。
在上述自对准双重构图的工艺流程中，间隔材料层16与硬掩膜叠层结构15的材料的选取是工艺成功的关键。
然而，现有的自对准双重构图工艺中使用的硬掩膜叠层结构的材料的制备温度都较高，在应用至基于低温制程的半导体器件，如相变存储器的制备工艺中时，会改变相变存储材料的性能，且在线宽一致性，边缘粗糙度及阵列可重复性等方面还需提高。
基于此，提出了本发明实施例的以下技术方案。
本发明实施例提供了一种硬掩膜叠层结构，用于自对准双重构图工艺，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。
上述硬掩模叠层结构可以在较低的温度下制备，可以应用至基于低温制程的半导体器件，如相变存储器的自对准双重构图工艺中。但不限于此，所述硬掩模叠层结构也可以应用至其他的半导体器件的自对准双重构图工艺中。
上述硬掩膜叠层结构在应用至相变存储器的制备工艺中时可以稳定相变存储材料的性能。
上述硬掩膜叠层结构还可以提高小尺寸下线宽的一致性，改善边缘粗糙度及阵列的可重复性，在应用至自对准双重构图工艺中时可以实现高性能、低成本的低温自对准双重构图工艺。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2为本发明实施例提供的硬掩膜叠层结构的示意图。如图所示，所述硬掩膜叠层结构25包括层叠设置的第一硬掩膜层253和核心层255；其中，所述第一硬掩膜层253包括类金刚石碳层2531，所述核心层255包括旋涂的含碳材料层2551。
所述类金刚石碳层可以采用物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)制备得到。
所述类金刚石碳层的厚度优选在
Figure BDA0003035000030000071
之间，例如
Figure BDA0003035000030000072
所述旋涂的含碳材料层是通过旋涂的方式形成在所述第一硬掩膜层上；进一步的，该旋涂的含碳材料层可以为不含氟的含碳材料。
为保证膜层的均一性，形成的旋涂的含碳材料层应保证足够的厚度。在一些具体的实施例中，所述旋涂的含碳材料层的厚度可以在
Figure BDA0003035000030000073
之间，在更具体的实施例中，所述旋涂的含碳材料层的厚度在
Figure BDA0003035000030000074
之间，例如
Figure BDA0003035000030000075
在一实施例中，所述第一硬掩膜层253还包括第一氮氧化硅层2533，所述第一氮氧化硅层2533位于所述类金刚石碳层2531与所述核心层255之间。
所述第一氮氧化硅层的存在可以进一步提高线宽一致性。
所述第一氮氧化硅层的制备方法可以是物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)。
所述第一氮氧化硅层的厚度可以在
Figure BDA0003035000030000076
之间；在一个具体的实施例中，所述第一氮氧化硅层的厚度在
Figure BDA0003035000030000077
之间，例如
Figure BDA0003035000030000078
在一实施例中，所述核心层255还包括第二氮氧化硅层2553，所述第二氮氧化硅层2553位于所述旋涂的含碳材料层2551的远离所述第一硬掩膜层253的一侧。
所述第二氮氧化硅层的形成方法包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)等。所述第二氮氧化硅层的厚度不宜过厚，也不宜过薄；所述第二氮氧化硅层的厚度过厚，会使得后续形成在其上的间隔材料层无法完全阻挡第二氮氧化硅层的侧壁，导致线桥(line bridge)的出现；所述第二氮氧化硅层的厚度过薄，则在后续刻蚀时无法为其下层的结构提供更好的保护。在一实施例中，所述第二氮氧化硅层的厚度在
Figure BDA0003035000030000079
之间；在一个具体的实施例中，所述第二氮氧化硅层的厚度在
Figure BDA0003035000030000081
之间，例如
Figure BDA0003035000030000082
在一实施例中，所述第一氮氧化硅层和所述第二氮氧化硅层具有相同的厚度。
在一实施例中，所述硬掩膜叠层结构25还包括氮化硅层251，所述氮化硅层251位于所述第一硬掩膜层253的远离所述核心层255的一侧。
所述氮化硅层可以采用物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)等方法制备得到。
所述氮化硅层的厚度优选在
Figure BDA0003035000030000083
之间，例如
Figure BDA0003035000030000084
在上述实施例中，构成所述硬掩膜叠层结构的各个材料层可以在较低的温度下制备。
在一些实施例中，所述硬掩膜叠层结构的制备温度在350℃以下；
需要说明的是，所述硬掩膜叠层结构的制备温度在350℃以下，是指构成所述硬掩膜叠层结构的各材料层的制备温度均在350℃以下。所述制备温度不仅指某一材料层的沉积温度或形成温度，也包括沉积完成后进行后处理的温度。
在一具体的实施例中，所述硬掩膜叠层结构的制备温度在200℃～350℃之间。
本发明实施例还提供了一种半导体器件的形成方法，如图3所示，所述方法包括以下步骤：
步骤301、提供衬底，在所述衬底上形成待蚀刻层；
步骤302、在所述待蚀刻层上形成硬掩膜叠层结构；其中，所述硬掩膜叠层结构为前述实施例中任一个所述的硬掩膜叠层结构；
步骤303、对所述硬掩膜叠层结构进行自对准双重构图，形成目标掩膜图案；
步骤304、以所述目标掩膜图案为掩膜，刻蚀所述待蚀刻层。
下面，结合图4a-4i对本发明实施例的半导体器件的形成方法再做进一步详细的说明。
首先，如图4a所示，执行步骤301，提供衬底21，在所述衬底21上形成待蚀刻层23。
所述衬底的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。
所述待蚀刻层用于形成所述半导体器件；所述待蚀刻层可以为单层薄膜，也可以包括多层薄膜。
接着，如图4b所示，执行步骤302，在所述待蚀刻层23上形成硬掩膜叠层结构25，所述硬掩膜叠层结构25包括前述实施例中任一项所述的硬掩膜叠层结构，在此不再赘述。
然后，执行步骤303，对所述硬掩膜叠层结构25进行自对准双重构图，形成目标掩膜图案28，如图4c-4g所示。
上述自对准双重构图包括如下步骤：
首先，在所述硬掩膜叠层结构25上形成图案化的光刻胶层27，如图4c所示；所述图案化的光刻胶层27用于保护其下的所述核心层255免于后续的蚀刻步骤。
在一实施例中，所述光刻胶层27的线宽为41nm。
接着，以所述图案化的光刻胶层27为掩膜，对所述硬掩膜叠层结构25执行第一次刻蚀以形成图案化的核心层255'。
在一实施例中，所述图案化的核心层255'包括图案化的旋涂的含碳材料层2551'。
在一实施例中，所述图案化的核心层255'包括图案化的第二氮氧化硅层2553'和图案化的旋涂的含碳材料层2551'。
接下来，在所述图案化的核心层255'上形成间隔材料层26，如图4d所示。
所述间隔材料层26用于后续形成侧墙层26'，其材料可以为氮化物、硅的氧化物或者其他合适的材料。
在一具体的实施例中，所述间隔材料层为氧化硅。
所述间隔材料层的形成方法可以为化学气相沉积法(CVD)、原子层沉积法(ALD)等。在一实施例中，选用原子层沉积法(ALD)形成所述间隔层。由于原子层沉积法具有更好的填充性能，可以保证形成的间隔层良好地覆盖图案化的核心层的侧壁区域，进而保证后续形成的侧墙层的品质和良率。
在形成间隔材料层26后，对所述间隔材料层26进行回蚀刻，得到侧墙层26'，所述侧墙层26'位于所述图案化的核心层255'的侧壁位置处，如图4e所示。
通过控制所述间隔材料层26的厚度以及所述回刻蚀的工艺参数，可以控制所述侧墙层26'的线宽。
接着，去除图案化的核心层255'，如图4f所示。
所述侧墙层26'的周期是所述图案化光刻胶层27的周期的一半，实现了空间图形密度的倍增。
以所述侧墙层26'为掩膜，对所述硬掩膜叠层结构25执行第二次刻蚀以形成目标掩膜图案28，如图4g所示。在一实施例中，所述目标掩膜图案28包括经过所述第二次刻蚀后所述侧墙层的剩余部分26”及经过所述第二次刻蚀后被图案化的第一硬掩膜层253'。
在一实施例中，所述图案化的第一硬掩膜层253'包括图案化的类金刚石碳层2531'。
在一实施例中，所述图案化的第一硬掩膜层253'包括图案化的第一氮氧化硅层2533'和图案化的类金刚石碳层2531'。
在完成了所述硬掩膜叠层结构25的双重构图后，执行步骤304，以所述目标掩膜图案28为掩膜，刻蚀所述待蚀刻层23。
在一实施例中，以所述目标掩膜图案28为掩膜，刻蚀所述待蚀刻层23，包括：
以所述目标掩膜图案28为掩膜，对所述氮化硅层251和所述待蚀刻层23进行第三次刻蚀，所述第三次刻蚀停止在所述待蚀刻层23的预设厚度处；
并以经过所述第三次刻蚀后被图案化的氮化硅层251'为掩模，从所述待蚀刻层23的所述预设厚度处开始，对所述待蚀刻层23继续刻蚀，得到图案化的待蚀刻层23'，如图4i所示。
可以理解的是，在所述第三次刻蚀的步骤中，所述目标掩膜图案被完全移除。
所述预设厚度是可以根据需求提前设定的，可以理解的是，在继续刻蚀所述待蚀刻层前，可以包括其他工艺步骤，如在已刻蚀的待蚀刻层的侧壁沉积保护薄膜的工艺等。
在一实施例中，所述待蚀刻层包括相变存储单元叠层，所述相变存储单元叠层用于形成相变存储器。
如图5所示，所述相变存储单元叠层包括自下往上设置的导电线层231、第一电极层232、选通层233、第二电极层234、相变存储层235和第三电极层236；其中，所述导电线层231用于形成相变存储器中的字线或位线。
可以理解的是，所述相变存储单元叠层不限于图5中示出的各材料层，其还可以包括其他材料层。
在一具体的实施例中，刻蚀所述相变存储单元叠层，包括：
以目标掩膜图案28为掩膜，对氮化硅层251和相变存储单元叠层进行第三次刻蚀，所述第三次刻蚀停止在所述第二电极层234的上表面；
并以经过所述第三次刻蚀后被图案化氮化硅层251'为掩模，从所述第二电极层234的上表面开始，对所述相变存储单元叠层继续刻蚀至得到垂直的相变存储单元。
相比于现有的自对准双重构图工艺，本发明实施例提供的自对准双重构图工艺可以稳定相变存储材料的性能；此外，通过本发明实施例提供的自对准双重构图工艺获得的相变存储单元具有更好的线宽一致性和边缘粗糙度。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种硬掩膜叠层结构，用于自对准双重构图工艺，其特征在于，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；
其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。
2.根据权利要求1所述的硬掩膜叠层结构，其特征在于，所述第一硬掩膜层还包括第一氮氧化硅层，所述第一氮氧化硅层位于所述类金刚石碳层与所述核心层之间。
3.根据权利要求1所述的硬掩膜叠层结构，其特征在于，所述类金刚石碳层的厚度在
Figure FDA0003035000020000011
之间。
4.根据权利要求1所述的硬掩膜叠层结构，其特征在于，所述核心层还包括第二氮氧化硅层，所述第二氮氧化硅层位于所述旋涂的含碳材料层的远离所述第一硬掩膜层的一侧。
5.根据权利要求4所述的硬掩膜叠层结构，其特征在于，所述第二氮氧化硅层的厚度在
Figure FDA0003035000020000012
之间。
6.根据权利要求1所述的硬掩膜叠层结构，其特征在于，所述硬掩膜叠层结构还包括氮化硅层，所述氮化硅层位于所述第一硬掩膜层的远离所述核心层的一侧。
7.根据权利要求1-6中任一项所述的硬掩膜叠层结构，其特征在于，所述硬掩模叠层结构的制备温度在350℃以下。
8.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上形成待蚀刻层；
在所述待蚀刻层上形成硬掩膜叠层结构；其中，所述硬掩膜叠层结构为权利要求1-7任一项所述的硬掩膜叠层结构；
对所述硬掩膜叠层结构进行自对准双重构图，形成目标掩膜图案；
以所述目标掩膜图案为掩膜，刻蚀所述待蚀刻层。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述对所述硬掩膜叠层结构进行自对准双重构图，形成目标掩膜图案，包括：
对所述硬掩膜叠层结构执行第一次刻蚀以形成图案化的核心层；在所述图案化的核心层的侧壁位置处形成侧墙层；去除所述图案化的核心层；
以所述侧墙层为掩膜，对所述硬掩膜叠层结构执行第二次刻蚀以形成目标掩膜图案，所述目标掩膜图案包括经过所述第二次刻蚀后所述侧墙层的剩余部分及经过所述第二次刻蚀后被图案化的第一硬掩膜层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述在所述图案化的核心层的侧壁位置处形成侧墙层，包括：
形成覆盖所述图案化的核心层的间隔材料层；
去除部分所述间隔材料层以形成侧墙层，其中，所述侧墙层位于所述图案化的核心层的侧壁位置处。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述硬掩膜叠层结构还包括氮化硅层，所述氮化硅层位于所述第一硬掩膜层的远离所述核心层的一侧；
所述以所述目标掩膜图案为掩膜，刻蚀所述待蚀刻层，包括：
以所述目标掩膜图案为掩膜，对所述氮化硅层和所述待蚀刻层进行第三次刻蚀，所述第三次刻蚀停止在所述待蚀刻层的预设厚度处；
以经过所述第三次刻蚀后被图案化的氮化硅层为掩模，从所述待蚀刻层的所述预设厚度处开始，继续刻蚀所述待蚀刻层。
12.根据权利要求8-11任一项所述的半导体器件的形成方法，其特征在于，所述待蚀刻层包括相变存储单元叠层。
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