CN108630723A - 热优化相变存储器单元及其制造方法 - Google Patents

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Abstract

本申请涉及热优化相变存储器单元及其制造方法。一种热优化相变存储器单元包含安置于第一电极与第二电极之间的相变材料元件。所述第二电极包含所述第一电极上方的具有第一热阻率的热绝缘区域及内插于所述相变材料元件与所述热绝缘区域之间的金属接触区域，其中金属接触层具有低于所述第一热阻率的第二热阻率。

Description

热优化相变存储器单元及其制造方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2014年05月12日、申请号为201480028746.1、发明名称为“热优化相变存储器单元及其制造方法”的发明专利申请案。
技术领域
本文所揭示的标的物大体上涉及集成电路中的装置，且特定来说，涉及并入硫族化物材料的装置。
背景技术
并入相变材料(例如，硫族化物材料)的装置(例如(举例来说)开关及存储元件)可发现于各种电子装置中。举例来说，并入相变材料的装置可用于计算机、数码相机、蜂窝电话、个人数字助理等等中。系统设计者可在针对特定应用来确定是否并入相变材料及并入相变材料的方式时考虑的因素可包含(举例来说)物理大小、存储密度、可延展性、操作电压及电流、读取/写入速度、读取/写入通量、传输速率及/或电力消耗。系统设计者所关注的其它实例因素包含制造成本及/或制造难易性。
发明内容
本申请的一个实施例涉及一种电子装置，其包括：第一电极；位于所述第一电极上的硫族化物材料元件；以及位于所述硫族化物材料元件上的第二电极，所述第二电极包括具有第一热阻率的热绝缘区域以及位于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域，所述金属接触区域具有低于所述第一热阻率的第二热阻率。
本申请的另一实施例涉及一种电子装置，其包括：第一电极；位于所述第一电极上的硫族化物材料元件；以及位于所述硫族化物材料元件上的第二电极，所述第二电极包括热绝缘区域以及内插于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域。
本申请的又一实施例涉及一种制造电子装置的方法，其包括：形成第一电极；在所述第一电极上形成硫族化物材料元件；以及在所述硫族化物材料元件上形成第二电极；以及在所述第二电极上形成金属存取线，其中形成所述第二电极包括：在所述硫族化物材料元件上形成金属接触区域；以及在所述金属接触区域上形成包含碳的热绝缘区域，所述热绝缘区域具有第一热阻率，所述第一热阻率大于所述金属接触区域的第二热阻率；其中形成所述第一电极包括：形成包含碳的第二热绝缘区域；以及形成内插于所述硫族化物材料元件和所述第二热绝缘区域之间的第二金属接触区域，所述第二热绝缘区域具有第三热阻率，所述第三热阻率大于所述第二金属接触区域的第四热阻率。
本申请的另一实施例涉及一种制造电子装置的方法，其包括：形成第一电极；在所述第一电极上形成硫族化物材料元件；在所述硫族化物材料元件上形成第二电极，所述第二电极包括在所述硫族化物材料元件上的金属接触区域以及在所述金属接触区域上包含碳的热绝缘区域，其中所述热绝缘区域具有第一热阻率，并且所述金属接触区域具有比所述第一热阻率低的第二热阻率；以及在所述第二电极上形成存取线并沿第一方向延伸，其中所述存取线和至少所述第二电极具有在与所述第一方向交叉的第二方向上测量的相同标称宽度。
本申请的另一实施例涉及一种制造电子装置的方法，其包括：形成在第一方向上延伸的第一存取线、在与所述第一方向交叉的第二方向上延伸的第二存取线以及垂直内插于所述第一存取线和所述第二存取线之间的硫族化物材料元件；以及形成垂直内插于所述硫族化物材料元件与所述第一存取线之间的电极，其中所述电极包括含碳且具有第一热阻率的热绝缘区域以及内插于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域，所述金属接触区域具有低于所述第一热阻率的第二热阻率，其中形成所述电极包括图案化和蚀刻以在单个光掩模层级内限定所述电极和所述第一存取线路的至少一个尺寸，使得所述电极和所述第一存取线在所述第二方向上具有相同的第一标称横向尺寸。
附图说明
图1为描绘根据一个实施例的交叉点存储器阵列的三维说明图。
图2A为描绘根据一个实施例的沿列线截取的相变存储器单元的横截面的说明图。
图2B为描绘根据一个实施例的沿行线截取的相变存储器单元的横截面的说明图。
图3A为描绘根据另一实施例的沿列线截取的相变存储器单元的横截面的说明图。
图3B为描绘根据另一实施例的沿行线截取的相变存储器单元的横截面的说明图。
图4A为描绘根据另一实施例的沿列线截取的相变存储器单元的横截面的说明图。
图4B为描绘根据另一实施例的沿行线截取的相变存储器单元的横截面的说明图。
具体实施方式
并入相变材料的装置(例如，存储器装置)可发现于各种电子装置中。举例来说，并入相变材料的装置可用于计算机、数码相机、蜂窝电话、个人数字助理等等中。系统设计者可在针对特定应用来确定装置的稳定性时考虑的因素(其与并入相变材料的装置相关)可包含(举例来说)物理大小、存储密度、可延展性、操作电压及电流、读取/写入速度、读取/写入通量、传输速率及/或电力消耗。系统设计者所关注的其它实例因素包含制造成本及/或制造难易性。
特定来说，并入相变材料的存储器装置可提供优于其它存储器装置(例如，快闪存储器装置及动态随机存取存储器装置(DRAM))的若干性能优点。举例来说，一些相变存储器装置可为非易失性的；即，如果无任何外部电力供应到存储器装置，那么存储器装置的物理状态及电状态在保留时间(例如，一年以上)内无实质变化。另外，一些相变存储器装置可提供快速读取及写入存取时间(例如，快于10纳秒)及/或高读取及写入存取带宽(例如，大于每秒100百万位)。另外，一些相变存储器装置可布置于极高密度的存储器阵列(例如，在与局部电镀金属连接的最小存储器阵列单元中具有超过1百万个单元的交叉点阵列)中。
相变存储器装置相对于上述特性的性能取决于许多因素。特定来说，存储器装置内的相变材料元件具有良好热隔离性及相变材料元件与介接电极之间的低电阻可减少编程所述装置所需的能量且减少装置与装置的热扰动(即，热串扰)。此外，相变材料与介接电极之间具有低电阻也可改进读取操作期间的存储器装置的信噪比。然而，提供良好热隔离性可导致与低界面电阻的折衷，且反之亦然。举例来说，介接电极通常包括金属、其可与相变材料元件形成低电阻接触点。然而，此类低接触材料也趋向于成为良好热导体，即，提供不良热隔离性。因此，需要一种具有相变材料元件(其具有低电阻及良好热隔离性)的热局限相变存储器装置。尽管本文已相对于存储器阵列来描述实施例，但应了解，如本文所描述具有减小的界面电阻的热局限性相变存储器装置也可具有存储器阵列背景外的应用。
图1展示根据本发明的一个实施例的具有N×M个相变存储器单元的交叉点存储器阵列10的部分。交叉点存储器阵列10包括第一到第N列线20-1、20-2…及20-N、第一到第M行线22-1、22-2…及22-M、及多个存储器单元，所述多个存储器单元安置于由第一到第N列线及第一到第M行线形成的相交点的至少一个子集处。
交叉点存储器阵列10包含呈第一到第N列线20-1、20-2…及20-N的形式的存取线，其可称为数字线，例如，位线(BL)。交叉点阵列10也包含呈第一到第M行线22-1、22-2…及22-M的形式的交叉存取线，其可称为字线(WL)。列线及行线以及其替代名称的涉及内容可互换。在此实施例中，坐标轴标记12指示：第一到第N列线20-1、20-2…及20-N沿y方向(在本文也称为列方向)上延伸，且第一到第M行线22-1、22-2…及22-M在x方向(在本文也称为行方向)上定向。如所说明，第一到第N列线20-1、20-2…及20-N实质上彼此平行。类似地，第一到第M行线22-1、22-2…22-M实质上彼此平行。然而，其它实施例为可能的，且字线及数字线可具有非垂直定向。通常，行线彼此平行且列线以某一角度彼此平行，使得所述列线与所述行线交叉。如本文所使用，术语“实质上”意指经修改的特性无需绝对，但足够接近以便实现特性的优点。
交叉点存储器阵列10进一步包含安置于由第一到第N列线及第一到第M行线形成的相交点的至少一个子集处的多个存储器单元。在此配置中，交叉点存储器阵列10包含高达N×M个存储器单元。然而，为清楚起见，图1中仅展示四个相变存储器单元。如所说明，在图1的实例中，所述四个相变存储器单元包含分别位于第n列线20-n与第m行线22-m的相交点、第n列线20-n与第(m+1)行线22-(m+1)的相交点、第(n+1)列线20-(n+1)与第m行线22-m的交叉点、及第(n+1)列线20-(n+1)与第(m+1)行线22-(m+1)的交叉点处的第一存储器单元30a到第四存储器单元30d。在此实例中，应了解，四个存储器单元30a到30d中的每一者在x方向上具有两个最接近的相邻单元，在y方向上具有两个最接近的相邻单元，且在x方向与y方向之间的对角线方向上具有四个次接近的相邻单元。举例来说，在x方向上，第一单元30a具有两个最接近的相邻单元，即，第(n-1)列线20-(n-1)与第m行线22-m的相交点处的第五存储器单元30e(未展示)及第(n+1)列线20-(n+1)与第m行线22-m的相交点处的第三存储器单元30c。此外，在y方向上，第一单元30a具有两个最接近的相邻单元，即，第n列线20-n与第(m-1)行线22-(m-1)的相交点处的第八存储器单元30h(未展示)及第n列线20-n与第(m+1)行线22-(m+1)的相交点处的第二存储器单元30b。此外，在两个对角线方向上，第一单元30a具有四个次接近的相邻单元，即，第(n+1)列线20-(n+1)与第(m+1)行线22-(m+1)的相交点处的第四存储器单元30d、第(n-1)列线20-(n-1)与第(m+1)行线22-(m+1)的相交点处的第六存储器单元30f(未展示)、第(n-1)列线20-(n-1)与第(m-1)行线22-(m-1)的相交点处的第七存储器单元30g(未展示)、及第(n+1)列线20-(n+1)与第(m-1)行线22-(m-1)的相交点处的第九存储器单元30i(未展示)。
在一个实施例中，列线可包括：合适的导电及/或半导电材料，其包含n型掺杂多晶硅、p型掺杂多晶硅；金属，其包含Al、Cu及W；导电金属氮化物，其包含TiN、TaN及TaCN。此外，在各种实施例中，下述顶部电极及底部电极可包括：合适的导电材料，其包含掺杂半导体(例如，n型掺杂多晶硅及p型掺杂多晶硅)及/或金属材料(例如，包含C、Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W的金属)；导电金属氮化物，其包含TiN、TaN、WN及TaCN；导电金属硅化物，其包含钽硅化物、钨硅化物、镍硅化物、钴硅化物及钛硅化物；及导电金属氧化物，其包含RuO2。在一些实施例中，行线也可包括与列线相同或相似的导电及/或半导电材料。
在图1中，根据一个实施例，存储器单元30a到30d中的每一者配置成堆叠配置以包含第m行线22-m及第(m+1)行线22-(m+1)中的一者上的第一选择器节点38a到第四选择器节点38d、选择器节点38a到38d上的第一底部电极36a到第四底部电极36d、底部电极36a到36d上的第一存储节点34a到第四存储节点34d、及存储节点34a到34d上的第一顶部电极32a到第四顶部电极32d。堆叠配置的其它实施例为可能的。举例来说，堆叠配置内的存储节点34a到34d及选择器节点38a到38d的位置可彼此互换。
在一个实施例中，存储节点34a到34d中的每一者包含相变材料。合适的相变材料包含硫族化物组合物，例如，包含铟(In)-锑(Sb)-碲(Te)(IST)合金系统(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等)内的元素中的至少两者的合金、包含锗(Ge)-锑(Sb)-碲(Te)(GST)合金系統(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等)内的元素中的至少两者的合金、及其它硫族化物合金系统。如本文所使用，带连字符的化学组合物符号指示包含于特定混合物及化合物中的元素、且意欲表示涉及所指示元素的所有化学计量。可用于相变存储节点中的其它硫族化物合金系统包含(举例来说)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。
当选择器节点38a到38d包含于存储器单元30a到30d中时，选择器节点38a到38d可通过一侧上的底部电极36a到36d来电耦合到存储节点34a到34d且电连接到另一侧上的行线22以形成两个终端选择器装置。
根据一个实施例，当选择器节点38a到38d包括硫族化物材料时，两个终端选择器装置可为双向阈值开关(OTS)。在此实施例中，选择器节点可包含硫族化物组合物，其包含上文针对存储器节点所描述的硫族化物合金系统中的任一者。另外，所述选择器节点可进一步包括一元素以抑制结晶，例如，砷(As)。当添加例如As的元素时，所述元素通过约束合金的任何非暂时性成核及/或生长而抑制结晶。相应地，当横跨选择器节点38a到38d而施加超过阈值电压的电势时，选择器节点38a到38d可经配置以切换到导电状态。另外，可维持所述导电状态，同时维持横跨所述选择器节点的足够保持电流。实例包含Te-As-Ge-Si、Ge-Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge-Bi-Te-Se、Ge-As-Sb-Se、Ge-As-Bi-Te及Ge-As-Bi-Se等。
根据另一实施例，选择器节点38a到38d可形成基于半导体的选择器装置(例如，双极结型晶体管(BJT))的部分。举例来说，在一个实施例中，选择器节点38a到38d中的每一者可为p型半导体以形成PNP BJT的p型发射极区域。选择器节点38a到38d中的每一者可连接到行线22中的一者，行线22可为形成所述PNP BJT的n型基极区域的n型半导体。行线22中的每一者又可安置于形成所述PNP BJT的p型集电极区域的p型半导体(例如，p型衬底)上。在图1的实施例中，形成p型发射极区域的选择器节点38a及38c由形成第一共同基极区域的行线22-m连接。所述第一共同基极区域可进一步沿x方向接触到第一基极接触点(未展示)处的上金属水平。类似地，形成p型发射极区域的选择器节点38b及38d由形成第二共同基极区域的行线22-(m+1)连接。所述第二共同基极区域可进一步沿x方向接触到第二基极接触点(未展示)的上金属水平。所属领域的技术人员应了解，行线22中的每一者可形成连接合适数目的发射极区域的共同基极区域。举例来说，与共同基极区域接触的发射极区域的数目可为4、8、16、32、64或64以上。所属领域的技术人员也应了解，依据PNP BJT类推，也可以类似方式形成NPN BJT。另外，在其它实施例中，p型发射极区域未连接到共同基极区域。
在一个实施例中，安置于由第一到第N列线20-1、20-2…及20-N中的任一者及第一到第M行线22-1、22-2、…、22-M中的任一者形成的相交点处的存储器单元中的任一者可具有相对较高电阻状态的电阻状态(也称为RESET状态)，其可表示包含实质非晶区域的存储节点34中的相变材料的状态。类似地，存储器单元中的任一者可具有可为相对较低电阻状态的电阻状态(也称为SET状态)，其可表示实质上结晶的存储节点34中的相变材料的状态。依据此实施方案，高电阻状态及低电阻状态可对应于每存储器单元单个位的存储器系统中的“1”状态及“0”状态。然而，当状态“1”及“0”为关于高电阻状态及低电阻状态时，其可互换地用于表示相对者。举例来说，高电阻状态可称为“0”状态，且低电阻状态可称为“1”状态。
在其它实施例中，安置于由列线及行线中的任一者形成的相交点处的存储器单元中的任一者可具有可为中间电阻状态的电阻状态。举例来说，存储器单元中的任一者可具有为第一电阻状态、第二电阻状态、第三电阻状态及第四电阻状态中的任一者的电阻状态，其中第一电阻状态的电阻大于第二电阻状态的电阻，第二电阻状态的电阻大于第三电阻状态的电阻，且第三电阻状态的电阻大于第四电阻状态的电阻。依据此实施方案，第一电阻状态、第二电阻状态、第三电阻状态及第四电阻状态可对应于每单元两个位的存储器系统中的“11”状态、“10”状态、“01”状态及“00”状态。其它实施例为可能的，其中第一电阻状态到第八电阻状态表示每单元三个位的存储器系统中的状态，且其中第一电阻状态到第十六电阻状态表示每单元四个位的存储器系统中的状态。
在一个实施例中，可通过存取操作而存取安置于由第一到第N列线20-1、20-2…及20-N中的任一者及第一到第M列线22-1、22-2…及22-M中的任一者形成的相交点处的存储器单元中的任一者。存取操作可为写入存取操作、擦除存取操作或读取存取操作。写入存取操作(否则称为编程操作或RESET操作)将存储器单元的电阻状态从相对较低电阻状态改变到相对较高电阻状态。类似地，擦除操作(否则称为SET操作)将存储器单元的电阻状态从相对较高电阻状态改变到相对较低电阻状态。然而，当术语“写入”及“擦除”为关于RESET操作及SET操作时，其可互换地用于表示相对者。举例来说，擦除操作可称为SET操作，且编程或写入操作可称为RESET操作。
在一实施例中，可在位可寻址存取模式中个别地存取安置于由列线及行线中的任一者形成的相交点处的存储器单元中的每一者。在位可寻址存储模式中，待存取的存储器可为位于由选定第n列线20-n及选定第m行线22-m形成的相交点处的存储器单元30a。可通过横跨选定第n列线20-n及选定第m行线22-m施加存取电压VACCESS(其可为SET存取电压VSET、RESET存取电压VRESET或读取存取电压VREAD)而横跨此实例的存储器单元30a施加所述存取电压。
在一个实施例中，存取选定列线20-n与选定行线22-m的相交点处的存储器单元(例如，存储器单元30a)，同时防止存取剩余单元。此可通过横跨存储器单元30a施加电压VACCESS同时允许电压实质上低于横跨剩余单元(举例来说，存储器单元30b到30d)所施加的VACCESS而实现。在一个实施例中，此通过将VACCESS施加到选定列线(在此实施例中为第n列线20-n)的一端同时使选定行线(在此实施例中为第m行线22-m)的一端保持低电压VLOW(其可为接地电势)而获得。同时，横跨所有剩余列线(在此实施例中为第一到第20-(n-1)列线及第20-(n+1)到第20-N列线)施加电压VCOL INHIBIT。另外，横跨所有剩余行线(在此实施例中为第一到第20-(m-1)行线及第20-(m+1)到第20-M行线)施加电压VROW INHIBIT。依据此配置，降低第n列线20-n与第m行线22-m之间的横跨存储器单元30a(其在下文可称为“目标单元”)的约VACCESS的电压。另外，降低横跨受约束单元(例如，沿选定第n列线20-n的存储器单元30b(其在下文可称为“A型单元”))的约(VACCESS-VROW INHIBIT)的电压，且降低横跨受约束单元(例如，沿选定第m行线20-m的存储器单元30c(其在下文可称为“B型单元”))的约VCOL INHIBIT的电压。另外，降低横跨所有剩余取消选定单元(例如，存储器单元30d(其在下文可称为“C型单元”))的约等于(VCOL INHIBIT-VROW INHIBIT)的电压。
在一个特定实施例中，VROW INHIBIT及VCOL INHIBIT经选择为实质上等于VACCESS/2的电压。在此实施方案中，降低横跨A型单元(例如，存储器单元32b)及横跨B型单元(例如，存储器单元30c)的实质上等于VACCESS/2的电压，同时降低横跨C型单元(例如，存储器单元30d)的实质上等于零的电压。举例来说，当包含于存储器单元中的选择器为双向阈值开关(OTS)时，可利用此实施例。
在另一特定实施例中，VROW INHIBIT经选择为VACCESS且VCOL INHIBIT经选择为VLOW(其可为接地电势)。在此实施方案中，降低横跨A型单元(例如，存储器单元32b)及横跨B型单元(例如，存储器单元30c)的实质上等于零的电压，同时降低横跨C型单元(例如，存储器单元30d)的实质上等于-VACCESS的电压。举例来说，当包含于存储器单元中的选择器为双极结型晶体管(BJT)时，可利用此实施例。
其它实施例为可能的。举例来说，可通过将VACCESS的合适的正分率(例如，+1/2VACCESS)施加到选定列的一端同时将VACCESS的合适负分率(例如，-1/2VACCESS)施加到选定行的一端而获得横跨目标单元的VACCESS的电压。类似地，VACCESS的合适分率可选择为VROW INHIBIT及VCOL INHIBIT。所属领域的技术人员将认识到，选择偏压方案取决于许多因素，例如，选择器装置类型、整个单元的电流-电压(IV)特性、列数、行数及总阵列大小等。所属领域的技术人员也将认识到，归因于特定单元在特定存取条件下可遭受的各种寄生电阻及电容，类似情况的单元接收的实际电压可从施加于列或行的两端中的一者处的电压偏离。
图2A及2B分别说明在平行于x方向及y方向的方向上观看的图1的交叉点存储器阵列10的横截面图。所述横截面图标注有演示目标单元30a的存取操作期间的相关电阻元件(如上文所描述)的电路表示。
为清楚起见，图2A中仅展示沿y方向上的列线20的两个相变存储器单元。如所说明，所述两个相变存储器单元包含沿列线20的第一存储器单元30a及第二存储器单元30b。如图1中所论述，第一存储器单元30a及第二存储器单元30b中的每一者配置成堆叠配置以包含行线22上的第一选择器节点38a及第二选择器节点38b、选择器节点38a及38b上的第一底部电极36a及第二底部电极36b、底部电极36a及36b上的第一存储节点34a及第二存储节点34b、及存储节点34a及34b上的第一顶部电极32a及第二顶部电极32b。
类似地，为清楚起见，图2B中仅展示沿x方向上的行线22的两个相变存储器单元。如所说明，所述两个相变存储器单元包含沿行线22的第一存储器单元30a及第三存储器单元30c。如图1中所论述，存储器单元30a及30c中的每一者配置成堆叠配置以包含行线22上的第一选择器节点38a及第三选择器节点38c、选择器节点38a及38c上的第一底部电极36a及第三底部电极36c、底部电极36a及36c上的第一存储节点34a及第三存储节点34c、及存储节点34a及34c上的第一顶部电极32a及第三顶部电极32c。
另外，根据图2A及2B中所说明的实施例，沿y方向的相邻存储器单元可由列间电介质区域48内插且沿x方向的相邻存储器单元可由行间电介质区域50内插。列间电介质区域48及行间电介质区域50可填充有合适的绝缘材料，例如，SiO2及Si3N4。依据这些配置，在x方向及y方向上由电介质环绕存储节点，且阵列处理架构可称为全限制阵列架构。当选择器节点38a到38d包含BJT的发射极区域时，相邻于选择器节点38a到38d的列间电介质区域48及行间电介质区域50可包含浅沟槽隔离电介质。
在图2A及2B中的交叉点存储器阵列10的全限制阵列架构中，当在位可寻址存取模式中存取存储器单元30a(即，目标存储器单元)时，待存取的存储器单元30a可为位于由第n列20-n及第m行22-m形成的相交点处的存储器单元30a。可通过横跨存取电路路径12的第一端子12a及第二端子12b施加存取电压VACCESS(其可为SET存取电压VSET、RESET存取电压VRESET或读取存取电压VREAD)而横跨此实例的目标单元施加存取电压VACCESS。第一端子12a及第二端子12b可表示第n列20-n及第m行22-m的端。VACCESS及相关联电流IACCESS将导致沿存取电路路径12的各个点处的能量耗散。
存取电路路径12包含电串联连接于第一端子12a与第二端子12b之间的第一到第三电阻器42、44及46。当存储节点34a处于SET状态中时，第一到第三电阻器42、44及46可具有第一到第三低电阻状态(LRS)电阻RLRS1、RLRS2及RLRS3。当存储节点34a处于RESET状态中时，第一到第三电阻器42、44及46可具有第一到第三高电阻状态(HRS)电阻RHRS1、RHRS2及RHRS3。对LRS电阻RLRS1、RLRS2及RLRS3及HRS电阻RHRS1、RHRS2及RHRS3的贡献可源自于横跨第一存储器单元30a的各种区域。举例来说，促成RLRS1及RHRS1的区域可包含顶部电极32a的块状材料及顶部电极32a与存储节点34a之间的第一界面。另外，促成RLRS2及RHRS2的区域可包含存储节点34a的块状材料。另外，促成RLRS3及RHRS3的区域可包含存储节点34a与底部电极36a之间的第二界面及底部电极36a的块状材料。应了解，尽管其它区域也可实质上促成第一端子12a与第二端子12b之间的总电阻，但为清楚起见，存取电路路径12中仅呈现第一到第三电阻器42、44及46。另外，举例来说，可存在通过第二存储器单元30b的其它电路路径，为清楚起见，未展示且未论述所述电路路径。
所属领域的技术人员应了解，在一些实施方案中，ION/IOFF比率可为设计存储器单元时的重要考虑。ON/OFF比率可与(RHRS1+RHRS2+RHRS3)/(RLRS1+RLRS2+RLRS3)比率成比例。当RHRS2>>RHRS1+RHRS3且RLRS2>>RLRS1+RLRS3时，ON/OFF比率可取决于比率RHRS2/RLRS2。依据此情形，可不期望ON/OFF比率取决于在RESET及SET状态下存储节点34a的体电阻的电阻比。另一方面，当RHRS2<<RHRS1+RHRS3且RLRS2<<RLRS1+RLRS3时，ON/OFF比率可相对与比率RHRS2/RLRS2无关。依据此情形，可不期望ON/OFF比率取决于存储节点34与顶部电极32a及底部电极36a之间的第一界面及第二界面的电阻值及/或顶部电极32a及底部电极36a的块状材料的电阻值。因此，从ON/OFF比率的观点看，第一电阻器42及第三电阻器46的LRS电阻RLRS1、RLRS3及HRS电阻RHRS1、RHRS3可优选为相对较低且第二电阻器44的LRS电阻RLRS2及HRS电阻RHRS2可优选为相对较高。
SET操作及RESET操作的能量效率也可与存储器单元的各种区域处所产生的热量成比例。在一些实施方案中，可期望使存储节点的自加热控制其它区域中所产生的热量。从此观点看，可期望使RHRS2>>RHRS1+RHRS3且RLRS2>>RLRS1+RLRS3。当将电压VACCESS施加于存取电路路径12的第一端子12a与第二端子12b之间时，可降低横跨第一电阻器42、第二电阻器44及第三电阻器46的与各自LRS电阻及HRS电阻成比例的电压。举例来说，当将VACCESS＝VRESET施加于第一端子12a与第二端子12b之间时，可分别降低横跨第一电阻器42、第二电阻器44及第三电阻器46的第一电压VRESET1、第二电压VRESET2及第三电压VRESET3。所得电流IRESET＝VRESET/(RLRS1+RLRS2+RLRS3)可导致分别产生第一RESET热量QRST1＝IRESET 2RLRS1、第二RESET热量QRST2＝IRESET 2RLRS2及第三RESET热量QRST3＝IRESET 2RLRS3。因此，为最大化RESET操作的能量效率、可期望使RLRS2>>RLRS1+RLRS3，使得存储节点34a的自加热与加热界面相比消耗更多存取能量。
类似地，当将VACCESS＝VSET施加于第一端子12a与第二端子12b之间时，可分别降低横跨第一电阻器42、第二电阻器44及第三电阻器46的第一电压VSET1、第二电压VSET2及第三电压VSET3。另外，所得电流ISET＝VSET/(RHRS1+RHRS2+RHRS3)可导致分别产生第一SET热量QSET1＝ISET 2RHRS1、第二SET热量QSET2＝ISET 2RHRS2及第三SET热量QSET3＝ISET 2RHRS3。因此，为最大化SET操作的能量效率，也可期望使RHRS2>>RHRS1+RHRS3，使得存储节点34a的自加热与界面相比消耗更多存取能量。
SET操作及RESET操作的能量效率也可与SET操作及RESET操作期间的存储节点中的热量限制成比例。相应地，可改进存储器单元的性能以最小化从存储节点的热量损失。如图2A及2B中所说明，可在六个方向上存在热量损失。可在朝向顶部电极32a的z方向上从存储节点34a损失第一热量Q1。可在朝向底部电极36a的z方向上从存储节点34a损失第二热量Q2。可在朝向相邻存储节点34b及34h(未展示)的相反y方向上从存储节点34a损失第三热量Q3。可在朝向相邻存储节点34c及34e(未展示)的相反x方向上从存储节点34a损失第四热量Q4。
第一损失热量Q1到第四损失热量Q4可取决于许多因素。一般来说，一维热通量可表示为与-κ(dT/dx)成比例，其中dT/dx为热流动方向上的一维温度梯度且κ为传热介质的导热率，其与传热介质的热阻率成反比。在此方面，第一热量Q1到第四热量Q4可特征化为与相关联于第一热量Q1到第四热量Q4的第一热电阻RTH1到第四热电阻RTH4成反比。在交叉点存储器阵列10的全限制阵列架构中，对第一热电阻RTH1到第四热电阻RTH4的贡献可源自于连接到第一存储器单元30a的各种区域。举例来说，促成RTH1的区域可包含顶部电极32a的块状材料及顶部电极32a与存储节点34a之间的第一界面。另外，促成RTH2的区域可包含存储节点34a与底部电极36a之间的第二界面及底部电极36a的块状材料。另外，促成RTH3的区域可包含存储节点34a与相邻列间电介质区域48之间的第三界面及列间电介质区域48的块状材料。另外，促成RTH4的区域可包含存储节点34a与相邻列间电介质区域50之间的第四界面及列间电介质区域50的块状材料。应了解，尽管其它区域也可实质上促成环绕存储节点34a的总热电阻，但为清楚起见，仅论述第一热电阻RTH1到第四热电阻RTH4。
X方向及Y方向上的过度热量损失也可引起目标单元的编程期间相邻单元的热扰动(有时称为编程干扰)。编程干扰发生在通过对所述目标存储器单元执行SET操作或RESET操作而产生的热量导致到相邻存储器单元(有时称为受害单元)的传热使得RESET状态下的相邻单元至少部分地变换成SET状态时。作为一般规则，存储节点在给定温度T处的相位变换时间tcryst可取决于下列阿瑞尼斯(Arrhenius)关系：
其中Ea为活化能，kB为波兹曼(Boltzmann)常数，且T为受害单元的温度。归因于结晶动力学的指数性质，受害单元的较小温度升高可引起失效编程干扰时间的实质降级。另外，干扰受害单元所需的时间可累计；即，尽管具有RESET脉冲持续时间tRESET的单一RESET操作可能不足以引起显著编程干扰，但重复许多RESET操作可导致编程干扰。在此方面，最小化图2A及2B中的第三热量Q3及第四热量Q4的损失(其可由最大化上文所论述的RTH3及RHT4而实现)可引起交叉点存储器阵列10的编程干扰性能的改进。
在图2A的实施例中，列线20、顶部电极32a及32b、存储节点34a及34b、底部电极36a及36b、选择器节点38a及38b、及行线22分别具有y方向上的第一到第六横向尺寸d1a、d2a、d3a、d4a、d5a及d6a。另外，y方向上的第七横向尺寸d7a表示相邻存储器单元30a与30b之间的间隔。Y方向上的第一横向尺寸d1a表示交叉点存储器阵列10的列线20的列长度。在一个实施例中，y方向上的实质上类似的第二到第六横向尺寸d2a、d3a、d4a、d5a及d6a可起因于在单一光掩模层级内图案化及蚀刻在顶部电极32a及32b与行线22之间的堆叠及包含顶部电极32a及32b及行线22的堆叠。
类似地，在图2B的实施例中，列线20、顶部电极32a及32c、存储节点34a及34c、底部电极36a及36c、选择器节点38a及38c、及行线22分别具有x方向上的第一到第六横向尺寸d1b、d2b、d3b、d4b、d5b及d6b。另外，x方向上的第七横向尺寸d7b表示x方向上的相邻存储器单元30a与30c之间的间隔。x方向上的第六横向尺寸d6b表示交叉点存储器阵列10的行线22的行长度。在一个实施例中，x方向上的实质上类似的第一到第五横向尺寸d1b、d2b、d3b、d4b及d5b起因于在单一光掩模层级内图案化及蚀刻列20与存储节点32a及32b之间的堆叠及包含列20及存储节点34a及34b的堆叠。
表示列长度的y方向上的第一横向尺寸d1a随与y方向上的列线20相交的行线的数目M而变化。举例来说，在具有M个行线的阵列(其中d7a表示y方向上的相邻存储器单元之间的间隔)中，d1a可为至少(M×d6a)+(M×d7a)。类似地，表示行长度的x方向的第六横向尺寸d6b随与x方向上的行线22相交的列线的数目N而变化。举例来说，在具有N个列线的阵列(其中d7b表示x方向上的相邻存储器单元之间的间隔)中，d6b可为至少(N×d1b)+(N×d7b)。
在根据一个实施例的交叉点存储器阵列10的全限制阵列架构中，图2A中的d2a到d6a可经选择以在约40nm到约60nm的范围内，举例来说，50nm。在另一实施例中，d2a到d6a可具有仅选择以在约25nm到约40nm的范围内(举例来说，35nm)的尺寸。在另一实施例中，d2a到d6a可具有经选择以在约18nm到约25nm范围内(举例来说，20nm)的尺寸。在又一实施例中，d2a到d6a可具有经选择以在约5nm到约18nm范围内(举例来说，14nm)的尺寸。更小尺寸也是可能的，其仅受限于所属领域的技术人员所采用的光刻能力。图2B中的d1b到d5b可选择类似尺寸范围。
根据图2A及2B的实施例，列线20具有第一厚度h1，顶部电极32a到32c具有第二厚度h2，存储节点34a到34c具有第三厚度h3，底部电极36a到36c具有第四厚度h4，选择器节点38a到38c具有第五厚度h5，且行线22具有第六厚度h6。在一个实施例中，第一厚度h1具有经选择以在约10nm到约100nm范围内(举例来说，35nm)的厚度，第一厚度h2具有经选择以在约10nm到约50nm范围内(举例来说，25nm)的厚度，第三厚度h3具有经选择以在约5nm到约50nm范围内(举例来说，25nm)的厚度，且第四厚度h4具有经选择以在约10nm到约100nm范围内(举例来说，25nm)的厚度。在其中选择器节点38a到38c包括OTS开关的硫族化物材料的实施例中，第五厚度h5具有经选择以在约5nm到约50nm范围内(举例来说，25nm)的厚度，且第六厚度h6具有经选择以在约10nm到约100nm范围内(举例来说，50nm)的厚度。
结合以上论述，所属领域的技术人员应了解，选择耦合到存储节点及选择器节点的材料来相对于其电阻及热电阻而优化存储器单元的性能可具有折衷选择。举例来说，在图2A及2B中，可期望选择金属材料来充当存储节点34a的顶部电极32a及底部电极36a可减小第一及第三LRS电阻RLRS1、RLRS3及第一及第三HRS电阻RHRS1及RHRS3。然而，不期望此选择可减小第一热电阻RTH1及第二热电阻RTH2。现在本文揭示最小化此折衷选择的实施例。
图3A及3B分别说明从平行于x方向及y方向的方向观看的交叉点存储器阵列80的部分横截面图。交叉点存储器阵列80配置成上文所描述的全限制阵列架构。所述横截面图标注有演示存储器单元50a的存取操作期间的相关电阻元件(如上文所描述)的电路表示。类似于图2A及2B的交叉点阵列10，交叉点阵列80包含安置于列线20与行线22之间的存储器单元。
根据图3A及图3B中的所说明实施例，存储器单元包含底部电极、安置于所述底部电极上的硫族化物材料元件及安置于所述硫族化物材料元件上的顶部电极。所述顶部电极包含第一电极上方的顶部热绝缘区域，其中所述热绝缘区域包括碳且具有第一热阻率。另外，所述顶部电极包含内插于所述硫族化物材料元件与所述热绝缘区域之间的顶部金属接触区域，其中所述金属接触材料具有低于所述第一热阻率的第二热阻率。
另外，硫族化物材料元件具有顶面及底面及在顶面与底面之间延伸的第一侧壁及第二侧壁，且存储器单元进一步包含形成于第一侧壁及第二侧壁上方的多个侧壁热绝缘体。
特定来说，图3A及3B的交叉点存储器阵列80包含存储器单元50a到50c。存储器单元50a到50c包含底部电极，其包含安置于行线(未展示)上的底部热绝缘区域60a到60c及底部金属接触区域58a到58c。在一个实施例中，底部热绝缘区域60a到60c安置于行线22上且可包含碳。底部热绝缘区域60a到60c可包含呈各种形式的碳，其包含石墨碳、类金刚石碳及无定形碳等。可使用各种处理技术(其包含化学气相沉积、等离子增强化学气相沉积、物理气相沉积等)来形成包含碳的底部热绝缘区域60a到60c。
在另一实施例中，底部金属接触区域58a到58c安置于热绝缘区域60a到60c上且包括金属材料。底部金属接触区域58a到58c包含：合适的导电及/或半导电材料，其包含n型掺杂多晶硅及p型掺杂多晶硅；金属，其包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，其包含TiN、TaN、WN及TaCN；导电金属硅化物，其包含钽硅化物、钨硅化物、镍硅化物、钴硅化物及钛硅化物；及导电金属氧化物，其包含RuO2。
在一些实施例中，底部热绝缘区域60a到60c与底部金属接触区域58a到58c直接接触。在其它实施例中，可存在可包含底部热绝缘区域60a到60c及底部金属接触区域58a到58c中的材料的介入区域。
另外，存储器单元50a到50c包含安置于底部金属接触区域58a到58c上的硫族化物材料元件56a到56c。在一个实施例中，硫族化物材料元件56a到56c可为结合图2A及2B所描述的存储节点。在此实施例中，可存在耦合于别处(举例来说，耦合到底部热绝缘区域60a到60c)的选择器节点(图3A及3B中未展示)。选择器节点可为上文所描述的各种选择器装置的部分，其包含(举例来说)BJT及OTS。在另一实施例中，硫族化物材料元件56a到56c可为结合图1、2A及2B所描述的选择器节点。在此实施例中，可存在耦合于别处(举例来说，耦合到底部热绝缘区域60a到60c)的存储节点(图3A及3B中未展示)。
另外，存储器单元50a到50c包含顶部电极、其包含安置于硫族化物材料元件56a到56c上的顶部热绝缘区域52a到52c及顶部金属接触区域54a到54c。在一个实施例中，顶部金属接触区域54a到54c安置于硫族化物材料元件56a到56c上且包括金属材料。顶部金属接触区域54a到54c包含类似于上文所描述的底部金属接触区域58a到58c的合适的导电及/或半导电材料。
在另一实施例中，顶部热绝缘区域52a到52c安置于顶部金属接触区域54a到54c上且包含碳。顶部绝缘区域52a到52c可包含呈类似形式的碳，且可使用如同底部绝缘区域60a到60c的类似处理技术来形成顶部热绝缘区域52a到52c。
在一些实施例中，底部热绝缘区域60a到60c与底部金属接触区域58a到58c直接接触。在其它实施例中，可存在可包含底部热绝缘区域60a到60c及底部金属接触区域58a到58c中的材料的介入区域。
另外，在一些实施例中，硫族化物材料元件56a到56c可与顶部金属接触区域54a到54c及底部金属接触区域58a到58c中的一或两者直接接触。在其它实施中，可存在可包含硫族化物材料元件56a到56c及顶部金属接触区域54a到54c及底部金属接触区域58a到58c中的材料的介入区域。
根据图3A的所说明实施例，硫族化物材料元件56a及56b具有顶面及底面及沿z方向在顶面与底面之间延伸的第一侧壁及第二侧壁。在交叉点存储器阵列80的全限制阵列架构中，第一侧壁及第二侧壁在y方向上以在y方向上跨越一个单元尺寸的距离(其类似于图2A中的x方向上的第三横向尺寸d3a，为清楚起见此处未说明)分离。在此配置中，存储器单元50a及50b包含形成于第一侧壁及第二侧壁上方的第一侧壁热绝缘体72。第一侧壁热绝缘体72包含多个侧壁材料(例如，侧壁层72-1到72-n(为清楚起见，图3A中未个别标记))以提供足以改进目标存储器单元的硫族化物材料元件的编程效率的热绝缘且提供抵抗编程干扰的经改进抗扰性，如上文结合图2A及2B所论述。在图3A的实例实施例中，目标单元的硫族化物材料元件可为56a，且受害单元的硫族化物材料元件可为56b，56a及56b沿共同列线20彼此相邻。第一侧壁热绝缘体72中的每一者包含第一侧壁层到第n侧壁层。在所说明的实例中，仅作为一实例，第一侧壁热绝缘体72中的每一者包含第一侧壁及第二侧壁上的第一侧壁层72-1到第五侧壁层72-5，其中第一侧壁层72-1可与第一侧壁及第二侧壁接触。根据一个实施例，第一侧壁层及第二侧壁层包括第一电介质材料D1及第二电介质材料D2，其中第一侧壁层及第二侧壁层中的每一者具有不包含于其它侧壁层中的原子元素。根据另一实施例，侧壁层可具有交替布置，使得第一侧壁层、第三侧壁层及第五侧壁层中的每一者包括D1且第二侧壁层及第四侧壁层中的每一者包括D2(即，D1/D2/D1/D2/D1)。其它实施例为可能的，其中第三侧壁层72c到第五侧壁层72e可各包括可为D1或D2或其它材料中的一者的第三电介质材料D3到第五电介质材料D5。
在一个实施例中，第一侧壁热绝缘体72的第一侧壁层72-1到第n侧壁层72-n中的每一者可具有从约1nm到约10nm范围内的厚度，例如，约2nm。在另一实施例中，第一侧壁热绝缘体72的第一侧壁层72-1到第n侧壁层72-n中的每一者可具有从约2nm到约5nm范围内的厚度，例如，约3.5nm。另外，在一些实施例中，侧壁层72-1到72-n的厚度实质上相同。在其它实施例中，侧壁层72-1到72-n的厚度实质上彼此不同。
在一个实施例中，第一侧壁热绝缘体72可具有1个到20个侧壁层(即，n可为1到20)，例如，10个侧壁层。在另一实施例中，第一侧壁热绝缘体72可具有2个到10个侧壁层(即，n可为2到10)，例如，6个侧壁层。在又一实施例中，第一侧壁热绝缘体72可具有3个到7个侧壁层(即，n可为3到7)，例如，5个侧壁层。
在一个实施例中，第一侧壁热绝缘体72的第一侧壁层到第n侧壁层中的每一者可包含：氧化物，例如，SiO2、ZrO2、HfO2、Al2O3、NiO、TiO2、Ta2O5、ThO2、HfSiO4、ZrSiO4、Mg2SiO4、MgO、BeO；及镧系元素氧化物；及其它氧化物。在另一实施例中，第一侧壁热绝缘体72的第一侧壁层到第n侧壁层中的每一者可包含例如Si3N4及SiC的氮化物或碳化物以及其它氮化物及碳化物。
可使用合适的沉积技术来形成第一侧壁热绝缘体72的第一侧壁层到第n侧壁层中的每一者。举例来说，可使用各种处理技术(其包含原子层沉积、化学气相沉积、等离子增强化学气相沉积、物理气相沉积等)来形成第一侧壁层到第n侧壁层。所属领域的技术人员应了解，处理技术的选择取决于许多因素，例如，前躯体材料的可用性、沉积所述材料将行进通过的开口的特征大小及/或纵横比、沉积材料的成本及保形性等。
图3B类似地说明具有顶面及底面及沿z方向在顶面与底面之间延伸的第三侧壁及第四侧壁的硫族化物材料元件56a及56c。在交叉点存储器阵列80的全限制阵列架构中，第三侧壁及第四侧壁在x方向上以在x方向上跨越一个单元尺寸的距离(其类似于图2B中的x方向上的第三横向尺寸d3b，为清楚起见此处未说明)分离。另外，第三侧壁及第四侧壁实质上垂直于第一侧壁及第二侧壁。在此配置中，存储器单元50a及50c包含形成于第三侧壁及第四侧壁上方的第二侧壁热绝缘体74。类似于第一侧壁热绝缘体72，第二侧壁热绝缘体74包含合适数目的侧壁材料(例如，层)以提供足以改进目标存储器单元的硫族化物材料元件的编程效率的热绝缘且提供抵抗编程干扰的经改进抗扰性，如上文结合图2A及2B所论述。在图3B的实例实施例中，目标单元的硫族化物材料元件可为56a，且相邻受害单元的硫族化物材料元件可为56c，56a及56c沿共同行线22。第二侧壁热绝缘体74中的每一者包含第(n+1)侧壁层到第m侧壁层(为清楚起见，图3B中未个别标记)。在所说明的实例中，仅作为一实例，第二侧壁热绝缘体74中的每一者包含第三侧壁及第四侧壁上的第六侧壁层74-6到第十侧壁层74-10，其中第六侧壁层74-6可与第三侧壁及第四侧壁接触。第二侧壁热绝缘体74的第(n+1)侧壁层到第m侧壁层的材料、厚度及数目可类似于针对第一侧壁热绝缘体72所描述的侧壁层的材料、厚度及数目。另外，可使用与针对第一侧壁热绝缘体72所描述的技术类似的技术来形成第二侧壁热绝缘体74的侧壁层。
所属领域的技术人员应了解，可针对存储器单元及阵列的不同区域来选择某些材料组合以优化存储器单元的性能的某些方面。通过参考电路路径14来论述这些方面。在图3A及3B的交叉点存储器阵列80的全限制阵列架构中，可在位可寻址模式中通过横跨存取电路路径14的第一端子14a及第二端子14b施加存取电压VACCESS而存取存储器单元50a。第一端子及第二端子可表示第n列20及第m行22。VACCESS及相关联的电流IACCESS将导致沿存取电路路径14的各个点处的能量耗散。
存取电路路径14包含电串联连接于第一端子14a与第二端子14b之间的第一到第三电阻器62、64及66。类似于图2A及2B中的存取电路路径12，第一到第三电阻器62、64及66可具有第一到第三LRS电阻R′LRS1、R′LRS2及R′LRS3及第一到第三HRS电阻R′HRS1、R′HRS2及R′HRS3。对LRS电阻及HRS电阻的贡献可源自于横跨存储器单元50a(其在此实例中为目标存储器单元)的各种区域。举例来说，促成R′LRS1及R′HRS1的区域可包含顶部热绝缘区域52a的块状材料、顶部金属接触区域54a的块状材料及顶部金属接触区域54a与存储节点56a之间的第一界面。另外，促成R′LRS2及R′HRS2的区域可包含存储节点56a的块状材料。另外，促成R′LRS3及R′HRS3的区域可包含存储节点56a与底部金属接触区域58a之间的第二界面、底部金属接触区域58a的块状材料及底部热绝缘区域60a的块状材料。应了解，尽管其它区域也可实质上促成第一端子14a与第二端子14b之间的总电阻，但为清楚起见，存取电路路径14中仅呈现第一到第三电阻器62、64及66。另外，举例来说，可存在通过第二存储器单元50b的其它电路路径，为清楚起见，未展示及论述所述电路路径。
在图3A及3B的所说明实施例中，通过选择适合于顶部金属接触区域54a的材料(如上文所论述)，可与不包含顶部金属接触区域54a的实施例相比较而实质上减少顶部电极与存储节点56之间的第一界面对R′LRS1及R′HRS1的贡献。类似地，通过选择适合于底部金属接触区域58a的材料(如上文所论述)，可与不包含底部金属接触区域58a的实施例相比较而实质上减少底部电极与存储节点56a之间的第二界面对R′LRS3及R′HRS3的贡献。这是因为与由与硫族化物材料元件56a接触的顶部金属接触区域54a及底部金属接触区域58a形成的界面相比，由与硫族化物材料元件56a接触的顶部热绝缘区域52a及底部热绝缘区域60a形成的界面可实质上具有更高的接触电阻。
在一个实施例中，第一界面及第二界面的界面电阻对第一LRS电阻R′LRS1及第三LRS电阻R′LRS3及第一HRS电阻R′HRS1及第三HRS电阻R′HRS3的贡献低于约1×10-6Ohm cm2。在另一实施例中，第一界面及第二界面的界面电阻对第一LRS电阻R′LRS1及第三LRS电阻R′LRS3及第一HRS电阻R′HRS1及第三HRS电阻R′HRS3的贡献低于约1×10-7Ohm cm2。在又一实施例中，第一界面及第二界面的界面电阻对第一LRS电阻R′LRS1及第三LRS电阻R′LRS3及第一HRS电阻R′HRS1及第三HRS电阻R′HRS3的贡献低于约5×10-8Ohmcm2。
可通过减少第一界面及第二界面对LRS电阻及HRS电阻的贡献(如上文在图3A及3B的实施例中所描述)而实现更高ON/OFF比率。这是因为如上文所论述，ON/OFF比率可与比率(R′HRS1+R′HRS2+R′HRS3)/(R′LRS1+R′LRS2+R′LRS3)成比例，且当R′HRS2>>R′HRS1+R′HRS3且R′LRS2>>R′LRS1+R′LRS3时，ON/OFF比率可取决于比率R′HRS2/R′LRS2。依据此情形，可期望ON/OFF比率可取决于SET状态及RESET状态中的存储节点56a的体电阻的电阻值。因此，从ON/OFF比率的观点看，可期望图3A及3B中所例证的实施方案可具有第一电阻器62及第三电阻器66的相对较低的LRS电阻R′LRS1、R′LRS3及HRS电阻R′HRS1、R′HRS3及第二电阻器64的相对较高的LRS电阻R′LRS2及HRS电阻R′HRS2。
另外，在图3A及3B中的所说明实施例中，也可通过选择适合于顶部金属接触区域54a的材料(如上文所论述)而实现SET操作及RESET操作的更高能量效率。这是因为可期望使存储节点的自加热控制其它区域中所产生的热量。从此观点看，可期望使R′HRS2>>R′HRS1+R′HRS3且R′LRS2>>R′LRS1+R′LRS3。当将电压VACCESS施加于存取电路路径14的第一端子14a与第二端子14b之间时，可降低横跨第一电阻器62、第二电阻器64及第三电阻器66的与相应LRS电阻及HRS电阻成比例的电压。特定来说，当将VACCESS＝VRESET施加于第一端子14a与第二端子14b之间时，可降低分别横跨第一电阻器62、第二电阻器64及第三电阻器66的第一电压V′RESET1、第二电压V′RESET2及第三电压V′RESET3。另外，所得电流IRESET＝VRESET/(R′LRS1+R′LRS2+R′LRS3)可导致分别产生第一RESET热量Q′RESET1＝IRESET 2R′LRS1、第二RESET热量Q′RST2＝IRESET 2R′LRS2及第三RESET热量Q′RST3＝IRESET 2R′LRS3。因此，通过使R′LRS2>>R′LRS1+R′LRS3，硫族化物材料元件56a的自加热与加热界面相比消耗更多存取能量。
类似地，当将VACCESS＝VSET施加于第一端子14a与第二端子14b之间时，可降低分别横跨第一电阻器62、第二电阻器64及第三电阻器66的第一电压V′SET1、第二电压V′SET2及第三电压V′SET3。此外，所得电流ISET＝VSET/(R′HRS1+R′HRS2+R′HRS3)可导致分別产生第一SET热量Q′SET1＝ISET 2R′HRS1、第二SET热量Q′SET2＝ISET 2R′HRS2及第三SET热量Q′SET3＝ISET 2R′HRS3。因此，通过使R′HRS2>>R′HRS1+R′HRS3，加热硫族化物材料元件56与加热界面相比消耗更多存取能量。
此外，在图3A及3B的所说明的实施例中，通过选择适合于顶部绝缘区域52a及底部绝缘区域60a且适合于第一侧壁热绝缘体72及第二侧壁热绝缘体74的材料(如上文所论述)，可通过响应于SET操作及RESET操作期间的电力消耗而更有效地限制存储器节点中所产生的热量来实现SET操作及RESET操作的更高能量效率。如图3A及3B中所说明，可存在六个方向上的热量损失。可在朝向列线20的z方向上从存储节点56a损失第一热量Q′1。可在朝向行线22的z方向上从存储节点56a损失第二热量Q′2。可在朝向相邻存储节点56b及56h(未展示)的相反y方向上从存储节点56a损失第三热量Q′3。可在朝向相邻存储节点56c及56e(未展示)的相反x方向上从存储节点56a损失第四热量Q′4。
第一热量Q′1到第四热量Q′4可特征化为与第一热电阻R′TH1到第四热电阻R′TH4成反比。在交叉点存储器阵列80的全限制阵列架构中，对第一热电阻R′TH1到第四热电阻R′TH4的贡献可源自于连接到存储器单元50a(其可为目标存储器单元)的各种区域。举例来说，促成R′TH1及R′TH2的区域可包含顶部热绝缘区域52a及底部热绝缘区域60a的块状材料。因此，通过选择适合于顶部绝缘区域52a及底部绝缘区域60a的材料(例如，碳基材料)，与不包含顶部绝缘区域52a及底部绝缘区域60a的实施例相比较可实质上减小Q′1及Q′2。
在此方面，选择具有合适的热阻率的材料对最小化Q′1及Q′2来说很重要。在一个实施例中，对应于顶部热绝缘区域52a到52c的热阻率与对应于顶部金属接触区域54a到54c的热阻率的第一比率具有约1到约500之间的范围。在另一实施例中，所述第一比率具有约1到约200之间的范围。在又一实施例中，所述第一比率具有约10到约50之间的范围。类似地，对应于底部热绝缘区域60a到60c的热阻率与对应于底部金属接触区域58a到58c的热阻率的第二比率可具有类似于所述第一比率的范围及值。
另外，促成R′TH3的区域可包含形成于存储节点56a与第一侧壁热绝缘体72的侧壁层72-1到72-n之间的界面及块状材料。类似地，促成R′TH4的区域可包含形成于存储节点56a与第二侧壁热绝缘体74的侧壁层74-(n+1)到72m之间的界面及块状材料。因此，通过选择适合于第一侧壁热绝缘体72及第二侧壁热绝缘体74的材料及侧壁层的数目(如上文所论述)，与不包含第一侧壁热绝缘体72及第二侧壁热绝缘体74的实施例相比较可实质上减少Q′3及Q′4。
所属领域的技术人员应了解，使第一侧壁热绝缘体72及第二侧壁热绝缘体74包含多个侧壁层可使R′TH3及R′TH4增大与个别层的厚度及热电阻值成比例的单纯线性和以上。这是因为界面的存在可独立于块状材料而增大热电阻。举例来说，与具有等于第一厚度的组合第二厚度的交替第一电介质材料及第二电介质材料的第一侧壁层到第十侧壁层相比，具有组合第一厚度的第一电介质材料及第二电介质材料的第一侧壁层及第二侧壁层可具有更低的热电阻。
类似地，起因于具有第一侧壁热绝缘体72及第二侧壁热绝缘体74的更高R′TH3及R′TH4可减少相邻单元的编程干扰。如上文结合图2A及2B所论述，相邻单元的编程干扰取决于通过编程目标单元而诱发的相邻受害单元的的升高温度。在此方面，最小化图3A及3B中的第三热量Q′3及第四热量Q′4的损失(其可通过最大化上文所论述的R′TH3及R′TH4而实现)可引起交叉点存储器阵列80的编程干扰性能的改进。
根据图3A及3B的实施例，列线20具有类似于图2A及2B的第一厚度的第一厚度h1且存储节点56a到56c具有类似于图2A及2B的第三厚度的第三厚度h3。另外，顶部热绝缘区域52a到52c及顶部金属接触区域54a到54c分别具有厚度h2A及h2B。另外，底部金属接触区域58a到58c及底部热绝缘区域60a到60c分别具有厚度h4A及h4B。在一个实施例中，顶部热绝缘区域52a到52c及底部热绝缘区域60a到60c的厚度h2A及h4B中的每一者可经选择以在10nm到50nm的范围内。在另一实施例中，顶部热绝缘区域52a到52c及底部热绝缘区域60a到60c的厚度h2A及h4B中的每一者可经选择以在20nm到30nm的范围内。在一个实施例中，顶部金属接触区域54a到54c及底部金属接触区域58a到58c的厚度h2B及h4A中的每一者可经选择以在5nm到30nm的范围内。在另一实施例中，顶部金属接触区域54a到54c及底部金属接触区域58a到58c的厚度h2B及h4A中的每一者可经选择以在10nm到20nm的范围内。未说明其它尺寸，举例来说，第五厚度h5及第六厚度h6可类似于上文结合图2A及图2B所论述的尺寸。
图4A及图4B分别说明根据另一实施例的从平行于x方向及y方向的方向观看的交叉点存储器阵列110的部分的横截面图。类似于图3A及3B的交叉点阵列80，交叉点阵列110包含安置于列线20与行线22之间的存储器单元。与上文结合图3A及3B所描述的全限制阵列架构相比，图4A及4B中的阵列架构具有顶部热绝缘区域、顶部金属接触区域及硫族化物材料元件以连同列线20一起形成连续线。另外，图4A及4B中的阵列架构具有形成在行方向上延伸的薄壁结构的底部电极。阵列架构在本文称为壁阵列架构。
根据图4A及4B中的所说明实施例，存储器单元包含底部电极、安置于所述底部电极上的硫族化物材料元件、及安置于所述硫族化物材料元件上的顶部电极。所述顶部电极包含第一电极上方的顶部热绝缘区域，其中所述热绝缘区域包括碳且具有第一热阻率。另外，所述顶部电极包含内插于所述硫族化物材料元件与所述热绝缘区域之间的顶部金属接触区域，其中所述金属接触层具有低于所述第一热阻率的第二热阻率。
另外，硫族化物材料元件具有顶面及底面以及在顶面与底面之间延伸的第一侧壁及第二侧壁，且存储器单元进一步包含形成于第一侧壁及第二侧壁上方的多个侧壁热绝缘体。
图4A及4B的交叉点存储器阵列110包含存储器单元90a到90c。存储器单元90a到90c包含安置于行线(未展示)上的底部电极98a及98b。图4B中的底部电极98a及98c形成在x方向上延伸的薄壁，其具有类似于与图2B中的底部电极36a及36c对应的x方向上的第四横向尺寸d4b的壁长度。然而，不同于图2B，图4A中的底部电极98a及98b具有实质上与对应于图2A中的底部电极36a及36b的y方向上的第四横向尺寸d4a相比更薄的壁厚度。所述壁厚度可为实质上小于第四横向尺寸d4a的任何合适的厚度且经选择以耗散足以使加热器在SET操作及RESET操作中的一或两者期间改变硫族化物材料元件的相位的能量。举例来说，在一个实施例中，所述壁厚度介于第四横向尺寸d4a的约10％到约50％之间。在另一实施例中，所述壁厚度介于第四横向尺寸d4a的约20％到约40％之间，例如，约25％。归因于薄壁配置，底部电极98a到98c在SET操作及RESET操作两者中耗散大量能量且可用作硫族化物材料元件的加热器。
另外，与上文结合图3A及3B所描述的全限制阵列架构相比，图4A及4B中的壁阵列架构具有安置于底部电极98a及98c上的硫族化物材料元件96a及96c、安置于硫族化物材料元件96a及96c上的顶部金属接触区域94a及94c、及安置于金属接触区域94a及94c上的顶部热绝缘区域92a及92c。在此实施例中，硫族化物材料元件96a及96c、顶部金属接触区域94a及94c、及顶部热绝缘区域92a及92c连同列线20一起形成连续线。在一个实施例中，硫族化物材料元件96a及96c可为存储节点。在此实施例中，可存在耦合于别处(例如，耦合到底部电极98a到98c)的选择器节点(图4A及4B中未展示)。所述选择器节点可为上文所描述的各种选择器装置的部分，其包含(举例来说)BJT及OTS。
顶部金属接触区域94a到94c包含类似于图3A及3B的顶部金属接触区域的合适的导电及半导电材料。另外，顶部热绝缘区域92a到92c可包含呈类似于图3A及3B的顶部热绝缘区域的形式的碳，并且可使用类似处理技术来形成顶部热绝缘区域92a到92c。
根据图4B的所说明实施例，硫族化物材料元件96a及96c具有顶面及底面及沿z方向在顶面与底面之间延伸的第一侧壁及第二侧壁。在交叉点存储器阵列110的壁阵列架构中，第一侧壁及第二侧壁在y方向上延伸以跨越y方向上的一个列线尺寸(其类似于图2A中的y方向上的第一橫向尺寸d1a，为清楚起见此处未说明)。在此配置中，存储器单元90a及90b包含形成于第一侧壁及第二侧壁上方的多个第一侧壁热绝缘体104。类似于图3B，多个第一侧壁热绝缘体104包含合适数目的层以提供足以改进目标存储器单元的硫族化物材料元件的编程效率的热绝缘且提供抵抗编程干扰的改进抗扰性，如上文结合图2A及2B所论述。在图4B的实例实施例中，目标单元的硫族化物材料元件可为96a，且受害单元的硫族化物材料元件可为96b，96a及96b沿共同行线22(未展示)。第一侧壁热绝缘体104中的每一者可包含类似于图3A及3B中所论述的侧壁层的第一侧壁层到第n侧壁层。另外，第一侧壁热绝缘体104的第一侧壁层到第n侧壁层的材料、厚度及数目可类似于针对图3A及3B中的第一侧壁热绝缘体所描述的侧壁层的材料、厚度及数目。另外，可使用类似于针对图3A及3B中的第一侧壁热绝缘体所描述的技术的技术来形成第一侧壁热绝缘体104的侧壁层。
尽管已根据某些实施例而描述本发明，但所属领域的技术人员易于明白的其它实施例(其包含未提供本文所阐释的所有特征及优点的实施例)也在本发明的范围内。此外，上文所描述的各种实施例可经组合以提供其它实施例。另外，在一个实施例的上下文中所展示的某些特征也可并入到其它实施例中。相应地，仅通过参考所附权利要求书而界定本发明的范围。

Claims (34)

1.一种电子装置，其包括：
第一电极；
位于所述第一电极上的硫族化物材料元件；以及
位于所述硫族化物材料元件上的第二电极，所述第二电极包括具有第一热阻率的热绝缘区域以及位于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域，所述金属接触区域具有低于所述第一热阻率的第二热阻率。
2.根据权利要求1所述的电子装置，其中所述硫族化物材料元件是存储器单元的选择器节点。
3.根据权利要求1所述的电子装置，其中所述硫族化物材料元件包含相变材料元件，且其中所述热绝缘区域包含碳。
4.根据权利要求1所述的电子装置，其进一步包括：
与所述热绝缘区域耦合的金属存取线。
5.根据权利要求4所述的电子装置，其中所述金属存取线安置在所述第二电极上并沿第一方向延伸，并且其中所述金属存取线与至少所述第二电极具有在不同于所述第一方向的第二方向上测得的相同的标称宽度。
6.根据权利要求1所述的电子装置，其中所述硫族化物材料元件的块状材料的电阻大于所述热绝缘区域的块状材料、所述金属接触区域的块状材料以及所述金属接触区域和所述硫族化物材料元件之间的界面的组合电阻。
7.根据权利要求1所述的电子装置，其进一步包括：
第一存储器元件；
与所述第一存储器元件相邻的第二存储器元件；以及
位于所述第一存储器元件和所述第二存储器元件之间的侧壁绝缘体。
8.根据权利要求7所述的电子装置，其中所述侧壁绝缘体包括至少三个侧壁层，所述至少三个侧壁层具有：
交替的材料组合物；或
各自具有不同的材料组合物。
9.根据权利要求7所述的电子装置，其中所述侧壁绝缘体包括与所述第一存储器元件接触的第一侧壁层以及内插在所述第一侧壁层和所述第二存储器元件之间的第二侧壁层，其中所述第一侧壁层具有与所述第二侧壁层不同的材料组合物。
10.根据权利要求9所述的电子装置，其中所述第一侧壁层具有至少一个不同于所述第二侧壁层的原子元素。
11.根据权利要求9所述的电子装置，其中所述第一侧壁层或所述第二侧壁层中的一个或多个的材料为氧化物、氮化物或碳化物材料。
12.根据权利要求9所述的电子装置，其中所述第一侧壁层的材料选自由SiO2、ZrO2、HfO2、Al2O3、NiO、TiO2、Ta2O5、ThO2、HfSiO4、ZrSiO4、Mg2SiO4、MgO、BeO以及镧系元素氧化物组成的群组，并且其中所述第二侧壁层的材料选自由Si3N4和SiC组成的群组。
13.根据权利要求9所述的电子装置，其中所述第一侧壁层和所述第二侧壁层具有在1nm和10nm之间的标称厚度，并且其中所述第一侧壁层和所述第二侧壁层具有：相同的标称厚度，或
实质上不同的标称厚度。
14.根据权利要求1所述的电子装置，其中所述第二热阻率比所述第一热阻率低至少10倍。
15.根据权利要求1所述的电子装置，其进一步包括：
侧壁绝缘体，其与所述第一电极、所述硫族化物材料元件以及所述第二电极接触，所述侧壁绝缘体包括多个侧壁绝缘层。
16.一种电子装置，其包括：
第一电极；
位于所述第一电极上的硫族化物材料元件；以及
位于所述硫族化物材料元件上的第二电极，所述第二电极包括热绝缘区域以及内插于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域。
17.根据权利要求16所述的电子装置，其进一步包括：
存取线，其安置在所述第二电极上并沿第一方向延伸，其中所述存取线和至少所述第二电极具有在与所述第一方向交叉的第二方向上测量的相同标称宽度。
18.根据权利要求16所述的电子装置，其中所述热绝缘区域包含碳且具有第一热阻率，且其中所述金属接触区域具有比所述第一热阻率低的第二热阻率。
19.根据权利要求16所述的电子装置，其进一步包括：
侧壁绝缘体，其与所述第一电极、所述硫族化物材料元件以及所述第二电极接触，所述侧壁绝缘体包括多个侧壁绝缘层。
20.一种制造电子装置的方法，其包括：
形成第一电极；
在所述第一电极上形成硫族化物材料元件；以及
在所述硫族化物材料元件上形成第二电极；以及
在所述第二电极上形成金属存取线，
其中形成所述第二电极包括：
在所述硫族化物材料元件上形成金属接触区域；以及
在所述金属接触区域上形成包含碳的热绝缘区域，所述热绝缘区域具有第一热阻率，所述第一热阻率大于所述金属接触区域的第二热阻率；
其中形成所述第一电极包括：
形成包含碳的第二热绝缘区域；以及
形成内插于所述硫族化物材料元件和所述第二热绝缘区域之间的第二金属接触区域，所述第二热绝缘区域具有第三热阻率，所述第三热阻率大于所述第二金属接触区域的第四热阻率。
21.根据权利要求20所述的方法，其中形成所述第二电极和形成所述硫族化物材料元件包括提供尺寸和电阻率，使得所述硫族化物材料元件的块状材料的电阻大于所述热绝缘区域的块状材料、所述金属接触区域的块状材料以及所述金属接触区域和所述硫族化物材料元件之间的界面的组合电阻。
22.根据权利要求20所述的方法，其中所述金属接触区域的所述第二热阻率比所述第一热阻率低至少10倍。
23.根据权利要求22所述的方法，其中所述金属接触区域包含钨。
24.根据权利要求23所述的方法，其中所述金属接触区域基本上由钨组成，并且其中所述热绝缘区域基本上由碳组成。
25.根据权利要求20所述的方法，其中形成所述第二电极包括使所述金属接触区域与所述硫族化物材料元件接触。
26.如权利要求20所述的方法，其进一步包括：
在所述硫族化物材料元件的侧壁上方形成侧壁热绝缘体，其中形成所述侧壁热绝缘体包括：
在所述硫族化物材料元件的所述侧壁上形成第一侧壁层；以及
在所述第一侧壁层上形成第二侧壁层。
27.根据权利要求20所述的方法，其中形成所述第一电极包括形成壁结构，所述壁结构具有沿第一水平方向的壁宽度及沿实质上垂直于所述第一水平方向的第二水平方向的壁厚度，其中所述壁厚度实质上小于所述壁宽度。
28.一种制造电子装置的方法，其包括：
形成第一电极；
在所述第一电极上形成硫族化物材料元件；
在所述硫族化物材料元件上形成第二电极，所述第二电极包括在所述硫族化物材料元件上的金属接触区域以及在所述金属接触区域上包含碳的热绝缘区域，其中所述热绝缘区域具有第一热阻率，并且所述金属接触区域具有比所述第一热阻率低的第二热阻率；以及
在所述第二电极上形成存取线并沿第一方向延伸，其中所述存取线和至少所述第二电极具有在与所述第一方向交叉的第二方向上测量的相同标称宽度。
29.根据权利要求28所述的方法，其中所述硫族化物材料元件和所述第一电极具有相同的标称宽度。
30.根据权利要求28所述的方法，其进一步包括形成安置在所述硫族化物材料元件下方并沿所述第二方向延伸的第二存取线。
31.一种制造电子装置的方法，其包括：
形成在第一方向上延伸的第一存取线、在与所述第一方向交叉的第二方向上延伸的第二存取线以及垂直内插于所述第一存取线和所述第二存取线之间的硫族化物材料元件；以及
形成垂直内插于所述硫族化物材料元件与所述第一存取线之间的电极，其中所述电极包括含碳且具有第一热阻率的热绝缘区域以及内插于所述硫族化物材料元件与所述热绝缘区域之间的金属接触区域，所述金属接触区域具有低于所述第一热阻率的第二热阻率，其中形成所述电极包括图案化和蚀刻以在单个光掩模层级内限定所述电极和所述第一存取线路的至少一个尺寸，使得所述电极和所述第一存取线在所述第二方向上具有相同的第一标称横向尺寸。
32.根据权利要求31所述的方法，其中形成所述电极进一步包括：在另一第二光掩模层级内，进一步图案化并进一步蚀刻以在另一单个光掩模层级内限定所述电极与所述第二存取线的另一尺寸，使得所述电极和所述第二存取线在所述第一方向上具有相同的第二标称横向尺寸。
33.根据权利要求31所述的方法，其进一步包括形成内插于所述硫族化物材料元件与所述第二存取线之间的第二电极，其中所述第二电极包括含碳且具有第三热阻率的第二热绝缘区域以及内插于所述硫族化物材料元件和所述第二热绝缘区域之间的第二金属接触区域，所述第二金属接触区域具有比所述第三热阻率低的第四热阻率。
34.根据权利要求31所述的方法，其中所述硫族化物材料元件是硫族化物存储器元件，所述方法进一步包括：
形成内插于所述硫族化物材料元件和所述第二存取线之间的第二电极；以及
形成内插于所述第一存取线和所述第二存取线之间的选择器元件，其中所述第二电极内插于所述硫族化物存储器元件和所述选择器元件之间，并且其中所述选择器元件由不同于所述硫族化物存储器元件的硫族化物材料形成。
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