CN108022880A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底；在基底上形成硬掩膜层；以硬掩膜层为掩膜刻蚀基底，形成衬底以及位于衬底上多个分立的初始鳍部，衬底包括相邻的第一区域和第二区域；在相邻初始鳍部之间的衬底上形成隔离层；去除第二区域硬掩膜层、初始鳍部和隔离层，形成露出第二区域衬底的开口；在开口中形成隔离结构。相比去除部分厚度隔离层后，去除第一硬掩膜层，再在第一硬掩膜层位置处重新形成第二硬掩膜层，使第二硬掩膜层用于定义平坦化工艺停止位置的方案，本发明可以省去去除部分厚度隔离层、去除第一硬掩膜层以及重新形成第二硬掩膜层的工艺步骤，降低了形成半导体结构的工艺复杂性。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。
但是，现有技术半导体结构的形成工艺较为复杂。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，简化半导体结构的形成工艺。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述衬底上多个分立的初始鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域用于形成具有鳍部的半导体器件，所述第二区域用于形成半导体器件之间的隔离结构；在相邻所述初始鳍部之间的衬底上形成隔离层；去除所述第二区域的所述硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；在所述开口中形成隔离结构。
可选的，所述硬掩膜层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
可选的，所述第一区域为多个平行的第一条形区域，所述第一条形区域横跨多个初始鳍部，且所述第一条形区域的延伸方向与初始鳍部的延伸方向相垂直；所述第二区域包括：第二条形区域和第三条形区域，所述第二条形区域横跨多个初始鳍部，所述第二条形区域的延伸方向与所述初始鳍部的延伸方向相垂直且所述第二条形区域位于相邻所述第一条形区域之间；所述第三条形区域与所述第二条形区域相连，所述第三条形区域位于所述第一条形区域和第二条形区域一侧且与多个所述第一条形区域相邻。
可选的，形成开口和鳍部的步骤包括：形成覆盖所述第一区域硬掩膜层和第一区域隔离层的图形层；以所述图形层为掩膜，去除所述第二区域的所述硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；形成所述鳍部后，去除所述图形层。
可选的，所述图形层为叠层结构；形成所述图形层的步骤包括：形成覆盖所述隔离层和硬掩膜层的填充层；在所述填充层上形成具有图形开口的光刻胶层，所述图形开口露出所述第二区域的填充层；以所述光刻胶层为掩膜，沿所述图形开口刻蚀所述填充层，直至露出所述第二区域的硬掩膜层和隔离层，所述光刻胶层和剩余所述填充层构成所述图形层。
可选的，去除所述第二区域硬掩膜层的工艺为干法刻蚀工艺。
可选的，去除所述第二区域初始鳍部的工艺为干法刻蚀工艺。
可选的，所述干法刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：刻蚀气体包括CF4、Si2F6、HCl、HBr、Cl2、He、Ar或N2，刻蚀气体流量均为40sccm至80sccm，刻蚀反应腔室压强为5毫托至50毫托，刻蚀功率为200瓦至2000瓦，刻蚀反应腔室温度为20℃至80℃。
可选的，去除所述第二区域隔离层的工艺为干法刻蚀工艺。
可选的，在所述开口中形成隔离结构的步骤包括：在所述开口中填充满隔离材料，所述隔离材料的顶部高于所述硬掩膜层顶部；采用平坦化工艺，去除高于所述硬掩膜层顶部的隔离材料，所述开口中的剩余隔离材料为隔离结构。
可选的，所述隔离层和隔离结构的材料相同。
可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅，所述隔离结构的材料为氧化硅、氮化硅或氮氧化硅。
可选的，形成所述隔离结构后，所述形成方法还包括：去除部分厚度的隔离层和隔离结构，剩余所述隔离层和隔离结构的顶部低于所述鳍部的顶部；形成横跨所述鳍部且覆盖所述鳍部部分顶部表面和侧壁表面的栅极结构，在所述栅极结构两侧的鳍部内形成源漏掺杂区，以形成半导体器件。
可选的，形成所述隔离层的工艺为流体化学气相沉积工艺。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成初始鳍部后，保留所述初始鳍部顶部的硬掩膜层，且后续形成隔离层后未去除所述硬掩膜层；由于在形成隔离层和隔离结构的过程中，通常采用平坦化工艺，而所述平坦化工艺均以所述硬掩膜层顶部作为停止位置。相比去除部分厚度隔离层后，去除初始鳍部顶部的第一硬掩膜层，再在所述第一硬掩膜层的位置处重新形成第二硬掩膜层，使第二硬掩膜层用于定义后续形成隔离结构的平坦化工艺停止位置的方案，本发明可以省去去除部分厚度隔离层、去除第一硬掩膜层以及重新形成第二硬掩膜层的工艺步骤，因此可以降低形成半导体结构的工艺复杂性。
附图说明
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，半导体结构的形成工艺较为复杂。结合一种半导体结构的形成方法分析其原因。
所述形成方法包括：提供基底；在所述基底上形成第一硬掩膜层；以所述第一硬掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述衬底上多个分立的初始鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域用于形成具有鳍部的半导体器件，所述第二区域用于形成半导体器件之间的隔离结构；在相邻所述初始鳍部之间的衬底上形成隔离层，所述隔离层与所述第一硬掩膜层顶部齐平；去除部分厚度的隔离层，露出所述第一硬掩膜层；去除所述第一硬掩膜层；在所述第一硬掩膜层位置处形成第二硬掩膜层；去除所述第二区域的第二硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；在所述开口中填充满隔离材料，所述隔离材料的顶部高于所述第二硬掩膜层顶部；采用平坦化工艺，去除高于所述第二硬掩膜层顶部的隔离材料，所述开口中的剩余隔离材料作为隔离结构。
其中形成隔离层后，需去除部分厚度的所述隔离层，露出所述第一硬掩膜层，以便于去除所述第一硬掩膜层；去除第一硬掩膜层后，还需在所述第一硬掩膜层位置处重新形成第二硬掩膜层，所述第二硬掩膜层用于定义后续形成隔离结构的平坦化工艺停止位置。也就是说，所述形成方法包括去除部分厚度隔离层、去除第一硬掩膜层以及重新形成第二硬掩膜层的工艺步骤，所述半导体结构的形成工艺较为复杂。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述衬底上多个分立的初始鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域用于形成具有鳍部的半导体器件，所述第二区域用于形成半导体器件之间的隔离结构；在相邻所述初始鳍部之间的衬底上形成隔离层；去除所述第二区域的所述硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；在所述开口中形成隔离结构。
本发明在形成初始鳍部后，保留所述初始鳍部顶部的硬掩膜层，且后续形成隔离层后未去除所述硬掩膜层；由于在形成隔离层和隔离结构的过程中，通常采用平坦化工艺，而所述平坦化工艺均以所述硬掩膜层顶部作为停止位置。相比去除部分厚度隔离层后，去除初始鳍部顶部的第一硬掩膜层，再在所述第一硬掩膜层的位置处重新形成第二硬掩膜层，使第二硬掩膜层用于定义后续形成隔离结构的平坦化工艺停止位置的方案，本发明可以省去去除部分厚度隔离层、去除第一硬掩膜层以及重新形成第二硬掩膜层的工艺步骤，因此可以降低形成半导体结构的工艺复杂性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图1，提供基底10。
所述基底10为后续形成半导体结构提供工艺平台。
本实施例中，所述基底10为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
继续参考图1，在所述基底10上形成硬掩膜层200。
所述硬掩膜层200作为后续刻蚀所述基底10的刻蚀掩膜，用于定义后续初始鳍部的位置和尺寸。
本实施例中，所述硬掩膜层200的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
为了缩小后续初始鳍部的特征尺寸，以及相邻初始鳍部之间的距离，进而提高所形成半导体结构的集成度，可以采用多重图形化工艺形成所述硬掩膜层200。
本实施例中，采用自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺形成所述硬掩膜层200。具体地，形成所述硬掩膜层200的步骤包括：在所述基底10上形成图形化的第一掩膜层；形成保形覆盖所述第一掩膜层和基底10的第二掩膜层；去除所述第一掩膜层顶部和基底10上的第二掩膜层，保留所述第一掩膜层侧壁的第二掩膜层；去除所述第一掩膜层，暴露出部分所述基底10，剩余的第二掩膜层为所述硬掩膜层200，所述硬掩膜层200的形貌、尺寸及位置与后续所形成初始鳍部的形貌、尺寸及位置相同。
在其他实施例中，形成所述硬掩膜层的工艺还可以为自对准三重图形化(Self-Aligned Triple Patterned)工艺或自对准四重图形化(Self-Aligned Double DoublePatterned，SaDDP)工艺。
需要说明的是，在形成所述硬掩膜层200之前，所述形成方法还包括：在所述基底10上形成缓冲层(图未示)，以改善所述硬掩膜层200与所述基底10之间的晶格失配问题。本实施例中，所述缓冲层的材料可以为氧化硅。
结合参考图2至图5，图2为立体图(仅示出了两个鳍部)，图3是俯视图(仅示出衬底)，图4是沿垂直于鳍部延伸方向割线(如图2中AA1割线)的剖面图，图5是沿鳍部延伸方向(如图2中BB1割线)的剖面图，以所述硬掩膜层200为掩膜，刻蚀所述基底10(如图1所示)，形成衬底100以及位于所述衬底100上多个分立的初始鳍部110，所述衬底100包括相邻的第一区域I和第二区域II，所述第一区域I用于形成具有鳍部110的半导体器件，所述第二区域II用于形成半导体器件之间的隔离结构。
所述第一区域I和第二区域II为相邻区域。如图3所示，本实施例中，所述第一区域I为多个平行的第一条形区域11，所述第一条形区域11横跨多个初始鳍部110，且所述第一条形区域11的延伸方向与初始鳍部110的延伸方向相垂直；所述第二区域II包括：第二条形区域12和第三条形区域13，所述第二条形区域12横跨多个初始鳍部110，所述第二条形区域12的延伸方向与所述初始鳍部110的延伸方向相垂直且所述第二条形区域12位于相邻所述第一条形区域11之间；所述第三条形区域13与所述第二条形区域12相连，所述第三条形区域13位于所述第一条形区域11和第二条形区域12一侧且与多个所述第一条形区域11相邻。
在其他实施例中，所述第一区域和第二区域还可以为不相邻区域。
由于所述第二区域II的衬底100用于后续形成半导体器件之间的隔离结构，因此后续还需去除位于所述第二区域II衬底100上的初始鳍部110。
需要说明的是，形成所述初始鳍部110后，所述形成方法还包括：在所述初始鳍部110表面形成衬垫氧化层(图未示)，用于修复所述初始鳍部110。
本实施例中，形成所述衬垫氧化层的工艺为氧化处理工艺。
由于所述初始鳍部110为通过刻蚀初始衬底后形成，所述初始鳍部110通常具有凸出的棱角且表面具有缺陷。在氧化处理过程中，由于所述初始鳍部110凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层之后，不仅所述初始鳍部110表面的缺陷层被去除，且凸出棱角部分也被去除，从而可以使所述初始鳍部110的表面光滑、晶格质量得到改善，避免初始鳍部110顶角尖端放电问题，有利于改善鳍式场效应管的性能。
需要说明的是，所述氧化处理还会对所述衬底100表面进行氧化，使得形成的衬垫氧化层还位于所述衬底100表面。由于所述衬底100和初始鳍部110的材料为硅，相应形成的衬垫氧化层的材料为氧化硅。
参考图6，图6是基于图4的剖面图，在相邻所述初始鳍部110之间的衬底100上形成隔离层101。
所述隔离层101用于后续对第一区域I相邻器件起到电隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离层101的工艺步骤包括：在相邻所述初始鳍部110之间的衬底100上填充满隔离材料，所述隔离材料顶部高于所述硬掩膜层200顶部；研磨去除高于所述硬掩膜层200顶部的隔离材料，形成所述隔离层101，所述隔离层101顶部与所述硬掩膜层200顶部齐平。
为了使所述隔离层101充分填充相邻所述初始鳍部110之间的间隙，减少所述隔离层101中孔缺陷的产生，通过流体化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)的方式填充隔离材料。
需要说明的是，由于所述衬底100和初始鳍部110上形成有衬垫氧化层，在相邻所述初始鳍部110之间的衬底100上填充满隔离材料的步骤中，所述隔离材料形成于所述衬垫氧化层上。
结合参考图7至图15，去除所述第二区域II的所述硬掩膜层200、初始鳍部110和隔离层101，形成露出所述第二区域II衬底100的开口150(如图15所示)，位于所述第一区域I的初始鳍部110作为鳍部115(如图15所示)。
由于所述第一区域I的衬底100用于后续形成具有鳍部的半导体器件，所述第二区域II的衬底100用于后续形成半导体器件之间的隔离结构，因此形成露出所述第二区域II衬底100的开口150后，所述开口150为后续形成第二区域II的隔离结构提供空间位置。
以下将结合附图，对形成所述开口150和鳍部115的步骤做详细说明。
结合参考图7至图9，图8是俯视图，图9是图8沿CC1割线的剖面图，形成覆盖所述第一区域I硬掩膜层200和第一区域I隔离层101的图形层300(如图9所示)。
所述图形层300暴露出所述第二区域II的所述硬掩膜层200和第二区域II隔离层101，用于作为后续去除所述第二区域II的所述硬掩膜层200、初始鳍部110和隔离层101的刻蚀掩膜。
本实施例中，所述图形层300为叠层结构。具体地，形成所述图形层300的步骤包括：形成覆盖所述隔离层101和硬掩膜层200的填充层310(如图7所示)；在所述填充层310上形成具有图形开口(未标示)的光刻胶层320(如图7所示)，所述图形开口露出所述第二区域II的填充层310；以所述光刻胶层320为掩膜，沿所述图形开口刻蚀所述填充层310，直至露出所述第二区域II的硬掩膜层200和隔离层101，所述光刻胶层320和剩余所述填充层310构成所述图形层300。
所述填充层310用于填充所述隔离层101和硬掩膜层200表面的不平，为后续形成所述光刻胶层320提供平坦面。本实施例中，所述填充层310的材料为ODL(OrganicDielectric Layer)材料，采用旋转涂覆工艺形成所述填充层310。在其他实施例中，所述填充层的材料还可以为BARC(Bottom Anti-Reflective Coating)材料或DUO(Deep UV LightAbsorbing Oxide)材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
结合参考图10至图15，以所述图形层300(如图13所示)为掩膜，去除所述第二区域II的所述硬掩膜层200、初始鳍部110和隔离层101，形成露出所述第二区域II衬底100的开口150(如图15所示)，位于所述第一区域I的初始鳍部110作为鳍部115。
本实施例中，以先去除所述第二区域II的所述硬掩膜层200，后去除所述第二区域II的隔离层101为例进行说明。
如图10和图11所示，图10是基于图8的俯视图，图11是基于图9的剖面图，以所述图形层300(如图11所示)为掩膜，去除所述第二区域II的所述硬掩膜层200，在所述第二区域II隔离层101内形成凹槽111(如图11所示)。
本实施例中，去除所述第二区域II硬掩膜层200的工艺为干法刻蚀工艺，例如等离子体干法刻蚀工艺。相比采用湿法刻蚀的方法，可以避免因湿法刻蚀溶液的流动性，而对所述图形层300下方第一区域I隔离层101和初始鳍部110产生刻蚀作用。
如图12和图13所示，图12是基于图10的俯视图，图13是基于图11的剖面图，以所述图形层300(如图13所示)为掩膜，去除所述第二区域II的隔离层101和初始鳍部110。
具体地，采用干法刻蚀的工艺去除所述第二区域II的隔离层101和初始鳍部110。相比采用湿法刻蚀的方法，可以避免因湿法刻蚀溶液的流动性，而对所述图形层300下方第一区域I隔离层101和初始鳍部110产生刻蚀作用。
本实施例中，去除所述第二区域II初始鳍部110的工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：刻蚀气体包括CF4、Si2F6、HCl、HBr、Cl2、He、Ar或N2，刻蚀气体流量均为40sccm至80sccm，刻蚀反应腔室压强为5毫托至50毫托，刻蚀功率为200瓦至2000瓦，刻蚀反应腔室温度为20℃至80℃。
需要说明的是，完成所述等离子体干法刻蚀工艺后，为了避免出现第二区域II初始鳍部110残留的问题，所述形成方法还包括：在所述等离子体干法刻蚀工艺后进行湿法刻蚀工艺，以保证所述第二区域II初始鳍部110被完全去除。
本实施例中，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH溶液)。由于所述湿法刻蚀工艺的工艺时间较短，因此对所述图形层300下方第一区域I初始鳍部110产生刻蚀作用的可能性较小，工艺风险较低。
本实施例中，去除所述第二区域II隔离层101的工艺为干法刻蚀工艺，例如等离子体干法刻蚀工艺。
需要说明的是，完成所述干法刻蚀工艺后，为了避免出现第二区域II隔离层101残留的问题，所述形成方法还包括：在所述干法刻蚀工艺后进行湿法刻蚀工艺，以保证所述第二区域II隔离层101被完全去除。
本实施例中，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。由于所述湿法刻蚀工艺的工艺时间较短，因此对所述图形层300下方第一区域I隔离层101产生刻蚀作用的可能性较小，工艺风险较低。
需要说明的是，所述隔离层101的材料与所述衬垫氧化层的材料相同，均为氧化硅；因此在去除所述第二区域II隔离层101的过程中，还去除所述第二区域II的衬垫氧化层。
本实施例中，去除所述第二区域II的硬掩膜层200、初始鳍部110和隔离层101后，形成露出所述第二区域II衬底100的开口150(如图13所示)。
此外，被所述图形层300所覆盖的第一区域I硬掩膜层200、初始鳍部110和隔离层101被保留，位于所述第一区域I的初始鳍部110作为所述第一区域I的鳍部115(如图13所示)，为后续形成半导体器件提供工艺基础；剩余所述隔离层101用于对所述第一区域I的相邻器件起到电隔离作用；剩余所述硬掩膜层200的顶部用于后续在所述开口150中形成隔离结构时，定义平坦化工艺的停止位置。
还需要说明的是，通过去除所述第二区域II的初始鳍部110，在沿所述初始鳍部110延伸方向上，所述开口150将所述第一区域I的每个初始鳍部110(如图10所示)分为沿延伸方向排列的多个鳍部115。
其中，所述第二区域II初始鳍部110的作用在于：在形成所述初始鳍部110的刻蚀工艺中，避免出现负载效应(loading effect)，从而提高所形成鳍部115的尺寸均匀性，使所述鳍部115具有良好形貌，进而提高后续所形成半导体器件的电学性能。
结合参考图14和图15，图14是基于图12的俯视图，图15是基于图13的剖面图，形成所述鳍部115(如图15所示)后，去除所述图形层300(如图13所示)。
本实施例中，所述图形层300包括填充层310以及位于所述填充层310上的光刻胶层320。相应的，可以采用四甲基氢氧化铵溶液刻蚀的方式去除所述图形层300。
结合参考图16和图17，图16是基于图14的俯视图，图17是基于图15的剖面图，在所述开口150(如图15所示)中形成隔离结构102(如图16所示)。
所述隔离结构102用于实现半导体器件之间的电隔离。
本实施例中，所述隔离结构102和所述隔离层101的材料相同，从而可以更好地提高所述隔离结构102的工艺兼容性。所述隔离层101的材料为氧化硅，相应的，所述隔离结构102的材料也为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，可以采用化学气相沉积工艺形成所述隔离结构102。其中，为了保证所述隔离结构102对所述开口150充分填充，减少所述隔离结构102内孔缺陷形成的可能，所述隔离结构102可以通过流体化学气相沉积工艺形成。
具体地，在所述开口150中形成隔离结构102的步骤包括：在所述开口150中填充满隔离材料，所述隔离材料的顶部高于所述硬掩膜层200(如图17所示)顶部；采用平坦化工艺，去除高于所述硬掩膜层200顶部的隔离材料，所述开口150中的剩余隔离材料为隔离结构102。
本实施例中，采用化学机械研磨工艺，去除高于所述硬掩膜层200顶部的隔离材料。
需要说明的是，所述衬底100用于形成鳍式场效应管，因此所述鳍部115的顶部和部分侧壁需露出，从而使后续所形成的栅极结构能够覆盖所述鳍部115的部分顶部表面和侧壁表面。所以，本实施例中，在所述开口150中形成隔离结构102后，所述形成方法还包括：去除部分厚度的所述隔离层101和隔离结构102，剩余所述隔离层101和隔离结构102的顶部低于所述鳍部115的顶部；形成横跨所述鳍部115且覆盖所述鳍部115部分顶部表面和侧壁表面的栅极结构(图未示)，在所述栅极结构两侧的鳍部115内形成源漏掺杂区(图未示)，以形成半导体器件。
还需要说明的是，在去除部分厚度的隔离层101和隔离结构102的步骤中，还去除凸出于剩余隔离层101顶部的衬垫氧化层(图未示)和所述鳍部115顶部的缓冲层(图未示)以及硬掩膜层200。
本实施例中，在形成初始鳍部110(如图4所示)后，保留所述初始鳍部110顶部的硬掩膜层200(如图4所示)，且形成隔离层101(如图6所示)后未去除所述硬掩膜层200；由于在形成隔离层101和隔离结构102(如图17所示)的过程中，通常采用平坦化工艺，而所述平坦化工艺均以所述硬掩膜层200顶部作为停止位置。相比去除部分厚度隔离层后，去除初始鳍部顶部的第一硬掩膜层，再在所述第一硬掩膜层的位置处重新形成第二硬掩膜层，使第二硬掩膜层用于定义后续形成隔离结构的平坦化工艺停止位置的方案，本发明可以省去去除部分厚度隔离层、去除第一硬掩膜层以及重新形成第二硬掩膜层的工艺步骤，因此可以降低形成半导体结构的工艺复杂性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述基底，形成衬底以及位于所述衬底上多个分立的初始鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域用于形成具有鳍部的半导体器件，所述第二区域用于形成半导体器件之间的隔离结构；
在相邻所述初始鳍部之间的衬底上形成隔离层；
去除所述第二区域的所述硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；
在所述开口中形成隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为多个平行的第一条形区域，所述第一条形区域横跨多个初始鳍部，且所述第一条形区域的延伸方向与初始鳍部的延伸方向相垂直；
所述第二区域包括：第二条形区域和第三条形区域，所述第二条形区域横跨多个初始鳍部，所述第二条形区域的延伸方向与所述初始鳍部的延伸方向相垂直且所述第二条形区域位于相邻所述第一条形区域之间；
所述第三条形区域与所述第二条形区域相连，所述第三条形区域位于所述第一条形区域和第二条形区域一侧且与多个所述第一条形区域相邻。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成开口和鳍部的步骤包括：形成覆盖所述第一区域硬掩膜层和第一区域隔离层的图形层；
以所述图形层为掩膜，去除所述第二区域的所述硬掩膜层、初始鳍部和隔离层，形成露出所述第二区域衬底的开口，位于所述第一区域的初始鳍部作为鳍部；
形成所述鳍部后，去除所述图形层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述图形层为叠层结构；
形成所述图形层的步骤包括：形成覆盖所述隔离层和硬掩膜层的填充层；在所述填充层上形成具有图形开口的光刻胶层，所述图形开口露出所述第二区域的填充层；以所述光刻胶层为掩膜，沿所述图形开口刻蚀所述填充层，直至露出所述第二区域的硬掩膜层和隔离层，所述光刻胶层和剩余所述填充层构成所述图形层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二区域硬掩膜层的工艺为干法刻蚀工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二区域初始鳍部的工艺为干法刻蚀工艺。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：刻蚀气体包括CF4、Si2F6、HCl、HBr、Cl2、He、Ar或N2，刻蚀气体流量均为40sccm至80sccm，刻蚀反应腔室压强为5毫托至50毫托，刻蚀功率为200瓦至2000瓦，刻蚀反应腔室温度为20℃至80℃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二区域隔离层的工艺为干法刻蚀工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述开口中形成隔离结构的步骤包括：在所述开口中填充满隔离材料，所述隔离材料的顶部高于所述硬掩膜层顶部；
采用平坦化工艺，去除高于所述硬掩膜层顶部的隔离材料，所述开口中的剩余隔离材料为隔离结构。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层和隔离结构的材料相同。
12.如权利要求1或11所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅，所述隔离结构的材料为氧化硅、氮化硅或氮氧化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构后，所述形成方法还包括：去除部分厚度的隔离层和隔离结构，剩余所述隔离层和隔离结构的顶部低于所述鳍部的顶部；
形成横跨所述鳍部且覆盖所述鳍部部分顶部表面和侧壁表面的栅极结构，在所述栅极结构两侧的鳍部内形成源漏掺杂区，以形成半导体器件。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的工艺为流体化学气相沉积工艺。
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