CN112071805A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其形成方法，包括：提供衬底，所述衬底包括NMOS区和PMOS区；在衬底上形成隔离层；在隔离层上形成若干分立排布的硬掩膜层，若干分立排布的硬掩膜层定义鳍部图形；去除硬掩膜层覆盖的隔离层，直至暴露出衬底，在隔离层内形成开口；在NMOS区的开口内形成第一鳍部；在PMOS区的开口内形成第二鳍部；本发明利用隔离层上的硬掩膜层来定义好鳍部的图形，设定好在需要的位置形成鳍部，就不会有多余的鳍部形成，就不存在去除多余鳍部的过程，保证了形成的鳍部的质量，同时形成的第一鳍部的高度和第二鳍部的高度可以根据的实际的需求设定，工艺变得灵活，使得形成的半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨鳍部的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而随着半导体器件的尺寸不断缩小，器件密度的提高，如何保证形成质量好的半导体器件，这是目前急需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，保证了形成的半导体器件具有较高的质量。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括NMOS区和PMOS区；在所述衬底上形成隔离层；在所述隔离层上形成若干分立排布的硬掩膜层，若干分立排布的所述硬掩膜层定义鳍部图形；去除所述硬掩膜层覆盖的所述隔离层，直至暴露出所述衬底，在所述隔离层内形成开口；在所述NMOS区的所述开口内形成第一鳍部；在所述PMOS区的所述开口内形成第二鳍部。
可选的，所述第一鳍部的材料包括硅，所述第二鳍部的材料包括硅锗。
可选的，采用外延生长的方式形成所述第一鳍部和所述第二鳍部。
可选的，形成所述第一鳍部的步骤包括：在相邻的所述硬掩膜层之间形成掩膜层；在所述PMOS区的所述硬掩膜层和所述掩膜层上形成第一光刻胶层；去除所述NMOS区的所述硬掩膜层，以所述NMOS区的所述掩膜层为掩膜，刻蚀所述NMOS区的所述隔离层，直至暴露出所述衬底，在所述NMOS区的所述隔离层内形成开口；在所述开口内形成第一鳍部。
可选的，形成所述第二鳍部的步骤包括：去除所述第一光刻胶层；在所述NMOS区的所述第一鳍部上和所述掩膜层上形成第二光刻胶层；去除所述PMOS区的所述硬掩膜层，以所述PMOS区的所述掩膜层为掩膜，刻蚀所述PMOS区的所述隔离层，直至暴露出所述衬底，在所述PMOS区的所述隔离层内形成开口；在所述开口内形成第二鳍部。
可选的，在所述隔离层上形成若干分立排布的硬掩膜层，若干分立排布的所述硬掩膜层定义鳍部图形的步骤包括：在所述隔离层上形成初始分立排布的所述硬掩膜层；在所述隔离层上形成第三光刻胶层，所述第三光刻胶层的开口暴露出部分初始分立排布的所述硬掩膜层；去除所述第三光刻胶层的开口暴露出的所述硬掩膜层。
可选的，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层的材料与所述第二硬掩膜层材料不同。
可选的，所述第三光刻胶层至少形成两次，第一次形成所述第三光刻胶层的开口暴露出部分所述第一硬掩膜层，第二次形成所述第三光刻胶层的开口暴露出部分所述第二硬掩膜层。
可选的，在所述隔离层上形成初始分立排布的所述硬掩膜层的步骤包括：在所述隔离层上形成初始分立排布的所述第一硬掩膜层；在所述第一硬掩膜层的侧壁上形成牺牲侧墙；在相邻的所述牺牲侧墙之间形成所述第二硬掩膜层；去除所述牺牲侧墙。
可选的，所述硬掩膜层的材料包括氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、硅或锗硅中的一种或多种。
与现有技术相比，本发明的技术方案具有以下优点：
首先在衬底上形成隔离层，然后在隔离层上形成的硬掩膜层来定义鳍部的图形，去除硬掩膜层覆盖的隔离层，在隔离层内形成开口，从而分别在NMOS区的开口内形成第一鳍部，在PMOS区的开口内形成第二鳍部；利用隔离层上的硬掩膜层定义好鳍部的图形，设定好在需要的位置形成鳍部，就不会有多余的鳍部形成，就不存在去除多余鳍部的过程，保证了形成的鳍部的质量；同时由于第一鳍部和第二鳍部分别在隔离层的开口内形成的，一方面第一鳍部和第二鳍部的形成高度是可以根据实际的需求进行控制的，使得形成鳍部的工艺变得灵活；另外一方面第一鳍部是在NMOS区的开口内形成的，第二鳍部是在PMOS区的开口内形成的，这样第一鳍部的材料与第二鳍部的材料可以根据实际的需要选择形成，这种一次性在设定的位置形成需要的鳍部，使得形成的鳍部的质量得到控制，提高了形成的半导体器件的质量。
附图说明
图1至图8是一实施例中半导体器件形成过程的结构示意图；
图9至图20是本发明第一实施例中半导体器件形成过程的结构示意图；
图21至图35是本发明第二实施例中半导体器件形成过程的结构示意图。
具体实施方式
在半导体器件的形成过程中，通常需要在NMOS区形成硅材料的鳍部，在PMOS区形成硅锗材料的鳍部，但是由于受到工艺条件的限制，导致形成的鳍部的质量差，从而降低了形成的半导体器件的质量，具体半导体器件的形成方法如下：
参考图1，提供衬底1，所述衬底1包括NMOS区和PMOS区，所述衬底1上形成有若干分立排布的初始鳍部2，所述初始鳍部2的材料为硅。
参考图2，在所述衬底1上形成隔离层3，所述隔离层3的顶部与所述初始鳍部2的顶部齐平。
参考图3，在所述NMOS区的所述初始鳍部2和所述隔离层3的表面上形成第一光刻胶层4。
参考图4，去除所述PMOS区的所述初始鳍部2，形成开口5。
参考图5，在所述开口5内形成修正鳍部6，所述修正鳍部6的材料为硅锗。
参考图6，去除所述第一光刻胶层4，在所述初始鳍部2、所述隔离层3以及所述修正鳍部6上形成第二光刻胶层7，所述第二光刻胶层7的开口701暴露出部分所述初始鳍部2和所述修正鳍部6。
参考图7，去除所述第二光刻胶层7的开口701暴露出部分所述初始鳍部2和所述修正鳍部6。
参考图8，去除述第二光刻胶层7以及部分厚度的所述隔离层3，所述隔离层3的顶部表面低于所述初始鳍部2和所述修正鳍部6的顶部表面。
发明人发现，这种方法形成的半导体器件的使用性能的稳定性差，容易出现失效等现象，限制了半导体器件的使用。在NMOS区形成初始鳍部，在PMOS区形成修正鳍部之后，还在初始鳍部和修正鳍部上形成第二光刻胶层，利用第二光刻胶层的开口将多余的初始鳍部和修正鳍部暴露出来从而进行切除，形成需要的鳍部图形，实际的过程中由于受到形成半导体器件尺寸的限制，导致在去除多余鳍部的过程中容易对形成好的鳍部表面造成损伤或者去除的不完全，使得形成的鳍部表面质量得不到控制，从而使得形成的半导体器件具有较差的使用性能。
发明人研究发现，在衬底上形成隔离层，利用在隔离层上形成硬掩膜层来定义好形成的鳍部图形，这样在形成鳍部时，不存在多余的鳍部，所以省略将多余鳍部进行切除的工艺，从而保证形成的鳍部的质量；另外，在隔离层内形成开口，分别在NMOS区的开口内形成第一鳍部，在PMOS区的开口内形成第二鳍部，形成的第一鳍部和第二鳍部的材料和高度都可以根据实际的需求进行设定，使得工艺过程变得灵活，这种半导体器件的形成过程很好的控制了形成的鳍部的质量，提高了形成的半导体器件的使用性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图9至图20是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图9，提供所述衬底100，所述衬底100包括NMOS区和PMOS区。
本实施例中，所述衬底100的材料为单晶硅；其他实施例中，所述衬底100可以是单晶硅，多晶硅或非晶硅；所述衬底100也可以是硅、锗、锗硅、砷化镓等半导体材料。
参考图10，在所述衬底100上形成隔离层200。
本实施例中，所述隔离层200的材料为氧化硅；其他实施例中，所述隔离层200的材料还可为氮化硅或者氮氧化硅。
本实施例中，所述隔离层200采用浅沟槽隔离结构(STI)，采用传统的方式形成浅沟槽隔离结构。
本实施例中，所述隔离层200起到保护所述衬底100的同时所述隔离层200还可作为后续刻蚀工艺的刻蚀停止层。
参考图11，在所述隔离层200上形成若干初始分立排布的所述硬掩膜层300。
本实施例中，所述硬掩膜层300的材料为氮化硅；其他实施例中，所述硬掩膜层300的材料还可为氮氧化硅或碳氮化硅或碳氧化硅或硅或硅锗或氮氧化硅和碳化硅的叠层结构等。
本实施例中，采用自对准双图形化工艺设定所述硬掩膜层300的位置，这样做的目的是预先设定好可能需要形成鳍部的位置。
本实施例中，采用化学气相沉积工艺形成所述硬掩膜层300的材料，而后回刻蚀所述硬掩膜层300的材料，在所述隔离层200上形成初始分立排布的所述硬掩膜层300。
参考图12，在所述隔离层200上形成第三光刻胶层201，所述第三光刻胶层201的开口2011暴露出部分初始分立排布的所述硬掩膜层300。
本实施例中，首先是在所述隔离层200上形成若干初始分立排布的所述硬掩膜层300，该步骤是初步设定了鳍部形成的位置，但是后续根据实际电路的设计需求，将不需要形成鳍部的位置上的所述硬掩膜层300进行去除，可以通过控制所述第三光刻胶层201的开口2011的大小，实现对需要的所述硬掩膜层300的去除，这种开口2011的可变，使得工艺变得灵活化。
参考图13，去除所述第三光刻胶层201的开口2011暴露出的所述硬掩膜层300，定义好鳍部图形，去除所述第三光刻胶层201。
本实施例中，采用刻蚀去除暴露出的所述硬掩膜层300；其他实施例中，还可采用灰化等工艺去除暴露出的所述硬掩膜层300。
本实施例中，将所述开口2011暴露出的所述硬掩膜层300去掉目的是定义好鳍部图形，保证在需要的位置形成鳍部，在不需要的位置就不会有鳍部，这样就不会存在多余的鳍部，省略去除多余鳍部的工艺，保证形成的鳍部的质量不受到损伤，便于提高形成的半导体器件的质量。
参考图14，在定义鳍部图形的相邻的所述硬掩膜层300之间形成掩膜层301。
本实施例中，所述掩膜层301的材料为碳化硅；其他实施例中，所述掩膜层301还可为光刻胶层或者光刻胶层和抗反射涂层的叠层结构。
本实施例中，在所述隔离层200上化学气相沉积所述掩膜层301的材料，通过化学机械抛光(CMP)使得所述掩膜层301的顶部表面与所述硬掩膜层300的顶部齐平。
参考图15，在所述PMOS区的所述硬掩膜层300和所述掩膜层301上形成第一光刻胶层202。
本实施例中，在所述PMOS区的所述硬掩膜层300和所述掩膜层301上形成第一光刻胶层202，从而先处理所述NMOS区，在所述NMOS区形成第一鳍部。
其他实施例中，还可首先在所述NMOS区的所述硬掩膜层300和所述掩膜层301上形成第一光刻胶层202，从而先处理所述PMOS区，在所述PMOS区形成第二鳍部。
本实施例中，所述第一光刻胶层202的材料采用氟化氪(KrF)；其他实施例中，还可以采用氟化氩(ArF)。
参考图16，去除所述NMOS区的所述硬掩膜层300，以所述NMOS区的所述掩膜层301为掩膜，刻蚀所述NMOS区的所述隔离层200，直至暴露出所述衬底100，在所述NMOS区的所述隔离层200内形成开口400。
本实施例中，采用干法刻蚀去除所述硬掩膜层300；其他实施例中，还可采用湿法刻蚀等工艺去除所述硬掩膜层300。
本实施例中，采用刻蚀所述隔离层200的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，偏置电压为30V～100V，时间为4秒～50秒。
参考图17，在所述开口400内形成第一鳍部401。
本实施例中，采用外延生长的方式在所述开口400内形成所述第一鳍部401；其他实施例中，还可采用原子层气相沉积或者化学气相沉积的方式形成所述第一鳍部401。
本实施例中，采用外延生长的方式形成鳍部的原因是，外延生长形成的鳍部的缺陷少，同时利用外延生长的方式可以形成导电率较好的材料。
本实施例中，所述第一鳍部401的材料为硅材料，形成所述第一鳍部401的工艺参数包括采用硅烷(SiH4)作为环境气氛，所述SiH4气体的气体流量为10～700sccm；压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～20min之间。
本实施例中，由于所述第一鳍部401是在所述开口400内形成，所述第一鳍部401的高度可以根据实际的需求控制不同的高度，这样使得鳍部的形成变得灵活多变，降低了工艺条件的限制。
参考图18，去除所述第一光刻胶层202，在所述NMOS区的所述第一鳍部401上和所述掩膜层301上形成第二光刻胶层203。
本实施例中，所述第二光刻胶层203的材料与所述第一光刻胶层202的材料相同；其他实施例中，还可采用不同的材料。
参考图19，去除所述PMOS区的所述硬掩膜层300，以所述PMOS区的所述掩膜层301为掩膜，刻蚀所述PMOS区的所述隔离层200，直至暴露出所述衬底100，在所述PMOS区的所述隔离层200内形成开口500。
本实施例中，去除所述PMOS区的所述硬掩膜层300的工艺与去除所述NMOS区的所述硬掩膜层300的工艺相同；其他实施例中，还可采用不同的工艺去除所述硬掩膜层300。
本实施例中，刻蚀所述PMOS区的所述隔离层200的工艺与刻蚀所述NMOS区的所述隔离层200的工艺相同；其他实施例中，还可采用不同的刻蚀工艺刻蚀所述隔离层200。
参考图20，在所述开口500内形成第二鳍部501，去除所述第二光刻胶层203、所述掩膜层301以及部分厚度的所述隔离层200。
本实施例中，所述第二鳍部501的材料为硅锗，采用外延生长的方式形成所述第二鳍部501，外延生长的工艺参数包括采用硅烷(SiH4)和锗烷(GeH4)作为环境气氛，其中硅烷(SiH4)和锗烷(GeH4)的气体百分数比控制在20～50％之间，压强范围1～100托；温度为400℃～600℃之间。
利用上述方法形成的一种半导体器件，包括：衬底100，包括NMOS区和PMOS区；隔离层200，位于所述衬底100上；第一鳍部401，分立排布于NMOS区的所述衬底100上；第二鳍部501，分立排布于PMOS区的所述衬底100上。
第二实施例
图21至图35是本发明第二实施例中半导体器件形成过程的结构示意图。
本实施例中从提供所述衬底到在所述衬底上形成所述隔离层的步骤与第一实施例中相同，这里不再累赘说明。
参考图21，在所述隔离层200上形成初始分立排布的所述第一硬掩膜层302。
本实施例中，采用自对准双图形化工艺(SADP)形成所述第一硬掩膜层302，目的是预先设定出可能需要形成鳍部的位置。
本实施例中，所述第一硬掩膜层302的材料为氮氧化硅；其他实施例中，所述第一硬掩膜层302的材料还可为氧化硅或者氮化硅等。
参考图22，在所述第一硬掩膜层302的侧壁上形成牺牲侧墙303。
本实施例中，所述牺牲侧墙303的材料为碳氮化硅；其他实施例中，所述牺牲侧墙303还可为氧化硅、氮化硅、碳氮化硅、碳氮氧化硅中的一种或者多种。
本实施例中，采用传统形成侧墙的工艺形成所述牺牲侧墙303即可。
参考图23，在相邻的所述牺牲侧墙303之间形成所述第二硬掩膜层304。
本实施例中，所述第二硬掩膜层304的材料为氮化硅；其他实施例中，所述第二硬掩膜层304的材料还可为氧化硅等。
本实施例中，所述第一硬掩膜层302的材料与所述第二硬掩膜层304的材料不同，同时所述第一硬膜层302和所述第二硬掩膜层304交替的分立排布在所述隔离层200上，利用所述第一硬掩膜层302和所述第二硬掩膜层304材料的不同且间隔排布，那么分别去除所述第一硬掩膜层302或者所述第二硬掩膜层304的时候，就不会对相邻的硬掩膜层造成损伤，这样保证图形传递的准确性，保证形成鳍部的质量。
参考图24，去除所述牺牲侧墙303。
本实施例中，去除所述牺牲侧墙303后，形成的所述第一硬掩膜层302和所述第二硬掩膜层304就是在所述隔离层200上形成初始分立排布的所述硬掩膜层300。
本实施例中，采用干法刻蚀去除所述牺牲侧墙303。所述干法刻蚀参数包括：采用的气体包括CF4气体、CH2F2气体和O2，CF4气体的流量为30sccm～200sccm，CH2F2气体的流量为8sccm～50sccm，O2的流量为2sccm～30sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1000W，偏置电压为30V～500V，时间为4秒～500秒。
参考图25，在所述隔离层200上第一次形成第三光刻胶层201，所述第三光刻胶层201的开口暴露出部分初始分立排布的所述第一硬掩膜层302。
参考图26，去除所述第三光刻胶层201的开口暴露出部分初始分立排布的所述第一硬掩膜层302，形成修正分立排布的所述第一硬掩膜层302，去除所述第三光刻胶层201。
本实施例中，采用化学试剂去除所述第三光刻胶层201；其他实施例中，还可采用灰化工艺去除所述第三光刻层201。
参考图27，在所述隔离层200上第二次形成第三光刻胶层201，所述第三光刻胶层201的开口暴露出部分初始分立排布的所述第二硬掩膜层304。
参考图28，去除所述第三光刻胶层201的开口暴露出部分初始分立排布的所述第二硬掩膜层304，形成修正分立排布的所述第二硬掩膜层304，去除所述第三光刻胶层201。
本实施例中，经过修正处理后的所述第一硬掩膜层302和所述第二硬掩膜层304排布于所述隔离层200上定义好鳍部图形，从而不会在不需要的位置形成多余的鳍部，省略去除多余鳍部的工艺，使得形成的鳍部质量不受损坏，提高形成的半导体器件的质量。
参考图29，在所述隔离层200上形成所述掩膜层301，所述掩膜层301填充在相邻的所述第一硬掩膜层302和所述第二硬掩膜层304之间。
本实施例中，所述掩膜层301的材料与形成工艺与第一实施例相同。
参考图30，在所述PMOS区的所述第一硬掩膜层302、所述第二硬掩膜层304以及所述掩膜层301上形成第一光刻胶层202。
本实施例中，所述第一光刻胶层202的材料为氟化氪(KrF)。
参考图31，去除所述NMOS区的所述第一硬掩膜层302、所述第二硬掩膜层304，以所述NMOS区的所述掩膜层301为掩膜，刻蚀所述NMOS区的所述隔离层200，直至暴露出所述衬底100，在所述NMOS区的所述隔离层200内形成开口400。
本实施例中，采用干法刻蚀去除所述第一硬掩膜层302和所述第二硬掩膜层304，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
本实施例中，刻蚀所述隔离层200的工艺与第一实施例相同。
参考图32，在所述开口400内形成第一鳍部401。
本实施例中，也采用外延生长的方式形成所述第一鳍部401，所述第一鳍部401的材料采用硅，利用外延生长的方式形成所述第一鳍部401的原因是外延生长能够形成质量高的硅材料且工艺灵活，可以避免形成缺陷。
参考图33，去除所述第一光刻胶层202，在所述NMOS区的所述第一鳍部401上和所述掩膜层301上形成第二光刻胶层203。
本实施例中，所述第二光刻胶层203的材料为氟化氩(ArF)。
本实施例中，采用灰化的工艺去除所述第一光刻胶层202。
参考图34，去除所述PMOS区的所述第一硬掩膜层302、所述第二硬掩膜层304，以所述PMOS区的所述掩膜层301为掩膜，刻蚀所述PMOS区的所述隔离层200，直至暴露出所述衬底100，在所述PMOS区的所述隔离层内形成开口500。
本实施例中，去除所述PMOS区的所述第一硬掩膜层302、所述第二硬掩膜层304的工艺与去除所述NMOS区的所述第一硬掩膜层302、所述第二硬掩膜层304的工艺相同。
本实施例中，刻蚀所述隔离层200的工艺与第一实施例相同。
参考图35，在所述开口500内形成第二鳍部501，去除所述第二光刻胶层203、所述掩膜层301以及部分厚度的所述隔离层200。
本实施例中，最终形成的鳍部形状满足实际的需求，不需要去除多余的鳍部，使得工艺变得简单，同时保证了形成的鳍部的质量，提高形成的半导体器件的质量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括NMOS区和PMOS区；
在所述衬底上形成隔离层；
在所述隔离层上形成若干分立排布的硬掩膜层，若干分立排布的所述硬掩膜层定义鳍部图形；
去除所述硬掩膜层覆盖的所述隔离层，直至暴露出所述衬底，在所述隔离层内形成开口；
在所述NMOS区的所述开口内形成第一鳍部；
在所述PMOS区的所述开口内形成第二鳍部。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一鳍部的材料包括硅，所述第二鳍部的材料包括硅锗。
3.如权利要求1所述半导体器件的形成方法，其特征在于，采用外延生长的方式形成所述第一鳍部和所述第二鳍部。
4.如权利要求1所述半导体器件的形成方法，其特征在于，形成所述第一鳍部的步骤包括：
在相邻的所述硬掩膜层之间形成掩膜层；
在所述PMOS区的所述硬掩膜层和所述掩膜层上形成第一光刻胶层；
去除所述NMOS区的所述硬掩膜层，以所述NMOS区的所述掩膜层为掩膜，刻蚀所述NMOS区的所述隔离层，直至暴露出所述衬底，在所述NMOS区的所述隔离层内形成开口；
在所述开口内形成第一鳍部。
5.如权利要求4所述半导体器件的形成方法，其特征在于，形成所述第二鳍部的步骤包括：
去除所述第一光刻胶层；
在所述NMOS区的所述第一鳍部上和所述掩膜层上形成第二光刻胶层；
去除所述PMOS区的所述硬掩膜层，以所述PMOS区的所述掩膜层为掩膜，刻蚀所述PMOS区的所述隔离层，直至暴露出所述衬底，在所述PMOS区的所述隔离层内形成开口；
在所述开口内形成第二鳍部。
6.如权利要求1所述半导体器件的形成方法，其特征在于，在所述隔离层上形成若干分立排布的硬掩膜层，若干分立排布的所述硬掩膜层定义鳍部图形的步骤包括：
在所述隔离层上形成初始分立排布的所述硬掩膜层；
在所述隔离层上形成第三光刻胶层，所述第三光刻胶层的开口暴露出部分初始分立排布的所述硬掩膜层；
去除所述第三光刻胶层的开口暴露出的所述硬掩膜层。
7.如权利要求6所述半导体器件的形成方法，其特征在于，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层的材料与所述第二硬掩膜层材料不同。
8.如权利要求7所述半导体器件的形成方法，其特征在于，所述第三光刻胶层至少形成两次，第一次形成所述第三光刻胶层的开口暴露出部分所述第一硬掩膜层，第二次形成所述第三光刻胶层的开口暴露出部分所述第二硬掩膜层。
9.如权利要求7所述半导体器件的形成方法，其特征在于，在所述隔离层上形成初始分立排布的所述硬掩膜层的步骤包括：
在所述隔离层上形成初始分立排布的所述第一硬掩膜层；
在所述第一硬掩膜层的侧壁上形成牺牲侧墙；
在相邻的所述牺牲侧墙之间形成所述第二硬掩膜层；
去除所述牺牲侧墙。
10.如权利要求1所述半导体器件的形成方法，其特征在于，所述硬掩膜层的材料包括氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、硅或锗硅中的一种或多种。
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